CN106847712A - 一种扇出型晶圆级封装结构及其制作方法 - Google Patents
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Abstract
本发明实施例公开了一种扇出型晶圆级封装结构及其制作方法，其中，所述扇出型晶圆级封装结构包括：封装体模块，该封装体模块包括自下而上依次堆叠的至少两个封装单元，封装单元包括至少一个封装芯片以及与该封装芯片电连接的第一重布线层，上下相邻的两个封装单元的重布线层通过模块内连接件电连接，且至少一个封装单元的重布线层延伸至封装体模块的至少一个侧面的边缘；信号互连模块，设置在封装体模块的至少一个侧面，信号互连模块与延伸至边缘的重布线层电连接；电源模块，设置在封装体模块的至少一个侧面，电源模块与延伸至边缘的重布线层电连接。本发明使得扇出型晶圆级封装结构的高堆叠系统级封装中堆叠顶层供电压力减缓，缩小了互连间距。
Description
技术领域
本发明涉及半导体领域，具体涉及一种扇出型晶圆级封装结构及其制作方法。
背景技术
扇出型晶圆级封装(FOWLP)技术区别于传统的有机基板封装，可以兼容晶圆级尺寸工艺，节省基板体积，从而使得封装体的尺寸更小，可以兼容传统有机基板封装中高引脚分布高密度高性能的器件，在成本上也更为低廉。
一般传统的系统级封装主要以平面的二维器件分布多层封装堆叠(Package OnPackage，POP)、特殊功能芯片例如存储芯片的高三维堆叠、低功耗的三维堆叠为主。二维平面器件分布的系统级封装布线难度大，所需面积大，信号的损耗大；特殊功能芯片针对的封装器件应用范围较少，对于高堆叠封装顶层的供电会有越来越高的压力；低功耗封装内部三维堆叠集成的封装器件受限于自身的微组装、热耗散以及可测试难度，应用范围窄，堆叠顶层的供电压力较大。
扇出型晶圆级封装以自身塑封芯片体为基板，可以通过以塑封体为基板的精密加工使得产品拥有相对于传统系统级封装更为优越的电学性能。现有的传统二维平面器件分布的多层三维PoP封装受限于基板体积与上层供电压力，无法使得体积更小、堆叠更高；闪存等特殊芯片的三维高密度堆叠应用面较窄，顶端器件的供电压力同样亟待解决。
发明内容
有鉴于此，本发明实施例提供了一种扇出型晶圆级封装结构及其制作方法，以解决现有技术中半导装置的高堆叠系统级封装中堆叠顶层供电压力过大、互连间距过长的问题。
一方面，本发明实施例提供了一种扇出型晶圆级封装结构，包括：
封装体模块，该封装体模块包括自下而上依次堆叠的至少两个封装单元，封装单元包括至少一个封装芯片以及与该封装芯片电连接的重布线层，上下相邻的两个封装单元的重布线层通过模块内连接件电连接，且至少一个封装单元的重布线层延伸至封装体模块的至少一个侧面的边缘；
信号互连模块，设置在封装体模块的至少一个侧面，信号互连模块与延伸至边缘的重布线层电连接；
电源模块，设置在封装体模块的至少一个侧面，电源模块与延伸至边缘的重布线层电连接。
另一方面，本发明实施例提供了一种扇出型晶圆级封装结构的制作方法，包括：
制作封装体模块，封装体模块包括自下而上依次堆叠的至少两个封装单元，封装单元包括至少一个封装芯片以及与该封装芯片电连接的重布线层，上下相邻的两个封装单元的重布线层通过模块内连接件电连接，且至少一个封装单元的重布线层延伸至封装体模块的至少一个侧面的边缘；
贴附信号互连模块，将信号互连模块设置在封装体模块的至少一个侧面，信号互连模块与延伸至边缘的重布线层电连接；
贴附电源模块，将电源模块设置在封装体模块的至少一个侧面，电源模块与延伸至边缘的重布线层电连接。
本发明实施例提供的扇出型晶圆级封装结构及其制作方法，通过将至少两个封装单元依次堆叠构成封装体模块，其中上下相邻的封装单元的重布线层通过模块内连接件电连接，且至少一个封装单元的重布线层延伸至该封装体模块至少一个侧面的边缘，并在封装体模块的至少一个侧面设置信号互连模块，该信号互连模块与延伸至边缘的重布线层电连接，以及在封装体模块的至少一个侧面设置电源模块，该电源模块与延伸至边缘的重布线层电连接。采用上述技术方法的扇出型晶圆级封装结构，由于在封装体模块的至少一个侧面设置信号互连模块和电源模块，使得扇出型晶圆级封装结构的高堆叠系统级封装中堆叠顶层供电压力减缓，缩小了系统级互连间距。相对于传统的系统级封装，本实施例提供的扇出型晶圆级封装结构中系统级互连信号完整性更佳，设计更为灵活，同样的功能可具备更小的体积；整体的供电走线更为灵活，封装体模块的至少一个侧面以信号互连为主以及封装体模块的除信号互连侧面外的至少一个侧面完全以电源完整性为主，不存在顶层供电模块的问题，机械强度可以更佳，对于晶圆级设计规则下的信号及电源完整性解决的更好，最优化设计更易实现。
附图说明
通过阅读参照以下附图说明所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将变得更明显。
图1为本发明实施例提供的一种扇出型晶圆级封装结构的示意图；
图2为本发明实施例提供的另一种扇出型晶圆级封装结构的示意图；
图3为本发明实施例提供的另一种扇出型晶圆级封装结构的示意图；
图4为本发明实施例提供的扇出型晶圆级封装结构的侧边连接层网络分布截面图；
图5为本发明实施例提供的制作封装单元时在载板上放置封装芯片并固封的剖面示意图；
图6为本发明实施例提供的制作封装单元时在芯片固封层上制作复合绝缘层和重布线层的剖面示意图；
图7为本发明实施例提供的制作封装单元时在重布线层上制作凸块下金属层的剖面示意图；
图8为本发明实施例提供的制作封装单元时在芯片固封层中制作方形通孔的剖面示意图；
图9为本发明实施例提供的将两个封装单元进行堆叠的剖面示意图；
图10为本发明实施例提供的将三个封装单元进行堆叠的剖面示意图；
图11为本发明实施例提供的对封装模块的两侧边缘进行切割磨合并露出重布线层的剖面示意图；
图12为本发明实施例提供的在封装模块的右侧通孔和重布线层的剖面示意图；
图13为本发明实施例提供的在封装模块的左侧贴附系统互连电路板的剖面示意图；
图14为本发明实施例提供的在封装模块的右侧、上侧和下侧贴附柔性电源供应电路板的剖面示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部。
实施例
图1为本发明实施例提供的一种扇出型晶圆级封装结构的示意图。本发明实施例提供的扇出型晶圆级封装结构包括：封装体模块100、信号互连模块200和电源模块300，这里封装体模块100以三个封装单元110为例进行说明，封装单元110还可以是两个或者多个，对此不作限定。如图1所示，封装单元110自下而上依次堆叠。
封装单元110包括一个封装芯片111以及与该封装芯片111电连接的重布线层112，上下相邻的两个封装单元110的重布线层112通过模块内连接件120电连接，且至少一个封装单元110的重布线层112延伸至封装体模块100的至少一个侧面的边缘。本实施例中，三个封装单元110的重布线层112均延伸至封装体模块100的左右两个侧面的边缘。
信号互连模块200，设置在封装体模块100的至少一个侧面，信号互连模块200与延伸至边缘的重布线层112电连接。本实施例中，信号互连模块200设置在封装体模块100的左侧，重布线层112左侧边缘的112a为信号地(SG)网络，直接与信号互连模块200电连接。
电源模块300，设置在封装体模块100的至少一个侧面，电源模块300与延伸至边缘的重布线层112电连接。本实施例中，电源模块300设置在封装体模块100的右侧，重布线层112右侧边缘的112b为电源地(PG)网络，直接与电源模块300电连接。
本实施例提供的扇出型晶圆级封装结构，通过在封装体模块的至少一个侧面设置信号互连模块和电源模块，使得扇出型晶圆级封装结构的高堆叠系统级封装中堆叠顶层的供电压力减缓，缩小了系统级互连间距。相对于传统的系统级封装，本实施例提供的扇出型晶圆级封装结构中封装体模块的至少一个侧面以信号互连为主以及封装体模块的除信号互连侧面外的至少一个侧面完全以电源完整性为主，整体的供电走线更为灵活，并且系统级互连信号完整性更佳，设计更为灵活，同样的功能可具备更小的体积，不存在顶层供电模块的问题，机械强度可以更佳，对于晶圆级设计规则下的信号及电源完整性解决的更好，最优化设计更易实现。
图2为本发明实施例提供的另一种扇出型晶圆级封装结构的示意图。在上述实施例的基础上，示例性地，信号互连模块200包括系统互连电路板210，系统互连电路板210通过第一模块间连接件201与延伸至边缘的重布线层112电连接。
示例性地，封装单元包括芯片固封层，至少一个封装芯片由塑封材料固封在芯片固封层中。
电源模块300包括电源供应电路板310，电源供应电路板310通过第二模块间连接件301与延伸至边缘的重布线层112电连接；电源模块300所在的封装体模块100的侧面处，在本实施例中为封装体模块100的右侧，封装单元110上下两侧的重布线层112和模块内连接件120通过方形通孔113电连接。为了使电源模块的性能更好，通路更多，需要对封装体模块内连接封装单元上下两侧重布线层和模块内连接件的通孔做表面处理，以便于引出通路，相对于圆形通孔的弧形表面，在方形通孔的平面上做表面处理更加方便和容易，因此在本实施例中，将位于封装体模块右侧边缘，连接封装单元上下两侧重布线层和模块内连接件的通孔制作为大间距的方形通孔，其余通孔可以为正常尺寸的圆形通孔。
信号互连模块200为系统互连电路板210时，使得各器件间互连不仅仅依靠通孔114实现，可以有更大裕量使得扇出体积更小。此时，可以根据实际的工艺和设计各个参数指标需求考察是否需要对芯片固封层进行打孔。本实施例中，封装体模块右侧，上下相邻的封装单元110的重布线层112和模块内连接件120通过两个通孔114实现电连接。示例性地，还可以通过一个通孔电连接，或者不制作通孔，只通过系统互连电路板电连接，本发明对此不作限定。
图3为本发明实施例提供的另一种扇出型晶圆级封装结构的示意图。示例性地，信号互连模块200包括至少一个导线220，导线220将延伸至边缘的重布线层112电连接，本实施例中，封装体模块100以三个封装单元110为例进行说明，信号互连模块200以三个导线220为例进行说明，本实施例可以只通过导线实现信号互连。
图4为本发明实施例提供的扇出型晶圆级封装结构的侧边连接层网络分布截面图。优选地，重布线层112左侧与信号互连模块电连接的信号地(SG)网络112a为正常尺寸的圆形孔，重布线层112右侧与电源模块电连接的电源地(PG)网络112b为尺寸较大的方形孔且距离边缘较近。
随着封装体模块堆叠层数密度增多，信号与电源侧边连接层不同层的设计更为合理。封装体模块右侧做尺寸较大方形板且相对其它层距边缘较近是为后续研磨、露头、焊接、底板供电做准备；同理，封装体左侧是为了后序研磨、露头、表面处理引线键合系统互连做准备。
本发明的技术方案通过减少电源间距来保证电源完整性，针对晶圆级封装无法给予地电更多的金属的特点，实际的芯片设计可以更好地利用这一特点提高集成度，让地电方向距离供电模块更近。
示例性地，封装单元还包括位于封装芯片固封层上侧或下侧中至少一侧的复合绝缘层，重布线层设置在复合绝缘层中。
示例性地，相邻的两个封装单元之间的空隙中设置有填充物。该填充物用于保护封装单元，并为在封装体模块的至少一个侧面制作信号互连模块和电源模块做准备，该填充物可以为有机材料。
本发明实施例提供的扇出型晶圆级封装结构，通过不同的层数交错区分开信号地网络与电源地网络，采用避免同层绕线的设计，减少自感和互感保证高频的信号质量，利用不同层间线路板及键合线调整再分布，最终使得互连间距更短，并通过减少电源间距来保证电源完整性，使得扇出型晶圆级封装结构所用区域更小，集成度更高。本发明实施例采用侧边互连技术，使得系统容量更大，应用范围更广，兼容性更强，设计更为灵活简单，对许多复杂多芯片系统级封装互连来说，提供了更多的可能性；由于是基于FOWLP的封装形式，其生产效率更高，成本优势更大，市场前景更广；继承了PoP等先前所有系统级封装的优势并解决了其存在的主要问题；相对于传统的系统级封装，甚至是整体的电路系统来说，提供了极佳的电源完整性与信号完整性解决方案，使得整体所有器件的供电间距更短，开关噪声得到改善，地电谐振问题不会影响干扰敏感信号，电源走线不会被信号阻隔产生诸多高阻抗区域，双方整体的再分布面积都能得到相应的改善，当技术足够成熟时，只需在底层外设供电即可实现整体电路功能，为体积更小功能更强的电子设备提供了更好的解决方案；本实施例提供的扇出型晶圆级封装结构的晶圆级封装在信号及电源的传导设计方面相对基板有更多的设计规则限制，该方案可以更好的平衡介质与金属的含量，同时强化信号及电源完整性，使得地电方面所用金属面积更少，通路更短性能更佳，信号方面更为自由，不用受到电源谐振的影响，尤其针对于高频高密度参考面有限的信号传播来说，电源参考对于信号的破坏作用更大。
本发明实施例还提供一种扇出型晶圆级封装结构的制作方法，包括：
制作封装体模块，封装体模块包括自下而上依次堆叠的至少两个封装单元，封装单元包括至少一个封装芯片以及与封装芯片电连接的重布线层，上下相邻的两个封装单元的重布线层通过模块内连接件电连接，且至少一个封装单元的重布线层延伸至封装体模块的至少一个侧面的边缘；
贴附信号互连模块，将信号互连模块设置在封装体模块的至少一个侧面，信号互连模块与延伸至边缘的重布线层电连接；
贴附电源模块，将电源模块设置在封装体模块的至少一个侧面，电源模块与延伸至边缘的重布线层电连接。
下面按照工程中制作封装体模块、贴附信号互连模块以及贴附电源模块的顺序进行说明，本发明实施例中封装体模块以三个封装单元为例、每个封装单元以一个封装芯片为例、信号互连模块设置在封装体模块左侧为例以及电源模块设置在封装体模块右侧、上侧和下侧为例进行说明。依次堆叠的封装单元的数目还可以是其他数值，每个封装单元中封装芯片的数目也可以是两个或多个，对此不作限定。
首先，制作封装体模块100。
如图5所示，在载板101上放置一个封装芯片111，用塑封材料将封装芯片111固封，形成芯片固封层115。封装芯片放置晶圆载板塑封时，相对塑封面积比重布线层实际设计区域较大，塑封所用材料要求强度可靠性较高，相对传统的扇出型晶圆级封装较厚。
如图6所示，将固封好的封装芯片111翻转并拆除载板101，在芯片固封层115上制作复合绝缘层116，复合绝缘层116中形成有重布线层112，重布线层112延伸至芯片固封层115的边缘，重布线层112与封装芯片111电连接。
示例性地，复合绝缘层116可以是有机高分子材料，例如聚酰亚胺(PI)。复合绝缘层116和重布线层112构成侧边连接层，在侧边连接层上还可以有其他层的设计，侧边连接层相对于其他层设计区域更靠近边缘。
如图7所示，在重布线层112上制作凸块下金属层117，为后续键合植球工艺做准备。本实施例中制作了两层重布线层112，并在第二层重布线层112上制作凸块下金属层117，可选地，还可以在第一层重布线层112上制作第一凸块下金属层117。
如图8所示，键合临时载板102并翻转，在芯片固封层115上激光钻孔并刻蚀填孔，在封装单元的左侧形成方形通孔113为贴附电源模块做准备，对填孔镀完的铜做化学机械抛光(CMP)后在芯片固封层115上继续制作复合绝缘层116并建立上层重布线层112和凸块下金属层117，芯片固封层115上侧和下侧的重布线层112通过方形通孔113电连接，拆除载板102后形成封装单元110。在凸块下金属层117上植球，即为模块内连接件120，为连接其余封装单元做准备。其中临时载板102用于底层固定。
同样地，按照上述方法制作堆叠的第二层封装单元110。
如图9所示，将上述两个封装单元110自下而上依次堆叠，上述两个封装单元110的重布线层112通过模块内连接件120电连接。
示例性地，上述两个封装单元110之间的空隙中设置有填充物130。该填充物130用于保护封装单元110，确保中间的填充效果以及为了后续工艺所要达到的机械强度，并为在封装模块的至少一个侧面贴附信号互连模块或者电源模块做准备，该填充物130可以为有机材料。
同样地，按照上述方法制作堆叠的顶层封装单元110。
如图10所示，堆叠顶层的封装单元110，顶层封装单元110与第二层封装单元110的重布线层112通过模块内连接件120电连接。
由于封装体模块的侧边有多种不同材料的介质，随着工艺步骤的增多，主要针对平面完整的工序处理可能会导致侧边非常不平整，上述的工序步骤从注塑固封开始就为此预留了很多的体积可以使得侧边处理的更加平整。
可选地，对侧面先进行初步的切割保证一定粗糙度的平整，保证后续可以键合稳定，再细磨别进行露头表面处理为焊接做准备。如图11所示，将重布线层112露出并进行一定程度的刻蚀，以便为后续工艺及长期的可靠性保证最大的平整性。对封装体模块100的左右两侧进行由粗到细的切割减薄刻蚀等金属露头处理，对于各个芯片固封层115制作较短没有露头的部分线进行刻蚀露头，之后进行电镀统一处理。侧边最终制作的平坦度是后续工艺和最终产品可靠性的保证。至此完成封装体模块100的制作。
其次，贴附信号模块200。
如图12所示，对方形通孔113进行对位刻蚀制作通孔，对封装体模块100右侧表面整体制作电源重布线层并为后续与容性电源总板的结合做准备。
如图13所示，对封装体模块100左侧边进行同样的处理并焊接系统互连电路板210作为系统互连模块200。系统互连模块200通过第一模块间连接件201与延伸至边缘的重布线层112电连接。
最后，贴附电源模块300。
如图14所示，在封装体模块100右侧、上侧和下侧贴附柔性电源供应电路板310作为电源模块300。通过第二模块间连接件301将电源供应电路板310与延伸至边缘的重布线层112电连接。
本发明实施例提供的扇出型晶圆级封装结构的制作方法，使得晶圆级封装各器件电源供电模块具有更短且宽的通路。在系统全网络互连通路方面相对传统的系统级设计在横向纵向上更为灵活，从而可以减少整体的互连难度、长度、重布线层总体积以提高集成度，最大程度上隔绝电源与信号直接在高频高密度上的影响，从而极大提高信号完整性与电源完整性。本实施例的技术方案兼容晶圆级设计规则与基板设计规则，为整体产品的设计、仿真、测试都提供了极大的便利，相对传统系统级电子产品在电性能上优势显著。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种扇出型晶圆级封装结构，其特征在于，包括：
封装体模块，所述封装体模块包括自下而上依次堆叠的至少两个封装单元，所述封装单元包括至少一个封装芯片以及与所述封装芯片电连接的重布线层，上下相邻的两个封装单元的重布线层通过模块内连接件电连接，且至少一个所述封装单元的重布线层延伸至所述封装体模块的至少一个侧面的边缘；
信号互连模块，设置在所述封装体模块的至少一个侧面，所述信号互连模块与延伸至边缘的所述重布线层电连接；
电源模块，设置在所述封装体模块的至少一个侧面，所述电源模块与延伸至边缘的所述重布线层电连接。
2.根据权利要求1所述的封装结构，其特征在于，所述信号互连模块包括系统互连电路板，所述系统互连电路板通过第一模块间连接件与延伸至边缘的所述重布线层电连接；或者，所述信号互连模块包括至少一个导线，所述导线将延伸至边缘的所述重布线层电连接。
3.根据权利要求1所述的封装结构，其特征在于，所述电源模块包括电源供应电路板，所述电源供应电路板通过第二模块间连接件与延伸至边缘的所述重布线层电连接；所述电源模块所在的封装体模块的侧面处，所述封装单元上下两侧的重布线层通过方形通孔电连接。
4.根据权利要求1所述的封装结构，其特征在于，所述封装单元包括芯片固封层，所述至少一个封装芯片由塑封材料固封在所述芯片固封层中。
5.根据权利要求4所述的封装结构，其特征在于，所述封装单元还包括位于所述封装芯片固封层上侧或下侧中至少一侧的复合绝缘层，所述重布线层设置在所述复合绝缘层中。
6.根据权利要求1所述的封装结构，其特征在于，相邻的两个所述封装单元之间的空隙中设置有填充物。
7.一种扇出型晶圆级封装结构的制作方法，其特征在于，包括：
制作封装体模块，所述封装体模块包括自下而上依次堆叠的至少两个封装单元，所述封装单元包括至少一个封装芯片以及与所述封装芯片电连接的重布线层，上下相邻的两个封装单元的重布线层通过模块内连接件电连接，且至少一个所述封装单元的重布线层延伸至所述封装体模块的至少一个侧面的边缘；
贴附信号互连模块，将所述信号互连模块设置在所述封装体模块的至少一个侧面，所述信号互连模块与延伸至边缘的所述重布线层电连接；
贴附电源模块，将所述电源模块设置在所述封装体模块的至少一个侧面，所述电源模块与延伸至边缘的所述重布线层电连接。
8.根据权利要求7所述的制作方法，其特征在于，所述制作封装体模块包括：
在载板上制作至少一个封装芯片，用塑封材料将所述封装芯片固封形成芯片固封层；
将固封好的所述封装芯片翻转并拆除所述载板，在所述芯片固封层上制作复合绝缘层，所述复合绝缘层中形成有重布线层，所述重布线层延伸至所述封装体模块的至少一个侧面的边缘，所述重布线层与所述封装芯片电连接；
将形成有复合绝缘层的所述封装芯片固封层翻转，在所述芯片固封层上制作复合绝缘层，所述复合绝缘层中形成有重布线层，所述重布线层与所述封装芯片电连接，所述芯片固封层上侧和下侧的所述重布线层通过通孔电连接，形成所述封装单元；
将至少两个所述封装单元自下而上依次堆叠，上下相邻的两个所述封装单元的重布线层通过模块内连接件电连接。
9.根据权利要求7所述的制作方法，其特征在于，所述信号互连模块包括至少一个导线，所述贴附信号互连模块包括：通过至少一个导线将延伸至边缘的至少一个所述重布线层电连接；或者，
所述信号互连模块包括系统互连电路板，所述贴附信号互连模块包括：通过第一模块间连接件将所述系统互连电路板与延伸至边缘的所述重布线层电连接。
10.根据权利要求7所述的制作方法，其特征在于，所述电源模块包括电源供应电路板，所述贴附电源模块包括：通过第二模块间连接件将所述电源供应电路板与延伸至边缘的所述重布线层电连接。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107978593A (zh) * | 2017-12-26 | 2018-05-01 | 深圳铨力半导体有限公司 | 一种集成可调谐天线阵与射频模块的封装结构以及封装方法 |
| CN110010490A (zh) * | 2018-12-25 | 2019-07-12 | 杭州臻镭微波技术有限公司 | 一种纵向互联的射频立方体结构的制作工艺 |
| CN110190376A (zh) * | 2018-12-31 | 2019-08-30 | 杭州臻镭微波技术有限公司 | 一种天线结合液冷散热结构的射频系统级封装模块及其制作方法 |
| CN112002679A (zh) * | 2020-10-29 | 2020-11-27 | 甬矽电子(宁波)股份有限公司 | 堆叠封装结构和堆叠封装方法 |
| WO2024031774A1 (zh) * | 2022-08-10 | 2024-02-15 | 长鑫存储技术有限公司 | 半导体结构、半导体结构的制造方法和半导体器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08236690A (ja) * | 1995-02-23 | 1996-09-13 | Matsushita Electric Works Ltd | 三次元実装モジュール及びその製造方法 |
| TW200608526A (en) * | 2004-08-24 | 2006-03-01 | Chipmos Technologies Inc | Memory module and method for manufacturing the same |
| CN102074514A (zh) * | 2009-11-23 | 2011-05-25 | 三星半导体(中国)研究开发有限公司 | 封装件及其制造方法 |
| US20150262981A1 (en) * | 2014-03-17 | 2015-09-17 | Weng F. Yap | Leadframe-based system-in-packages having sidewall-mounted surface mount devices and methods for the production thereof |
-
2016
- 2016-12-28 CN CN201611238137.6A patent/CN106847712B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08236690A (ja) * | 1995-02-23 | 1996-09-13 | Matsushita Electric Works Ltd | 三次元実装モジュール及びその製造方法 |
| TW200608526A (en) * | 2004-08-24 | 2006-03-01 | Chipmos Technologies Inc | Memory module and method for manufacturing the same |
| TWI260069B (en) * | 2004-08-24 | 2006-08-11 | Chipmos Technologies Inc | Memory module and method for manufacturing the same |
| CN102074514A (zh) * | 2009-11-23 | 2011-05-25 | 三星半导体(中国)研究开发有限公司 | 封装件及其制造方法 |
| US20150262981A1 (en) * | 2014-03-17 | 2015-09-17 | Weng F. Yap | Leadframe-based system-in-packages having sidewall-mounted surface mount devices and methods for the production thereof |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107978593A (zh) * | 2017-12-26 | 2018-05-01 | 深圳铨力半导体有限公司 | 一种集成可调谐天线阵与射频模块的封装结构以及封装方法 |
| CN107978593B (zh) * | 2017-12-26 | 2024-02-20 | 华进半导体封装先导技术研发中心有限公司 | 一种集成可调谐天线阵与射频模块的封装结构以及封装方法 |
| CN110010490A (zh) * | 2018-12-25 | 2019-07-12 | 杭州臻镭微波技术有限公司 | 一种纵向互联的射频立方体结构的制作工艺 |
| CN110190376A (zh) * | 2018-12-31 | 2019-08-30 | 杭州臻镭微波技术有限公司 | 一种天线结合液冷散热结构的射频系统级封装模块及其制作方法 |
| CN112002679A (zh) * | 2020-10-29 | 2020-11-27 | 甬矽电子(宁波)股份有限公司 | 堆叠封装结构和堆叠封装方法 |
| CN112002679B (zh) * | 2020-10-29 | 2021-01-08 | 甬矽电子(宁波)股份有限公司 | 堆叠封装结构和堆叠封装方法 |
| WO2024031774A1 (zh) * | 2022-08-10 | 2024-02-15 | 长鑫存储技术有限公司 | 半导体结构、半导体结构的制造方法和半导体器件 |
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