CN110137096A - 一种键合结构及其制造方法 - Google Patents

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wafer
chip
bed course
encapsulation
electrically connected
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梁斐
曹静
胡胜
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Wuhan Xinxin Semiconductor Manufacturing Co Ltd
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Wuhan Xinxin Semiconductor Manufacturing Co Ltd
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Abstract

本申请提供一种键合结构及其制造方法，在晶圆的表面形成有多颗阵列排布的芯片，各芯片包括器件结构、与器件结构电连接的互连结构和与互联结构电连接的第一封装垫层，第一封装垫层设置于芯片的边缘区域，在对多个晶圆进行键合并切割后，得到芯片堆叠，暴露出芯片的边缘区域的第一封装垫层。这样，在封装基板上有电连线和与电连线电连接的第二封装垫层时，芯片堆叠的第一封装垫层可以与封装基板的第二封装垫层电连接，从而通过封装基板对各个芯片堆叠进行封装以及建立电连接，无需在晶圆上形成通孔以实现键合，简化制造工艺，提高芯片可靠性。

Description

一种键合结构及其制造方法
技术领域
本申请涉及半导体器件及其制造领域，特别涉及一种键合结构及其制造方法。
背景技术
随着半导体技术的不断发展，3D-IC(三维集成电路)技术得到了广泛的应用，其是利用晶圆级封装技术将不同功能的晶圆堆叠键合在一起，该技术具有高性能、低成本且高集成度的优点。
晶圆级封装技术的实现中，多采用硅通孔(Through Silicon Via，TSV)技术，TSV技术是从晶圆的背面形成贯通的通孔并填充导电材料，实现晶圆间的垂直互连。目前，该技术主要应用于两片晶圆间的封装，当需要将更多片晶圆堆叠集成时，其实现变得非常复杂且制造中容易出现工艺问题。
发明内容
有鉴于此，本申请的目的在于提供一种键合结构及其制造方法，用于形成包括多个晶圆的键合结构，并实现多个晶圆的封装，简化制造工艺。
为实现上述目的，本申请有如下技术方案：
本申请实施例提供了一种键合结构的制造方法，包括：
提供多个晶圆，各所述晶圆具有第一表面和相对的第二表面，且所述第一表面上形成有多颗阵列排布的芯片，各所述芯片包括器件结构、与所述器件结构电连接的互连结构以及与所述互连结构电连接的第一封装垫层，所述第一封装垫层设置于所述芯片的边缘区域；
利用键合层将所述多个晶圆依次键合，以形成晶圆堆叠；
将所述晶圆堆叠进行切割，以获得芯片堆叠；
暴露出所述芯片的边缘区域中的第一封装垫层；
提供封装基板，所述封装基板上设置有电连线，以及与所述电连线电连接的第二封装垫层；
将所述芯片堆叠的第一封装垫层电连接至所述封装基板的第二封装垫层。
可选的，在利用键合层将所述多个晶圆依次键合的步骤中，相邻的其中两个晶圆的键合方法包括：
所述相邻的其中两个晶圆的第一表面上还覆盖有键合层，将一晶圆的第一表面朝向另一晶圆的第一表面，通过键合层将两晶圆键合；或者，
所述相邻的其中两个晶圆的第一表面上还覆盖有键合层，将一晶圆的第一表面朝向另一晶圆的第二表面，通过键合层将两晶圆键合。
可选的，在利用所述键合层将所述多个晶圆依次键合的步骤中，在相邻的两晶圆进行键合之前或之后，还包括：
从晶圆的第二表面进行减薄。
可选的，在利用键合层将所述多个晶圆依次键合的步骤中，相邻的其中两个晶圆的键合方法包括：
所述相邻的其中两个晶圆的第二表面上还覆盖有键合层，将一晶圆的第二表面朝向另一晶圆的第二表面，通过键合层将两晶圆键合。
可选的，所述相邻的其中两个晶圆已从第二表面减薄。
可选的，减薄的步骤，包括：
利用酸法腐蚀从晶圆的第二表面进行减薄；
或者，利用化学机械研磨从晶圆的第二表面进行减薄；
或者，利用酸法腐蚀从晶圆的第二表面进行腐蚀，而后，利用化学机械研磨从晶圆的第二表面进行平坦化，以实现晶圆的减薄。
可选的，所述暴露出所述芯片的边缘区域中的第一封装垫层，包括
对所述芯片堆叠的侧面进行打磨，以暴露出所述芯片的边缘区域中的第一封装垫层。
本申请实施例提供了一种键合结构，包括：
由多个芯片依次层叠形成的芯片堆叠，相邻的芯片之间具有键合层，各芯片包括器件结构、与所述器件结构电连接的互连结构以及与所述互连结构电连接的第一封装垫层，所述第一封装垫层暴露于芯片的边缘；
封装基板，所述封装基板上设置有电连线，以及与所述电连线电连接的第二封装垫层；
其中，所述芯片堆叠的第一封装垫层与所述封装基板的第二封装垫层电连接。
可选的，所述芯片堆叠中的各芯片的器件结构为不同器件。
可选的，所述芯片的数量为3个或3个以上。
本申请实施例提供了一种键合结构及其制造方法，在晶圆的表面形成有多颗阵列排布的芯片，各芯片包括器件结构、与器件结构电连接的互连结构和与互联结构电连接的第一封装垫层，第一封装垫层设置于芯片的边缘区域，在对多个晶圆进行键合并切割后，得到芯片堆叠，暴露出芯片的边缘区域的第一封装垫层。这样，在封装基板上有电连线和与电连线电连接的第二封装垫层时，芯片堆叠的第一封装垫层可以与封装基板的第二封装垫层电连接，从而通过封装基板对各个芯片堆叠进行封装以及建立电连接，无需在晶圆上形成通孔以实现键合，简化制造工艺，提高芯片可靠性。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了本申请实施例提供的一种键合结构的制造方法的流程图；
图2示出了本申请实施例中一种晶圆结构的俯视图；
图3示出了本申请实施例中一种晶圆结构的剖视示意图；
图4示出了本申请实施例中一种晶圆堆叠的示意图；
图5示出了本申请实施例中另一种晶圆堆叠的示意图；
图6示出了本申请实施例中又一种晶圆堆叠的示意图；
图7示出了本申请实施例中还一种晶圆堆叠的示意图；
图8示出了本申请实施例提供的一种芯片堆叠的示意图；
图9示出了本申请实施例中另一种芯片堆叠的示意图；
图10示出了本申请实施例提供的一种键合结构的示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，利用晶圆级封装技术可以将不同功能的晶圆堆叠键合在一起，这样形成的三维集成电路会具有更高的集成度，且具有高性能低成本的优点。目前，晶圆级封装技术的实现中，多采用硅通孔技术，即从晶圆的背面形成贯通的通孔并填充导电材料，实现晶圆间的垂直互联。
然而，现有的硅通孔技术主要应用于两片晶圆间的封装，当需要更多片晶圆堆叠集成时，若依然采用硅通孔技术，将会产生大量的填充有导电材料的通孔，使晶圆的键合变得非常复杂，而且在制造过程中容易出现工艺问题，例如用于电连接的焊盘虚焊、连接线断裂、焊盘在键合技术中受损等问题。
基于以上技术问题，本申请实施例提供了一种键合结构及其制造方法，在晶圆的表面形成有多颗阵列排布的芯片，各芯片包括器件结构、与器件结构电连接的互连结构和与互联结构电连接的第一封装垫层，第一封装垫层设置于芯片的边缘区域，在对多个晶圆进行键合并切割后，得到芯片堆叠，暴露出芯片的边缘区域的第一封装垫层。这样，在封装基板上有电连线和与电连线电连接的第二封装垫层时，芯片堆叠的第一封装垫层可以与封装基板的第二封装垫层电连接，从而通过封装基板对各个芯片堆叠进行封装以及建立电连接，无需在晶圆上形成通孔以实现键合，简化制造工艺，提高芯片可靠性。
为了更好的理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
参考图1所示，为本申请实施例提供的一种键合结构的制造方法的流程图，该方法可以包括以下步骤：
S101，提供多个晶圆100、200、300、400，各晶圆100/200/300/400具有第一表面和相对的第二表面1002，参考图2所示。
在本申请实施例中，晶圆的数量可以是三个及以上，此时通过硅通孔技术进行晶圆的键合较为复杂，可以通过本申请提供的键合结构的制造方法进行晶圆的结合，当然，可以理解的是，晶圆的数量还可以是两个，本申请的方法同样适用于两片晶圆的键合。其中，各晶圆都已经完成器件的制造工艺，如已经在晶圆上形成多颗阵列排布的芯片。
各晶圆可以具有第一表面和相对的第二表面，其中第二表面为衬底的表面，衬底可以是半导体衬底，具体的，可以是体衬底或包括半导体材料的叠层衬底，如Si衬底、Ge衬底、SiGe衬底或SOI等，在衬底的第一表面形成多颗阵列排布的芯片，构成晶圆的第一表面。
为了便于理解，下面以第一晶圆100为例进行详细说明。参考图2所示，为本申请实施例中一种晶圆结构的俯视示意图，其中，第一晶圆100上形成有多个阵列排布的第一芯片110，各个第一芯片110之间形成有切割道1010，切割道1010将晶圆分割成独立的第一芯片110，用于后续工艺中对第一晶圆100进行切割。参考图3所示，为图2中的晶圆结构的沿AA向的剖视示意图，第一晶圆100具有第一表面1001和相对的第二表面1002，多个第一芯片110形成于第一晶圆100的第一表面1001上，第一芯片110之间形成有切割道1010。
多个晶圆上的各个芯片中可以包括器件结构(图未示出)，器件结构可以包括MOS场效应晶体管器件、存储器件和/其他无源器件，存储器件可以包括非易失性存储器或随机存储器等，非易失性存储器例如可以包括NOR型闪存、NAND型闪存等浮栅场效应晶体管或者铁电存储器、相变存储器等，器件结构可以为平面型器件或立体型器件，立体器件例如可以为FIN-FET(鳍式场效应晶体管)、三维存储器等。本申请实施例提供的多个晶圆中，在不同晶圆上的器件结构可以不同，例如可以是不同类型的器件或具有不同操作的电压的同一类型的器件；在同一晶圆上的器件结构可以相同，也可以不同。
晶圆上的各个芯片中还可以包括与器件结构电连接的互连结构(图未示出)，以及与互连结构电连接的第一封装垫层，这样第一封装垫层与芯片中的器件结构实现互连，且第一封装垫层作为晶圆最终的与外界实现电连接的电连接层，可以用于与其他晶圆之间进行电连接，由此可以实现不同晶圆之间的器件结构的电连接。其中，第一封装垫层为导电材料，通常为金属材料，例如可以为铜等。第一封装垫层例如可以是金属线，也可以是金属垫片。
第一封装垫层可以设置于芯片的边缘区域，即第一封装垫层与其中一侧的边缘的距离较近，第一封装垫层与边缘的距离可以根据实际情况而定，通常来说，第一封装垫层与边缘的距离越近，越有利于提高晶圆的利用率。
具体的，同一个晶圆上的不同芯片中的第一封装垫层可以设置于芯片的同一侧，例如第一晶圆100中的第一封装垫层111均位于第一芯片110的右侧边缘，参考图2所示。当然，不同芯片中的第一封装垫层也可以位于不同方向的边缘区域，例如晶圆中的其中一个芯片中的第一封装垫层可以位于该芯片的左侧边缘区域，而该晶圆中的其他芯片中的第一封装垫层可以位于其他芯片的右侧边缘区域。
S102，利用键合层120、220、320将多个晶圆100、200、300、400依次键合，以形成晶圆堆叠1100，参考图4所示。
通过晶圆表面的键合层可以将两个晶圆粘合在一起，具体的，两个晶圆可以通过键合层的分子间化学力键合(bonding)技术实现粘合，该键合层的材料例如可以为氧化硅、氮化硅或它们的叠层等。本申请实施例中，可以通过多个晶圆之间的键合层，将多个晶圆依次键合，以形成晶圆堆叠。
以四个晶圆构成的晶圆堆叠为例，参考图4所示，为本申请实施例提供的一种晶圆堆叠的剖面示意图，该晶圆堆叠1100包括第一晶圆100、第二晶圆200、第三晶圆300和第四晶圆400。其中，第一晶圆100桑包括多个第一芯片100，在第一芯片100中包括第一芯片的第一封装垫层111；第二晶圆200上包括多个第二芯片210，在第二芯片210中包括第二芯片的第一封装垫层211；第三晶圆300上包括多个第三芯片310，在第三芯片310中包括第三晶圆的第一封装垫层311；第四晶圆400上包括多个第四芯片410，在第四芯片410中包括第四晶圆的第一封装垫层411。第一晶圆100和第二晶圆200可以通过第一键合层120实现键合，第二晶圆200和第三晶圆300可以通过第二键合层220实现键合，第三晶圆300和第四晶圆400可以通过第三键合层320实现键合。
对晶圆的键合可以通过键合设备来进行，在利用键合层将多个晶圆依次键合的过程中，可以通过晶圆的两两键合来实现，两个相邻晶圆之间的键合表面可以根据实际情况而定，例如一晶圆的第一表面可以朝向另一晶圆的第一表面实现键合，或者一晶圆的第一表面也可以朝向另一晶圆的第二表面实现键合，或者一晶圆的第二表面也可以朝向另一晶圆的第二表面实现键合。
具体实施时，可以在晶圆的第一表面覆盖键合层，这样该晶圆的第一表面可以朝向其他晶圆的第一表面或第二表面，从而通过键合层与其他晶圆实现键合，此时该晶圆的第二表面朝外，对第一表面上形成的器件结构形成保护。当然，在具体实施时，还可以在晶圆的第二表面覆盖键合层，这样该晶圆的第二表面可以朝向其他晶圆的第一表面或第二表面，从而通过键合层与其他晶圆实现键合，这样，这两个晶圆的第一表面朝外。
可以理解的是，可以令最终形成的晶圆堆叠中最上层晶圆的第二表面和最下层晶圆的第二表面向外，这种结构中，对各个晶圆的第一表面形成保护，而不必额外的对第一表面的保护工艺，简化了工艺流程。
参考图4所示，第一晶圆100的第一表面和第二晶圆200的第一表面键合，第二晶圆200的第二表面和第三晶圆300的第一表面键合，第三晶圆300的第二表面和第四晶圆400的第一表面键合，第一晶圆100的第二表面和第四晶圆400的第二表面朝外，节省了对晶圆的第一表面的保护工艺。
在本申请实施例中，在将两个晶圆进行键合之前或之后，还可以对这两个晶圆从第二表面进行减薄，从而减少冗余部件，减小器件体积。具体的，键合之后第二表面朝外的晶圆，可以在键合之前或之后对该晶圆从第二表面进行减薄，例如可以将两个晶圆的第一表面相对，并通过键合层键合后，再从两个晶圆的第二表面分别进行减薄；相应的，键合之后第一表面朝外的晶圆，可以在键合之前从第二表面进行减薄，例如第二表面覆盖有键合层的晶圆，可以先从第二表面进行减薄，再进行键合层的覆盖。
作为一种可能的减薄的方式，可以利用酸法腐蚀从晶圆的第二表面进行减薄，该方法中，减薄的速率较快。
作为另一种可能的减薄的方式，可以利用化学机械研磨从晶圆的第二表面进行减薄，该方法中，减薄后的表面较为平整。
作为又一种可能的减薄的方式，可以先利用酸法腐蚀从晶圆的第二表面进行腐蚀，刻蚀晶圆中的一部分衬底材料，再利用化学机械研磨从晶圆的第二表面进行平坦化，以实现晶圆的减薄。这样，可以提高对晶圆进行减薄的效率，同时减薄后的晶圆的第二表面较为平整。
在一个具体的实施例中，形成具有四层晶圆的晶圆堆叠1100，参考图4所示，可以先将第一晶圆100的第一表面和第二晶圆200的第一表面通过键合层120键合在一起，得到第一晶圆堆叠1101，参考图5所示；再对第一晶圆和第二晶圆从第二表面进行减薄，得到第二晶圆堆叠1102，参考图6所示；然后将第二晶圆200的第二表面与第三晶圆300的第一表面通过键合层220键合在一起，对第三晶圆300从第二表面进行减薄，得到第三晶圆堆叠1103，参考图7所示；最后将第三晶圆300的第二表面与第四晶圆400的第一表面通过键合层320键合在一起，并对第四晶圆400从第二表面进行减薄，得到最终的晶圆堆叠1100，如图4所示。
需要说明的是，上述晶圆之间的键合层120、220、320可以是单层或多层的结构，可以由相邻两晶圆相对的表面上各自形成的键合层键合之后获得，也可以为相邻两晶圆相对的表面中其中一个表面上形成的键合层键合之后获得。
S103，将晶圆堆叠1100进行切割，以获得芯片堆叠2101，参考图8所示。
在本申请实施例中，沿着晶圆堆叠中芯片之间的切割道，可以对晶圆堆叠1100进行切割，从而可以得到多个芯片堆叠2101。参考图8所示，为本申请实施例提供的一种芯片堆叠的示意图，其中，一个芯片堆叠2101包括垂直互联的多个芯片，即包括第一晶圆100中的第一芯片110、第二晶圆200中的第二芯片210、第三晶圆300中的第三芯片310以及第四晶圆400中的第四芯片410。可以理解的是，这些芯片分别属于不同的晶圆，每个芯片堆叠2101中的芯片数量与晶圆堆叠1100中的晶圆的数量相同。
在芯片堆叠中，各个芯片110、210、310、410中的第一封装垫层111、211、311、411位于芯片的边缘区域，其具体位置可以根据实际情况而定，本申请实施例中并没有对同一芯片堆叠2101中的第一封装垫层是否位于同侧进行限定。在实际操作中，芯片堆叠2101中的各个芯片110、210、310、410中的第一封装垫层111、211、311、411可以位于同一侧，例如各个芯片中的第一封装垫层可以均位于芯片的右侧边缘；芯片堆叠中的各个芯片中的第一封装垫层也可以位于不同侧，例如第一芯片中的第一封装垫层可以位于第一芯片的左侧边缘区域，而第三芯片中的第一封装垫层可以位于第三芯片的右侧边缘区域。
S104，暴露出各芯片110、210、310、410的边缘区域中的第一封装垫层111、211、311、411，参考图9所示。
在本申请实施例中，第一封装垫层用于与外电路或者其他芯片进行电连接，因此在形成芯片堆叠后，还可以去除第一封装垫层外的介质材料，暴露出芯片的边缘区域中的第一封装垫层，从而实现第一封装垫层与外电路或其他芯片的电连接。
参考图9所示，为本申请实施例中暴露出第一封装垫层后的芯片堆叠示意图，在芯片堆叠2102中，暴露出的第一封装垫层111、211、311、411可以与外电路或其他芯片实现电连接。
具体的，可以通过对芯片堆叠的侧面进行打磨，以暴露芯片的边缘区域中的第一封装垫层。其中，打磨可以是利用酸法腐蚀，也可以是利用化学机械研磨，还可以是先利用酸法腐蚀，在利用化学机械研磨，从而暴露各个第一封装垫层，在此不做限定。
在本申请实施例中，暴露出的第一封装垫层可以与芯片堆叠的侧壁齐平，也可以相对于芯片堆叠的侧壁有所凸出。
S105，提供封装基板500，封装基板500上设置有电连线，以及与电连线电连接的第二封装垫层510、520、530、540，参考图10所示。
封装基板用于对芯片堆叠进行封装，可以根据实际需要使芯片堆叠中的不同芯片实现电连接。封装基板上可以设置有电连线，以及与电连线连接的第二封装垫层，电连线可以将不同的第二封装垫层进行电连接，通过电连线之间的连接关系，在将芯片堆叠与封装基板进行封装之后，实现芯片堆叠中芯片之间的电连接。其中，第二封装垫层为导电材料，通常为金属材料，例如可以为铜，第二封装垫层例如可以是金属线，也可以是金属垫片。
参考图10所示，封装基板500上设置有电连线(图未示出)以及与电连线实现电连接的第二封装垫层510、520、530、540，其中，这些第二封装垫层之间可以根据实际需要通过电连线实现电连接。
在本申请实施例中，第二封装垫层可以与封装基板齐平，也可以相对于封装基板的表面有所突出。
对于一个芯片堆叠来说，设置的封装基板500可以是一个，也可以是多个，各个封装基板中的电连线以及第二封装垫层510的设置，可以根据实际情况来定。
S106，将芯片堆叠2102的第一封装垫层111、211、311、411电连接至封装基板500的第二封装垫层510、520、530、540，参考图10所示。
以上，得到了暴露在芯片堆叠之外的第一封装垫层，以及设置于封装基板上的第二封装垫层，其中，第一封装垫层通过互连结构与芯片中的器件结构电连接，同时第二封装垫层通过封装基板中的电连线与其他第二封装垫层电连接，因此，若将芯片堆叠的第一封装垫层电连接至封装基板的第二封装垫层，则可以通过第二封装垫层以及与第二封装垫层电连接的电连线，实现不同芯片之间的电连接。
参考图10所示，为本申请实施例提供的一种键合结构示意图。具体来说，芯片堆叠2102中的第一芯片110中的第一封装垫层111与相应的第二封装垫层510电连接，芯片堆叠2102中的第二芯片210中的第一封装垫层211与相应的第二封装垫层520电连接，芯片堆叠2102中的第三芯片310中的第一封装垫层311与相应的第二封装垫层530电连接，芯片堆叠2102中的第四芯片410中的第一封装垫层411与相应的第二封装垫层540电连接。
以第二封装垫层510、520通过电连线实现电连接为例，芯片堆叠2102中的第一芯片110中的器件结构与第一芯片110中的第一封装垫层111电连接，而第一封装垫层111与一些第二封装垫层510电连接，一些第二封装垫层510可以通过电连线与另一些第二封装垫层520电连接，另一些第二封装垫层520可以与芯片堆叠2102中的第二芯片210中的第一封装垫层211电连接，而第二芯片210中的第一封装垫层111与第二芯片210中的器件结构电连接。因此，第一芯片110中的器件结构和第二芯片210中的器件结构，通过第一封装垫层111、第二封装垫层510、封装基板中的电连线、第二封装垫层520、第一封装垫层211实现电连接。也就是说，通过芯片堆叠2102和封装基板500的电连接，可以实现芯片堆叠2102中不同芯片之间的电连接。
具体的，第一封装垫层111与第二封装垫层510可以通过直接焊接来连接，例如通过在第一封装垫层111和第二封装垫层510上形成焊球或焊盘实现二者的电连接，第一封装垫层111与第二封装垫层510之间也可以通过电连线连接，例如可以将电连线焊接至第一封装垫层111和第二封装垫层510上；第一封装垫层111和第二封装垫层510之间也可以通过混合键合(hybrid boning)技术实现电连接。
在本申请实施例中，同一个芯片堆叠电连接的封装基板可以是一个，也可以是多个，封装基板的数量可以根据实际情况来定。
具体的，若对应于同一个芯片堆叠有一个封装基板，芯片堆叠中的第一封装垫层可以位于同一侧，这样封装基板中的第二封装垫层可以直接与第一封装垫层通过焊接或分子间化学力键合连接；芯片堆叠中的第一封装垫层也可以不位于同一侧，则封装基板中的第二封装垫层可以与第一封装垫层通过电连线连接。
具体的，若对应于同一个芯片堆叠有多个封装基板，芯片堆叠中的第一封装垫层可以位于不同侧，而是与封装基板的位置以及封装基板上的第二封装垫层的位置相关，从而使第二封装垫层与第一封装垫层直接同焊接或分子间化学力键合连接；芯片堆叠中的第一封装垫层也可以位于同一侧，第二封装垫层与第一封装垫层可以通过电连线连接。
在将芯片堆叠的第一封装垫层电连接至封装基板的第二封装垫层后，还可以进行其他封装步骤，以形成封装后的键合结构。
本申请实施例提供了一种键合结构的制造方法，在晶圆的表面形成有多颗阵列排布的芯片，各芯片包括器件结构、与器件结构电连接的互连结构和与互联结构电连接的第一封装垫层，第一封装垫层设置于芯片的边缘区域，在对多个晶圆进行键合并切割后，得到芯片堆叠，暴露出芯片的边缘区域的第一封装垫层。这样，在封装基板上有电连线和与电连线电连接的第二封装垫层时，芯片堆叠的第一封装垫层可以与封装基板的第二封装垫层电连接，从而通过封装基板对各个芯片堆叠进行封装以及建立电连接，无需在晶圆上形成通孔以实现键合，简化制造工艺，提高芯片可靠性。
基于以上实施例提供的一种键合结构的制造方法，本申请实施例还提供了一种键合结构，参考图10所示，键合结构包括：
由多个芯片110、210、310、410依次层叠形成的芯片堆叠2102，相邻的芯片之间具有键合层120/220/320，各芯片110/210/310/410包括器件结构、与器件结构电连接的互连结构以及与所述互连结构电连接的第一封装垫层111/211/311/411，所述第一封装垫层111/211/311/411暴露于芯片110/210/310/410的边缘；
封装基板500，所述封装基板500上设置有电连线，以及与所述电连线电连接的第二封装垫层510、520、530、540；
其中，所述芯片堆叠2102的第一封装垫层111、211、311、411与所述封装基板500的第二封装垫层510、520、530、540电连接。
可选的，所述芯片堆叠中的各芯片的器件结构为不同器件。
可选的，所述芯片的数量为3个或3个以上。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于存储器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种键合结构的制造方法，其特征在于，包括：
提供多个晶圆，各所述晶圆具有第一表面和相对的第二表面，且所述第一表面上形成有多颗阵列排布的芯片，各所述芯片包括器件结构、与所述器件结构电连接的互连结构以及与所述互连结构电连接的第一封装垫层，所述第一封装垫层设置于所述芯片的边缘区域；
利用键合层将所述多个晶圆依次键合，以形成晶圆堆叠；
将所述晶圆堆叠进行切割，以获得芯片堆叠；
暴露出各所述芯片的边缘区域中的第一封装垫层；
提供封装基板，所述封装基板上设置有电连线，以及与所述电连线电连接的第二封装垫层；
将所述芯片堆叠的第一封装垫层电连接至所述封装基板的第二封装垫层。
2.根据权利要求1所述的制造方法，其特征在于，在利用键合层将所述多个晶圆依次键合的步骤中，相邻的其中两个晶圆的键合方法包括：
所述相邻的其中两个晶圆的第一表面上还覆盖有键合层，将一晶圆的第一表面朝向另一晶圆的第一表面，通过键合层将两晶圆键合；或者，
所述相邻的其中两个晶圆的第一表面上还覆盖有键合层，将一晶圆的第一表面朝向另一晶圆的第二表面，通过键合层将两晶圆键合。
3.根据权利要求2所述的制造方法，其特征在于，在利用所述键合层将所述多个晶圆依次键合的步骤中，在相邻的两晶圆进行键合之前或之后，还包括：
从晶圆的第二表面进行减薄。
4.根据权利要求1所述的制造方法，其特征在于，在利用键合层将所述多个晶圆依次键合的步骤中，相邻的其中两个晶圆的键合方法包括：
所述相邻的其中两个晶圆的第二表面上还覆盖有键合层，将晶圆的第二表面朝向另一晶圆的第二表面，通过键合层将两晶圆键合。
5.根据权利要求4所述的制造方法，其特征在于，所述相邻的其中两个晶圆已从第二表面减薄。
6.根据权利要求3或5所述的制造方法，其特征在于，减薄的步骤，包括：
利用酸法腐蚀从晶圆的第二表面进行减薄；
或者，利用化学机械研磨从晶圆的第二表面进行减薄；
或者，利用酸法腐蚀从晶圆的第二表面进行腐蚀，而后，利用化学机械研磨从晶圆的第二表面进行平坦化，以实现晶圆的减薄。
7.根据权利要求1所述的制造方法，其特征在于，所述暴露出所述芯片的边缘区域中的第一封装垫层，包括：
对所述芯片堆叠的侧面进行打磨，以暴露出所述芯片的边缘区域中的第一封装垫层。
8.一种键合结构，其特征在于，包括：
由多个芯片依次层叠形成的芯片堆叠，相邻的芯片之间具有键合层，各芯片包括器件结构、与所述器件结构电连接的互连结构以及与所述互连结构电连接的第一封装垫层，所述第一封装垫层暴露于芯片的边缘；
封装基板，所述封装基板上设置有电连线，以及与所述电连线电连接的第二封装垫层；
其中，所述芯片堆叠的第一封装垫层与所述封装基板的第二封装垫层电连接。
9.根据权利要求8所述的键合结构，其特征在于，所述芯片堆叠中的各芯片的器件结构为不同器件。
10.根据权利要求8所述的键合结构，其特征在于，所述芯片的数量为3个或3个以上。
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