TW202324675A - 半導體封裝 - Google Patents

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TW202324675A
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TW
Taiwan
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insulating layer
pad
substrate
layer
semiconductor wafer
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TW111133631A
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English (en)
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李元一
金�起
金志勳
全光宰
Original Assignee
南韓商三星電子股份有限公司
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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Abstract

提供一種半導體封裝，在所述半導體封裝中第一絕緣層包括在第一方向上與第一接墊間隔開的第一凹陷部，且第二絕緣層包括第二凹陷部，所述第二凹陷部在第一方向上與第二接墊間隔開且在與第一方向垂直的第二方向上與第一凹陷部的至少一部分交疊，以與第一凹陷部一同提供空氣隙。所述半導體封裝更包括第一結合表面及第二結合表面，第一結合表面在空氣隙的與第一接墊及第二接墊相鄰的一個側上由彼此接觸的第一絕緣層與第二絕緣層進行界定，第二結合表面在空氣隙的與所述一個側相對的另一側上由彼此接觸的第一絕緣層與第二絕緣層進行界定。

Description

半導體封裝
[相關申請案的交叉參考]
本申請案是基於在2021年11月11日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0154537號且主張優先於所述韓國專利申請案，所述韓國專利申請案的揭露內容全文併入本案供參考。
本揭露的實施例是有關於一種半導體封裝及用於製造所述半導體封裝的方法。
隨著對高容量、薄且小的電子產品的需求增加，正在開發各種類型的半導體封裝。近來，作為將更多組件（例如，半導體晶片）整合至封裝結構中的方法，已開發出在不使用黏合膜（例如，非導電膜（non-conductive film，NCF））或連接凸塊（例如，焊料球）的情況下對半導體晶片進行接合的直接結合技術。
根據本揭露的一個態樣，提供一種具有改善的可靠性的半導體封裝以及用於製造所述半導體封裝的方法。
根據本揭露的實施例，提供一種半導體封裝。所述半導體封裝包括：第一半導體晶片，包括第一基板、第一接墊及第一絕緣層，所述第一接墊位於所述第一基板上方，所述第一絕緣層位於所述第一基板上方且環繞所述第一接墊；以及第二半導體晶片，位於所述第一半導體晶片上，所述第二半導體晶片包括第二基板、第二接墊及第二絕緣層，所述第二接墊位於所述第二基板下方且接觸所述第一接墊，所述第二絕緣層位於所述第二基板下方、環繞所述第二接墊且接觸所述第一絕緣層，其中所述第一絕緣層包括在第一方向上與所述第一接墊間隔開的第一凹陷部，其中所述第二絕緣層包括在所述第一方向上與所述第二接墊間隔開的第二凹陷部，所述第二凹陷部在與所述第一方向垂直的第二方向上與所述第一凹陷部的至少一部分交疊，在所述第一凹陷部與所述第二凹陷部之間存在空氣隙，且其中所述半導體封裝更包括第一結合表面，所述第一結合表面在所述空氣隙的與所述第一接墊及所述第二接墊相鄰的一個側上由彼此接觸的所述第一絕緣層與所述第二絕緣層進行界定，且所述半導體封裝更包括第二結合表面，所述第二結合表面在所述空氣隙的與所述一個側相對的另一側上由彼此接觸的所述第一絕緣層與所述第二絕緣層進行界定。
根據本揭露的實施例，提供一種半導體封裝。所述半導體封裝包括：第一半導體晶片，包括第一基板、多個第一接墊及第一絕緣層，所述多個第一接墊位於所述第一基板上方，所述第一絕緣層位於所述第一基板上方且環繞所述多個第一接墊；第二半導體晶片，位於所述第一半導體晶片上，所述第二半導體晶片包括第二基板、多個第二接墊及第二絕緣層，所述多個第二接墊位於所述第二基板下方，所述第二絕緣層位於所述第二基板下方且環繞所述多個第二接墊，其中所述第一半導體晶片與所述第二半導體晶片藉由一對第一結合接墊結構與第二結合接墊結構而電性連接至彼此，所述第一結合接墊結構及所述第二結合接墊結構各自包括所述多個第一接墊中的一者及所述多個第二接墊中的一者，其中所述半導體封裝更包括環繞所述第一結合接墊結構的第一空氣隙及環繞所述第二結合接墊結構的第二空氣隙，且其中所述半導體封裝更包括：第一結合表面，在所述第一結合接墊結構與所述第一空氣隙之間以及所述第二結合接墊結構與所述第二空氣隙之間由彼此接觸的所述第一絕緣層的至少一部分與所述第二絕緣層的至少一部分進行界定；以及第二結合表面，在所述第一空氣隙與所述第二空氣隙之間由彼此接觸的所述第一絕緣層的至少一部分與所述第二絕緣層的至少一部分進行界定。
根據本揭露的實施例，提供一種半導體封裝。所述半導體封裝包括：第一半導體晶片，包括第一基板、第一接墊及第一絕緣層，所述第一接墊位於所述第一基板上方，所述第一絕緣層包括環繞所述第一接墊的第一凹陷部；以及第二半導體晶片，位於所述第一半導體晶片上，所述第二半導體晶片包括第二基板、第二接墊及第二絕緣層，所述第二接墊位於所述第二基板下方且接觸所述第一接墊，所述第二絕緣層包括環繞所述第二接墊的第二凹陷部，其中所述第二絕緣層接觸所述第一絕緣層，且其中所述第一接墊及所述第二接墊中的每一者的側表面分別被所述第一絕緣層及所述第二絕緣層完全覆蓋。
根據本揭露的實施例，提供一種用於製造半導體封裝的方法。所述方法包括：製備半導體晶圓，所述半導體晶圓包括初步基板、位於初步基板的前表面上的電路層以及位於電路層上的初步絕緣層；藉由對初步絕緣層的至少一部分進行蝕刻來形成包括蝕刻槽的前部絕緣層；在所述前部絕緣層上（包括在所述蝕刻槽上）形成初步障壁層及初步導電層；藉由在使用第一漿料的研磨製程中對初步障壁層及初步導電層進行研磨來形成包括障壁層及導電層的前部接墊；以及藉由在使用第二漿料的研磨製程中對前部絕緣層進行研磨來形成與前部接墊間隔開預定距離的凹陷部。
根據本揭露的實施例，提供一種用於製造半導體封裝的方法。所述方法包括：製備半導體晶圓，所述半導體晶圓包括初步基板及佈置於初步基板中的多個貫穿電極；藉由移除初步基板的一部分來形成具有後表面的基板，所述多個貫穿電極自所述後表面突出；在基板的後表面上形成位於所述多個貫穿電極上的初步保護層及初步緩衝層；藉由對初步保護層及初步緩衝層進行平坦化來形成暴露出所述多個貫穿電極的平整表面；在平整表面上形成初步絕緣層；藉由對初步絕緣層的至少一部分進行蝕刻來形成包括蝕刻槽的後部絕緣層；在所述後部絕緣層上（包括在所述蝕刻槽上）形成初步障壁層及初步導電層；藉由在使用第一漿料的研磨製程中對初步障壁層及初步導電層進行研磨來形成包括障壁層及導電層的後部接墊；以及藉由在使用第二漿料的研磨製程中對後部絕緣層進行研磨來形成與後部接墊間隔開預定距離的凹陷部。
根據本揭露的實施例，提供一種用於製造半導體封裝的方法。所述方法包括：製備半導體晶圓，所述半導體晶圓包括多個後部接墊及環繞所述多個後部接墊的後部絕緣層，所述後部絕緣層包括與所述多個後部接墊間隔開的第一凹陷部；製備多個第二半導體晶片，所述多個第二半導體晶片包括多個前部接墊及環繞所述多個前部接墊的前部絕緣層，所述前部絕緣層包括與所述多個前部接墊間隔開的第二凹陷部；藉由將所述多個第二半導體晶片設置於半導體晶圓上而在第一凹陷部與第二凹陷部之間形成空氣隙，所述多個後部接墊接觸所述多個前部接墊，且所述後部絕緣層在前部絕緣層的除空氣隙之外的剩餘部分中與前部絕緣層接觸；以及藉由執行熱壓縮製程來將後部絕緣層與前部絕緣層結合至彼此且將所述多個後部接墊與所述多個前部接墊結合至彼此。
在下文中，將參照附圖闡述本揭露的實施例。
應理解，當稱一元件或層「位於」另一元件或層「之上」、「上方」、「上」、「下方」、「下面」、「之下」、「連接至」或「耦合至」另一元件或層時，所述元件或層可直接位於所述另一元件或層之上、上方、上、下方、下面、之下、直接連接至或直接耦合至所述另一元件或層，或者可存在中間元件或層。相反，當稱一元件「直接位於」另一元件或層「之上」、「直接位於」另一元件或層「上方」、「直接位於」另一元件或層「上」、「直接位於」另一元件或層「下方」、「直接位於」另一元件或層「下面」、「直接位於」另一元件或層「之下」、「直接連接至」另一元件或層或者「直接耦合至」另一元件或層時，不存在中間元件或層。
圖1A是示出根據本揭露實施例的半導體封裝的剖視圖，圖1B是示出圖1A所示部分「A」的局部放大圖，圖1C是示出圖1A所示部分「B」的局部放大圖，且圖1D及圖1E是沿著線I-I’截取的圖1C的平面圖。
參照圖1A，根據實施例的半導體封裝10可包括在垂直方向（Z軸方向）上堆疊的多個半導體晶片，例如第一半導體晶片100及第二半導體晶片200。第一半導體晶片100的上表面與第二半導體晶片200的下表面可在不具有連接構件（例如金屬凸塊或類似連接構件）的情況下直接接合並結合於一起（例如，混合結合、直接結合或類似結合）。提供第一半導體晶片100的上表面的第一絕緣層151及第一接墊152可被接合並結合至提供第二半導體晶片200的下表面的第二絕緣層231及第二接墊232。第一半導體晶片100可藉由包括接合於一起的第一接墊152與第二接墊232的結合接墊結構BP而電性連接至第二半導體晶片200。
本揭露的實施例可包括在第一絕緣層151與第二絕緣層231之間環繞結合接墊結構BP的空氣隙AG，以使在熱壓縮製程中產生的氣體陷獲且防止介面分層或空隙的出現。另外，空氣隙AG可與結合接墊結構BP間隔開預定距離，以在結合接墊結構BP與空氣隙AG之間形成第一絕緣層151與第二絕緣層231的接面介面（junction interface）（或「結合表面」），進而改善第一接墊152與第二接墊232之間的接合品質。
舉例而言，第一絕緣層151的至少一部分可位於第一接墊152中的至少一者的側表面與第一凹陷部151R之間，且第二絕緣層231的至少一部分可位於第二接墊232中的至少一者的側表面與第二凹陷部231R之間。在此種情形中，第一絕緣層151的所述至少一部分可與第二絕緣層的所述至少一部分接觸。因此，第一接墊152中的所述至少一者的側表面及第二接墊232中的所述至少一者的側表面可分別被第一絕緣層151及第二絕緣層231完全覆蓋且可分別不自第一凹陷部151R及第二凹陷部231R暴露出。在此種情形中，「第一絕緣層」及「第二絕緣層」可被稱為「第一上部絕緣層」或「第一後部絕緣層」及「第二下部絕緣層」或「第二前部絕緣層」，以分別對組件在第一半導體晶片100或第二半導體晶片200中的位置進行區分。另外，「第一接墊」及「第二接墊」可分別被稱為「第一上部接墊」或「第一後部接墊」及「第二下部接墊」或「第二前部接墊」。
在下文中，將參照圖1B至圖1E以及圖1A詳細闡述第一半導體晶片100及第二半導體晶片200的組件。
第一半導體晶片100可包括第一基板110、第一電路層120、第一貫穿電極140、第一絕緣層151及第一接墊152。第一半導體晶片100可具有由第一絕緣層151的上表面及第一接墊152的上表面提供的平整上表面。舉例而言，除了第一凹陷部151R之外，第一絕緣層151的上表面可與第一接墊152的自第一絕緣層151暴露出的上表面實質上共面。
第一基板110可為具有彼此相對的前表面FR與後表面BA的半導體晶圓基板。舉例而言，第一基板110可為包含半導體元素（例如矽或鍺）或化合物半導體（例如碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP））的半導體晶圓。前表面FR可為具有經雜質摻雜的有效區的有效表面，且後表面BA可為與前表面FR相對地定位的非有效表面。在第一基板110的後表面BA上可設置有將第一接墊152與第一基板110電性絕緣的絕緣保護層113。舉例而言，絕緣保護層113可包含氧化矽（SiO）、氮化矽（SiN）、碳化矽（SiC）、氮氧化矽（SiON）或碳氮化矽（SiCN）。在絕緣保護層113的上表面上可設置有緩衝層114（例如磨削停止層或障壁）。舉例而言，緩衝層114可包含氮化矽、碳化矽、氮氧化矽或碳氮化矽。
第一電路層120可設置於第一基板110的前表面FR上且可包括連接至有效區的第一配線結構（未示出）及環繞第一配線結構的第一層間絕緣層（未示出）。在第一電路層120下方可設置有電性連接至配線結構（未示出）的第一接墊132。第一接墊132可為電性連接至配線結構（未示出）的接墊結構。在第一接墊132中的一者下方可設置有連接凸塊136。連接凸塊136可為例如導電凸塊結構（包括焊料球、銅（Cu）支柱或類似結構）。第一電路層120可具有與圖1B及圖1C中所示的第二電路層220的結構及類似結構相同或相似的結構。因此，可理解，第一配線結構（未示出）及第一層間絕緣層（未示出）具有與稍後將闡述的第二電路層220的第二配線結構225及第二層間絕緣層221相似的特性。另外，參照圖7所示經修改實例，可輕易地理解第一電路層120的第一配線結構（例如，圖7中的第一配線結構125）及第一層間絕緣層（例如，圖7中的第一層間絕緣層121）的結構。
第一貫穿電極140可通過第一基板110及絕緣保護層113，以對第一接墊152中的至少一者與第一接墊132中的至少一者進行電性連接。第一貫穿電極140可包括通孔插塞145及環繞通孔插塞145的側表面的側障壁層141。通孔插塞145可包含例如鎢（W）、鈦（Ti）、鋁（Al）或銅（Cu），且可在鍍覆製程、物理氣相沈積（physical vapor deposition，PVD）製程或化學氣相沈積（chemical vapor deposition，CVD）製程中形成。側障壁層141可包含鈦（Ti）、氮化鈦（TiN）、鉭（Ta）或氮化鉭（TaN）且可在鍍覆製程、PVD製程或CVD製程中形成。在側障壁層141與第一基板110之間可形成有包含例如氧化矽、氮化矽、氮氧化矽或類似材料等絕緣材料（例如，高的高寬比製程（high aspect ratio process，HARP）氧化物）的側絕緣層（未示出）。
第一絕緣層151可設置於第一基板110的後表面BA上。第一絕緣層151可包含能夠接合並結合至第二半導體晶片200的下部部分中的第二絕緣層231的絕緣材料。舉例而言，第一絕緣層151可包含氧化矽（SiO）或碳氮化矽（SiCN）。舉例而言，第一絕緣層151的至少一部分可接合至第二絕緣層231，以形成用於將第一半導體晶片100與第二半導體晶片200接合並結合至彼此的結合表面（例如，第一結合表面BS1及第二結合表面BS2）。另外，第一絕緣層151可被形成為環繞佈置於第一絕緣層151的上表面上的多個第一接墊152（亦被稱為「上部接墊」）且可與所述多個第一接墊152間隔開預定距離，以具有環繞所述多個第一接墊152的多個第一凹陷部151R。所述多個第一凹陷部151R可在垂直方向上與第二半導體晶片200的多個第二凹陷部231R對準，以形成環繞結合接墊結構BP的空氣隙AG。在此種情形中，第一絕緣層151可被稱為第一上部絕緣層。
第一接墊152可設置於第一基板110的後表面BA上方且可包括第一障壁層153及第一導電層155。第一接墊152中的一者的至少一部分可接合至第二半導體晶片200的第二接墊232中的一者，以形成用於對第一半導體晶片100與第二半導體晶片200進行實體結合及電性結合的結合接墊結構BP及結合表面（圖13中的結合表面BS3）。第一障壁層153可被形成為在第一導電層155與第一絕緣層151之間共形地延伸，以環繞第一導電層155的外邊緣。第一導電層155及第一障壁層153可包含導電材料。舉例而言，第一導電層155可包含銅（Cu）、鎳（Ni）、金（Au）及銀（Ag）中的至少一者，且第一障壁層153可包含鈦（Ti）、氮化鈦（TiN）、鉭（Ta）及氮化鉭（TaN）中的至少一者。
第二半導體晶片200可設置於第一半導體晶片100上且可包括第二基板210、第二電路層220、第二絕緣層231及第二接墊232（亦被稱為「第二下部接墊」）。第二半導體晶片200可具有由第二絕緣層231的下表面及第二接墊232的下表面提供的平整下表面。舉例而言，除了第二凹陷部231R之外，第二絕緣層231的下表面可與第二接墊232的自第二絕緣層231暴露出的下表面實質上共面。由於第一半導體晶片100與第二半導體晶片200可具有實質上相同或相似的結構，因此相同或相似的組件可由相同或相似的參考編號表示且將省略對相同組件的重複說明。舉例而言，可理解，如上所述，第二基板210具有與第一基板110實質上相同的特性。
第二電路層220可設置於第二基板210的前表面或有效表面上且可包括連接至有效區的第二配線結構225及環繞第二配線結構225的第二層間絕緣層221。
第二層間絕緣層221可包含可流動氧化物（flowable oxide，FOX）、東燃矽氮烷（tonen silazen，TOSZ）、未經摻雜的二氧化矽玻璃（undoped silica glass，USG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、電漿增強型四乙基正矽酸鹽（plasma enhanced tetra ethyl ortho silicate，PETEOS）、氟矽酸鹽玻璃（fluoride silicate glass，FSG）、高密度電漿（high density plasma，HDP）氧化物、電漿增強型氧化物（plasma enhanced oxide，PEOX）、可流動CVD（flowable CVD，FCVD）氧化物或其組合。環繞第二配線結構225的第二層間絕緣層221的至少一部分可被形成為低介電層。可使用CVD製程、可流動CVD製程或旋轉塗佈製程來形成第二層間絕緣層221。
第二配線結構225可形成於包括通孔及配線圖案的多層式結構中，所述通孔及配線圖案包含例如鋁（Al）、金（Au）、鈷（Co）、銅（Cu）、鎳（Ni）、鉛（Pb）、鉭（Ta）、碲（Te）、鈦（Ti）、鎢（W）或其組合。在配線圖案及/或通孔與第二層間絕緣層221之間可設置有包含鈦（Ti）、氮化鈦（TiN）、鉭（Ta）或氮化鉭（TaN）的障壁層（未示出）。在第二基板210的前表面上可設置有構成積體電路的各別裝置215。在此種情形中，第二配線結構225可經由內連線部分213（例如，接觸插塞）電性連接至各別裝置215。各別裝置215可包括：場效電晶體（field effect transistor，FET），例如平坦FET、FinFET或類似FET；記憶體裝置，例如快閃記憶體、動態隨機存取記憶體（dynamic random access memory，DRAM）、靜態隨機存取記憶體（static random access memory，SRAM）、電性可抹除可程式化唯讀記憶體（electrically erasable programmable read-only memory，EEPROM）、參數隨機存取記憶體（parameter random access memory，PRAM）、磁阻式隨機存取記憶體（magnetoresistive random-access memory，MRAM）、鐵電隨機存取記憶體（ferroelectric random access memory，FeRAM）、電阻式隨機存取記憶體（resistive random access memory，RRAM）或類似記憶體；邏輯裝置，例如及閘、或閘、反或閘或類似邏輯裝置；或者各種主動組件及/或被動組件，例如系統大規模積體電路（system large scale integration，LSI）、客戶資訊系統（customer information system，CIS）或微機電系統（micro-electromechanical system，MEMS）。
第二絕緣層231可設置於第二基板210或第二電路層220下方。第二絕緣層231可包含能夠接合並結合至第一半導體晶片100的第一絕緣層151的絕緣材料。舉例而言，第二絕緣層231可包含氧化矽（SiO）或碳氮化矽（SiCN）。舉例而言，第二絕緣層231的至少一部分可接合至第一絕緣層151，以形成用於將第一半導體晶片100與第二半導體晶片200接合並結合至彼此的結合表面（例如，第一結合表面BS1及第二結合表面BS2）。另外，第二絕緣層231可被形成為環繞佈置於第二絕緣層231的下表面上的多個第二接墊232且可與所述多個第二接墊232間隔開預定距離，以具有環繞所述多個第二接墊232的多個第二凹陷部231R。所述多個第二凹陷部231R可在垂直方向上與第一半導體晶片100的所述多個第一凹陷部151R對準，以形成環繞結合接墊結構BP的空氣隙AG。在此種情形中，第二絕緣層231可被稱為第二下部絕緣層。
第二接墊232可設置於第二基板210下方且可包括第二障壁層233及第二導電層235。第二接墊232中的一者的至少一部分可接合至第一半導體晶片100的第一接墊152中的一者，以形成用於對第一半導體晶片100與第二半導體晶片200進行實體結合及電性結合的結合接墊結構BP及結合表面（圖13中的結合表面BS3）。第二障壁層233及第二導電層235可由與上述第一障壁層153及第一導電層155相同或相似的結構及材料形成。
如上所述，第一絕緣層151的第一凹陷部151R及第二絕緣層231的第二凹陷部231R可提供環繞結合接墊結構BP的空氣隙AG。空氣隙AG可與結合接墊結構BP間隔開預定距離，以改善第一半導體晶片100與第二半導體晶片200之間的接面介面的品質且增強半導體封裝10的可靠性。在下文中，將更詳細地闡述圍繞結合接墊結構BP及空氣隙AG形成的第一結合表面BS1及第二結合表面BS2。
如圖1B中所示，本實施例的半導體封裝10可包括對第一半導體晶片100與第二半導體晶片200進行電性連接的多個結合接墊結構BP之中的彼此相鄰的至少一對第一結合接墊結構BP1與第二結合接墊結構BP2。
所述至少一對第一結合接墊結構BP1與第二結合接墊結構BP2可為其中所述多個第一接墊152與所述多個第二接墊232接合並結合至彼此的導電結構。在此種情形中，在所述至少一對第一結合接墊結構BP1與第二結合接墊結構BP2之間可形成與第一結合接墊結構BP1相鄰的第一空氣隙AG1、與第二結合接墊結構BP2相鄰的第二空氣隙AG2、位於第一結合接墊結構BP1與第一空氣隙AG1之間以及第二結合接墊結構BP2與第二空氣隙AG2之間的多個第一結合表面BS1、以及位於第一空氣隙AG1與第二空氣隙AG2之間的第二結合表面BS2。
第一隙AG1可與第一結合接墊結構BP1間隔開預定距離，以環繞第一結合接墊結構BP1。第二隙AG2可與第二結合接墊結構BP2間隔開預定距離，以環繞第二結合接墊結構BP2。所述多個第一結合表面BS1可為第一絕緣層151（亦被稱為「第一上部絕緣層」）與第二絕緣層231（亦被稱為「第二下部絕緣層」）之間的接面介面，所述接面介面接合於第一結合接墊結構BP1與第一空氣隙AG1之間且接合於第二結合接墊結構BP2與第二空氣隙AG2之間。第二結合表面BS2可為第一絕緣層151與第二絕緣層231之間的接面介面，所述接面介面接合於第一空氣隙AG1與第二空氣隙AG2之間。
第一空氣隙AG1及第二空氣隙AG2可使在第一半導體晶片100與第二半導體晶片200之間的結合期間產生的氣體陷獲且可防止介面分層或空隙的出現。第一空氣隙AG1的寬度W1及第二空氣隙的寬度W2可分別為第一結合接墊結構BP1與第二結合接墊結構BP2之間的距離D（亦被稱為「接墊間隔」）的約25%或小於25%（例如，約5%至約25%、約10%至約25%或約15%至約25%）。當第一空氣隙AG1的寬度W1及第二空氣隙的寬度W2分別小於距離D的約5%時，氣體陷獲效應可能不顯著。當第一空氣隙AG1的寬度W1及第二空氣隙的寬度W2分別超過距離D的約25%時，可能無法確保第一絕緣層151與第二絕緣層231之間的足夠的結合力。可藉由第二結合表面BS2來確保第一絕緣層151與第二絕緣層231之間的結合力。舉例而言，第二結合表面BS2所具有的長度L2可等於或大於第一空氣隙AG1的寬度W1與第二空氣隙AG2的寬度W2之和。可提供所述多個第一結合表面BS1，以在結合製程（例如，熱壓縮製程）中對第一接墊152及第二接墊232進行支撐及固定且確保第一接墊152與第二接墊232的接合可靠性，且因此所述多個第一結合表面BS1可被形成為具有相較於第二結合表面BS2的長度相對更短的長度L1。舉例而言，所述多個第一結合表面BS1中的每一者可具有的長度L1可小於第一空氣隙的寬度W1及第二空氣隙的寬度W2。在此種情形中，所述多個第一結合表面BS1中的每一者的長度L1可指第一絕緣層151與第二絕緣層231之間的接面介面在結合接墊結構BP與空氣隙AG之間的寬度（圖1D中的寬度w）。
舉例而言，當距離D（亦被稱為「接墊間隔」）為約2微米時，第一空氣隙AG1的寬度W1及第二空氣隙AG2的寬度W2可分別介於約0.1微米至約0.5微米的範圍內，第二結合表面BS2的長度L2可介於約1微米至約1.8微米的範圍內，且所述多個第一結合表面BS1中的每一者的長度L1可介於約0.1奈米至約100奈米的範圍內。在此種情形中，由於所述多個第一結合表面BS1中的每一者的長度L1可分別顯著小於第一空氣隙AG1的寬度W1及第二空氣隙AG2的寬度W2且小於第二結合表面BS2的長度L2，因此可在不考量所述多個第一結合表面BS1中的每一者的長度L1的情況下在距離D中確定第一空氣隙AG1的寬度W1及第二空氣隙AG2的寬度W2。舉例而言，可在考量第一接墊152或第二接墊232的大小、製程裕度或類似因素的情況下以各種方式修改第一結合表面BS1的長度L1且本揭露的實施例並不僅限於上述數值。
如圖1C中所示，環繞結合接墊結構BP的空氣隙AG可由第一凹陷部151R及第二凹陷部231R形成。舉例而言，第一絕緣層151可具有在第一方向（X軸方向或Y軸方向）上與第一接墊152中的一者間隔開的第一凹陷部151R，且第二絕緣層231可具有第二凹陷部231R，所述第二凹陷部231R在第一方向（X軸方向或Y軸方向）上與第二接墊232中的一者間隔開且在第二方向（Z軸方向）上與第一凹陷部151R交疊，以與第一凹陷部151R一同提供一個空氣隙AG。
第一結合表面BS1可形成於空氣隙AG的與第一接墊152中的一者及第二接墊232中的一者相鄰的一個側上，且第二結合表面BS2可形成於空氣隙AG的與所述一個側相對的另一側上。舉例而言，第一絕緣層151與第二絕緣層231可在結合接墊結構BP與空氣隙AG之間接合以形成第一結合表面BS1且可在空氣隙AG的外側上接合以形成第二結合表面BS2。
第一凹陷部151R、第二凹陷部231R及空氣隙AG的形狀不受具體限制且可根據製造製程而具有各種形狀。舉例而言，第一凹陷部151R可包括自第一絕緣層151的面對第二半導體晶片200的第一上表面朝向與第一上表面相對的第一下表面凹陷的彎曲表面。第二凹陷部231R可包括自第二絕緣層231的面對第一半導體晶片100的第二下表面朝向與第二下表面相對的第二上表面凹陷的彎曲表面。
第一凹陷部151R及第二凹陷部231R（或空氣隙AG）可具有距第一接墊152中的一者或第二接墊232中的一者的預定分隔距離d。如參照圖1B所述，分隔距離d可用於確保第一接墊152與第二接墊232之間的接合可靠性，且因此可根據第一接墊152及第二接墊232的大小而形成於各種範圍內。舉例而言，分隔距離d可自約0.1奈米至約500奈米、自約0.1奈米至約400奈米、自約0.1奈米至約300奈米、自約0.1奈米至約200奈米、自約0.1奈米至約100奈米、自約1奈米至約100奈米、約10奈米至約100奈米及類似範圍。分隔距離d可被理解成與參照圖1B闡述的第一結合表面BS1的長度L1實質上相同。然而，端視實施例而定，分隔距離d與第一結合表面BS1的長度L1可不同（例如，圖2所示實施例）。
第一凹陷部151R及第二凹陷部231R可被形成為在平面（例如，X-Y平面）上分別環繞第一接墊152中的一者及第二接墊232中的一者。
舉例而言，如圖1D中所示，空氣隙AG（或第一凹陷部151R及第二凹陷部231R）可被形成為在平面圖中環繞結合接墊結構BP（或第一接墊152中的一者及第二接墊232中的一者）的至少一部分或全部。另外，第一結合表面BS1可被形成為在平面圖中具有預定寬度w以及結合接墊結構BP（或第一接墊152中的一者及第二接墊232中的一者）的至少一部分或全部。在此種情形中，可理解，第一結合表面BS1的寬度w與圖1C所示分隔距離d相似。根據實施例，以與圖1D中所示的方式不同的方式（參照圖1E），第一結合表面BS1的寬度w可不是恆定的。
舉例而言，如圖1E中所示，第一結合表面BS1’可被形成為具有為不同大小的第一寬度w1與第二寬度w2。舉例而言，第一寬度w1及第二寬度w2可分別為約0.1奈米至約500奈米、約0.1奈米至約400奈米、約0.1奈米至約300奈米、約0.1奈米至約200奈米、約0.1奈米至約100奈米、約1奈米至約100奈米、約10奈米至約100奈米或類似範圍。第一寬度w1及第二寬度w2並不僅限於上述數值範圍，且可端視第一接墊152或第二接墊232的大小（寬度、體積或類似大小）而變化。
圖2是示出根據本揭露實施例的半導體封裝的經修改實例的局部放大圖。
參照圖2，在經修改實例的半導體封裝10a中，第一結合表面BS1的長度La可分別與第一凹陷部151R的分隔距離d1及第二凹陷部231R的分隔距離d2不同。舉例而言，第一凹陷部151R與第一接墊152中的一者可間隔開分隔距離d1，第二凹陷部231R與第二接墊232中的一者可間隔開分隔距離d2，且第一結合表面BS1可具有分別短於分隔距離d1及分隔距離d2的長度La。第一結合表面BS1的長度La可指第一絕緣層151與第二絕緣層231之間的分別落於分隔距離d1及分隔距離d2內的接面介面的長度。舉例而言，第一結合表面BS1的長度La與第一凹陷部151R的分隔距離d1及第二凹陷部231R的分隔距離d2中的每一者之間的差可由第一接墊152中的一者與第二接墊232中的一者之間的未對準來確定。本經修改實例並不僅限於圖式中所示的未對準。舉例而言，即使當第一接墊152與第二接墊232之間存在大小差時（例如，第一接墊152在水平方向（X軸方向）上的寬度寬於第二接墊232在水平方向（X軸方向）上的寬度），亦可能會出現本經修改實例。
圖3是示出根據本揭露實施例的半導體封裝的經修改實例的局部放大圖。
參照圖3，經修改實例的半導體封裝10b可具有異質接面結構，其中不同的材料接合於第一絕緣層151與第二絕緣層231之間的接面介面上。舉例而言，第二絕緣層231可包括與第一絕緣層151進行直接接觸的下部絕緣層231b及設置於下部絕緣層231b上的上部絕緣層231a。為改善第一絕緣層151與第二絕緣層231之間的結合力，下部絕緣層231b可包含與第一絕緣層151的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層151可包含氧化矽（SiO），且第二絕緣層231的下部絕緣層231b可包含碳氮化矽（SiCN）。在此種情形中，第二凹陷部231R所具有的深度dp可等於或小於下部絕緣層231b的厚度t。舉例而言，下部絕緣層231b的厚度t可介於約0.1微米至約2微米的範圍內。
圖4是示出根據本揭露實施例的半導體封裝的經修改實例的局部放大圖。
參照圖4，經修改實例的半導體封裝10c可包括第一絕緣層151及/或第二絕緣層231，所述第一絕緣層151及/或第二絕緣層231包括多個絕緣層。舉例而言，第二絕緣層231可包括與第一絕緣層151進行直接接觸的下部絕緣層231b及設置於下部絕緣層231b上的上部絕緣層231a，且下部絕緣層231b可包括第一下部絕緣層231b1及第二下部絕緣層231b2。第二下部絕緣層231b2可包含與第一絕緣層151的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層151可包含氧化矽（SiO），且第二下部絕緣層231b2可包含碳氮化矽（SiCN）。另外，第一下部絕緣層231b1可包含與第二下部絕緣層231b2相同或不同的材料。舉例而言，第一下部絕緣層231b1可包含氧化矽（SiO）或碳氮化矽（SiCN）。即使在本經修改實例中，第二凹陷部231R所具有的深度dp仍可等於或小於位於最下側的第二下部絕緣層231b2的厚度t1。舉例而言，第二凹陷部231R可形成於第二下部絕緣層231b2的厚度t1內，進而形成第二下部絕緣層231b2與第一絕緣層151之間的接面介面，且因此可確保第一下部絕緣層231b1與第二下部絕緣層231b2之間的介面可靠性。相較於圖式中所示的絕緣層的數目，下部絕緣層231b可包括更多數目的絕緣層。另外，根據經修改實例，第一絕緣層151亦可包括多個絕緣層。
圖5是示出根據本揭露實施例的半導體封裝的經修改實例的局部放大圖。
參照圖5，經修改實例的半導體封裝10d可包括形成於結合接墊結構BP中的槽（例如，第一槽g1及第二槽g2）。舉例而言，第一接墊152可包括第一導電層155及環繞第一導電層155的側表面的第一障壁層153，且第二接墊232可包括與第一導電層155的至少一部分接觸的第二導電層235及環繞第二導電層235的側表面的第二障壁層233。在此種情形中，第一導電層155可具有暴露出第一障壁層153的至少一部分的第一槽g1，且第二導電層235可具有暴露出第二障壁層233的至少一部分的第二槽g2。舉例而言，第一障壁層153的內壁的至少一部分及第二障壁層233的內壁的至少一部分可分別藉由第一槽g1及第二槽g2而自第一導電層155及第二導電層235被暴露出。第一障壁層153的外壁及第二障壁層233的外壁可分別被第一絕緣層151及第二絕緣層231覆蓋，且可不暴露於空氣隙AG。第一槽g1及槽g2可分別確保第一導電層155及第二導電層235的擴展空間，以在第一接墊152與第二接墊232的接合及結合期間對由第一結合表面BS1固定的第一接墊152與第二接墊232進行更穩定地結合。
圖6是示出根據本揭露實施例的半導體封裝的經修改實例的局部放大圖。
參照圖6，經修改實例的半導體封裝10e可包括藉由光微影製程及蝕刻製程形成的第一凹陷部151R及第二凹陷部231R。舉例而言，第一凹陷部151R可包括自第一絕緣層151的面對第二半導體晶片200的第一上表面朝向與第一上表面相對的第一下表面S1凹陷的第一平整表面，且第二凹陷部231R可包括自第二絕緣層231的面對第一半導體晶片100的第二下表面朝向與第二下表面相對的第二上表面S2凹陷的第二平整表面。在本經修改實例中，相較於使用平坦化製程（例如，化學機械研磨（chemical mechanical polishing，CMP）製程）形成第一凹陷部151R及第二凹陷部231R的情形，可輕易地對第一凹陷部151R與第二凹陷部231R之間的分隔距離以及第一結合表面BS1的長度進行調整。
圖7是示出根據本揭露實施例的半導體封裝的經修改實例的局部放大圖。
參照圖7，在經修改實例的半導體封裝10f中，第二半導體晶片200可堆疊於第一半導體晶片100的第一電路層120上。舉例而言，第一半導體晶片100及第二半導體晶片200可被佈置成使得第一前表面FR1與第二前表面FR2相對。第一電路層120、第一前部絕緣層131及第一接墊132（亦被稱為「第一前部接墊」）可設置於第一半導體晶片100的第一前表面FR1上，且第二電路層220、第二絕緣層231（亦被稱為「第二前部絕緣層」）及第二接墊232（亦被稱為「第二前部接墊」）可設置於第二半導體晶片200的第二前表面FR2上。第一電路層120可包括經由內連線部分112電性連接至各別裝置115的第一配線結構125以及環繞第一配線結構125的第一層間絕緣層121。由於第一電路層120具有與上述第二電路層220實質上相同的特性，因此將省略對其重複說明。第一接墊132可包括障壁層133及導電層135。障壁層133及導電層135可由與如上所述的第一障壁層153及第一導電層155相同或相似的材料形成。
在本經修改實例中，第一前部絕緣層131可具有與第二凹陷部231R一同提供空氣隙AG的第一凹陷部131R。第一凹陷部131R可與第一接墊132中的一者間隔開預定距離，且第一結合表面BS1可形成於第一凹陷部131R與第一接墊132中的一者之間。在此種情形中，可理解，第一絕緣層151（或第一上部絕緣層）及第一接墊152中的一者分別與第一前部絕緣層131及第一接墊132中的所述一者相對地佈置，且第一絕緣層151不包括凹陷部。另外，可理解，第二絕緣層231及第二接墊232亦可分別被稱為「第二下部絕緣層」及「第二下部接墊」（或「第二前部接墊」）。舉例而言，本經修改實例可具有與參照圖1A至圖6闡述的特性相同或相似的特性，不同的是圖1A所示第一半導體晶片100被垂直倒置並接合至第二半導體晶片200。
圖8是示出根據本揭露實施例的半導體封裝10A的剖視圖。
參照圖8，由於根據實施例的半導體封裝10A具有與參照圖1A至圖7闡述的特性相同或相似的特性，不同的是包括在垂直方向（Z軸方向）上堆疊於第一半導體晶片100上的多個第二半導體晶片200A、200B、200C及200D以及模製構件160，因此將省略對其重複說明。
在所述多個第二半導體晶片200A、200B、200C及200D之間可形成有接面介面，在所述接面介面中，第二後部絕緣層251與第二絕緣層231（亦被稱為「第二前部絕緣層」）接合於一起且第二後部接墊252與第二接墊232（亦被稱為「第二前部接墊」）接合於一起。所述多個第二半導體晶片200A、200B、200C及200D可藉由上部結合接墊結構BPb電性連接至彼此，第二後部接墊252中的一者及第二接墊232中的一者接合並結合至上部結合接墊結構BPb。在所述多個第二半導體晶片200A、200B、200C及200D之中，最下部的第二半導體晶片200A可藉由下部結合接墊結構BPa電性連接至第一半導體晶片100，第二接墊232中的一者及第一半導體晶片100的第一接墊152（亦被稱為「第一後部接墊」）中的一者接合並結合至所述下部結合接墊結構BPa。另外，多個空氣隙AG可被形成為環繞下部結合接墊結構BPa及上部結合接墊結構BPb。所述多個空氣隙AG可被形成為與下部結合接墊結構BPa或上部結合接墊結構BPb間隔開預定距離。
所述多個第二半導體晶片200A、200B、200C及200D可具有與參照圖1A至圖7闡述的第二半導體晶片200相同或相似的結構，不同的是更包括用於形成相互電性連接路徑的第二貫穿電極240。最上部的第二半導體晶片200D可不包括第二貫穿電極240且可具有相對大的厚度。根據實施例，相較於圖式中所示的半導體晶片的數目，可在第一半導體晶片100上堆疊更多或更少數目的半導體晶片。舉例而言，可在第一半導體晶片100上堆疊三個或少於三個或者五個或多於五個的半導體晶片。
舉例而言，第一半導體晶片100可為包括多個邏輯裝置及/或多個記憶體裝置的緩衝晶片或控制晶片。第一半導體晶片100可自堆疊於第一半導體晶片100上的所述多個第二半導體晶片200A、200B、200C及200D向外部傳輸訊號且亦可自外部向所述多個第二半導體晶片200A、200B、200C及200D傳輸訊號及功率。所述多個第二半導體晶片200A、200B、200C及200D可為包括揮發性記憶體裝置（例如DRAM或SRAM）或非揮發性記憶體裝置（例如PRAM、MRAM、FeRAM或RRAM）的記憶體晶片。在此種情形中，本實施例的半導體封裝10A可用於高頻寬記憶體（high bandwidth memory，HBM）產品、電子資料處理（electro data processing，EDP）產品或類似產品。
模製構件160可設置於第一半導體晶片100上且可對所述多個第二半導體晶片200A、200B、200C及200D中的每一者的至少一部分進行密封。模製構件160可被形成為暴露出最上部的第二半導體晶片200D的上表面。根據實施例，模製構件160可被形成為覆蓋最上部的第二半導體晶片200D的上表面。模製構件160可包含例如環氧模製化合物（epoxy mold compound，EMC），但模製構件160的材料不受具體限制。
圖9A是示出根據本揭露實施例的半導體封裝10B的平面圖，且圖9B是沿著線II-II’截取的圖9A的剖視圖。
參照圖9A及圖9B，根據實施例的半導體封裝10B可包括封裝基板600、中介層基板700及至少一個封裝結構PS。另外，半導體封裝10B可更包括在中介層基板700上與封裝結構PS相鄰地設置的處理器晶片800（或邏輯晶片）。封裝結構PS以圖8中所示的半導體封裝10A的形式示出，但並不僅限於此且可具有與半導體封裝10、半導體封裝10a、半導體封裝10b、半導體封裝10c、半導體封裝10d、半導體封裝10e及半導體封裝10f相同或相似的特性。
封裝基板600可為上面安裝有中介層基板700、處理器晶片800及封裝結構PS的支撐基板且可為用於半導體封裝的基板，包括印刷電路板（printed circuit board，PCB）、陶瓷基板、玻璃基板、帶狀配線基板或類似基板。封裝基板600可包括設置於本體的下表面上的下部接墊612、設置於本體的上表面上的上部接墊611以及對下部接墊612與上部接墊611進行電性連接的配線電路613。端視基板的類型而定，封裝基板600的本體可包含不同的材料。舉例而言，當封裝基板600是印刷電路板時，封裝基板600可具有在本體覆銅疊層（body copper clad laminate）或覆銅疊層的一個表面或兩個表面上附加地堆疊配線層的形式。下部接墊612、上部接墊611及配線電路613可形成對封裝基板600的下表面與上表面進行連接的電性路徑。在封裝基板600的下表面上可設置有連接至下部接墊612的外部連接凸塊620。外部連接凸塊620可包括例如焊料球。
中介層基板700可包括基板701、下部保護層703、下部接墊705、內連線結構710、導電凸塊720及貫穿孔730。封裝結構PS及處理器晶片800可經由中介層基板700而堆疊於封裝基板600上。中介層基板700可將封裝結構PS與處理器晶片800電性連接至彼此。
基板701可由例如矽基板、有機材料基板、塑料基板及玻璃基板中的任一者形成。當基板701是矽基板時，中介層基板700可被稱為矽中介層。當基板701是有機材料基板時，中介層基板700可被稱為面板中介層。
下部保護層703可設置於基板701的下表面上，且下部接墊705可設置於下部保護層703的下表面上。下部接墊705可連接至貫穿孔730。封裝結構PS及處理器晶片800可經由設置於下部接墊705上的導電凸塊720而電性連接至封裝基板600。
內連線結構710可設置於基板701的上表面上且可包括層間絕緣層711及配線結構712，所述配線結構712可被提供為單層式配線結構或多層式配線結構。當內連線結構710具有多層式配線結構時，不同層的配線圖案可經由接觸通孔連接至彼此。在內連線結構710上可設置有連接至配線結構712的上部接墊704。封裝結構PS及處理器晶片800可經由連接凸塊136連接至上部接墊704。
貫穿孔730可自基板701的上表面延伸至下表面，以穿透基板701。舉例而言，貫穿孔730可延伸至內連線結構710中，以電性連接至內連線結構710的配線。當基板701由矽形成時，貫穿孔730可被稱為矽穿孔（through-silicon via，TSV）。根據實施例，中介層基板700可在其中僅包括內連線結構，但可不包括貫穿孔。
中介層基板700可用於在封裝基板600與封裝結構PS或處理器晶片800之間對輸入電性訊號進行轉換或傳送的目的。因此，中介層基板700可不包括例如主動元件、被動元件或類似元件等元件。根據實施例，內連線結構710可設置於基板701下方。
導電凸塊720可設置於中介層基板700的下表面上且可電性連接至內連線結構710。中介層基板700可經由導電凸塊720安裝於封裝基板600上。舉例而言，多個下部接墊705之中用於電源或接地的多個下部接墊705中的一些下部接墊705可被整合於一起且可連接至導電凸塊720，使得下部接墊705的數目大於導電凸塊720的數目。
處理器晶片800（或邏輯晶片）可包括例如中央處理單元（central processing unit，CPU）、圖形處理單元（graphics processing unit，GPU）、現場可程式化閘陣列（field programmable gate array，FPGA）、數位訊號處理器（digital signal processor，DSP）、密碼處理器、微處理器、微控制器、類比至數位轉換器、應用專用積體電路（application specific integrated circuit，ASIC）或類似裝置。端視處理器晶片800中所包括的積體電路的類型而定，半導體封裝10B可被稱為以伺服器為導向的半導體封裝或以行動為導向的半導體封裝。根據實施例，可以相較於圖式中所示的數目更多或更少的數目來提供安裝於中介層基板700上的處理器晶片800及/或封裝結構PS。
圖10A是示出根據本揭露實施例的半導體封裝10C的平面圖，且圖10B是沿著線III-III’截取的圖10A的剖視圖。
參照圖10A及圖10B，根據實施例的半導體封裝10C可包括在水平方向上設置於第一半導體晶片100上的多個第二半導體晶片200a、200b及200c。在本實施例中，所述多個第二半導體晶片200a、200b及200c（亦被稱為「小晶片（chiplet）」）可包括構成多晶片模組（multi-chip module，MCM）的小晶片。舉例而言，第二半導體晶片200a、200b及200c可安裝於第一半導體晶片100上。根據實施例，第二半導體晶片200a、200b及200c可經由第一半導體晶片100的第一配線結構125（例如，配線電路）電性連接至彼此。如參照圖1A至圖7所述，在第一半導體晶片100與第二半導體晶片200a、200b及200c之間可形成有結合接墊結構BP及多個空氣隙AG。所述多個空氣隙AG可與結合接墊結構BP間隔開預定距離，以改善第一接墊152與第二接墊232之間的接面品質。
第一半導體晶片100可包括用作I/O晶片的主動中介層。舉例而言，第一半導體晶片100可在其中包括I/O裝置、DC/DC轉換器、感測器、測試電路或類似裝置。由於第一半導體晶片100可包括與圖9B中所示的中介層基板700的元件相似的元件，因此將省略其重複說明。在圖式中，第一半導體晶片100以矽中介層基板的形式示出，但適用於本實施例的基板並不僅限於此。第一半導體晶片100可安裝於封裝基板600上。
第二半導體晶片200a、200b及200c可包括CPU、GPU、FPGA或類似裝置。第二半導體晶片200a、200b及200c可由不同的晶片形成。舉例而言，第二半導體晶片200a可為GPU晶片，第二半導體晶片200b可為CPU晶片，且第二半導體晶片200c可為FPGA晶片。根據實施例，第二半導體晶片200a、200b及200c可由相同類型的晶片形成。舉例而言，所有第二半導體晶片200a、200b及200c可包括GPU晶片。設置於第一半導體晶片100上的小晶片的數目不受具體限制，且例如可在第一半導體晶片100上安裝兩個或少於兩個或者四個或多於四個的小晶片。在此種情形中，小晶片或小晶片技術可指根據裝置的大小及功能而單獨製造的半導體晶片或者指此種半導體晶片的製造技術。
圖11A至圖11H是示出用於在半導體晶片的後表面上形成凹陷部的製造製程的剖視圖。圖11A至圖11H根據製程序列示出圖1A中所示的第一半導體晶片100的製造製程的一部分。
參照圖11A，可製備第一半導體晶圓WF1，所述第一半導體晶圓WF1包括第一初步基板110p及佈置於第一初步基板110p中的多個第一貫穿電極140。
第一半導體晶圓WF1可藉由接面材料層RL（例如膠）而暫時支撐於第一載體基板C1上。第一半導體晶圓WF1可包括用於多個半導體晶片（或「第一半導體晶片」）的組件。具體而言，可包括形成於第一初步基板110p的有效表面上的第一電路層120以及連接至第一電路層120的配線結構的多個第一貫穿電極140。所述多個第一貫穿電極140可在形成第一電路層120之前或期間形成，但可不被形成為完全穿透第一初步基板110p。另外，可在第一半導體晶圓WF1下方設置隱埋於接面材料層RL中的連接凸塊136。
參照圖11B，可移除第一初步基板110p的一部分，以形成具有後表面110BS的第一基板110，所述多個第一貫穿電極140自後表面110BS突出。
可藉由對第一初步基板110p的上表面（非有效表面）應用研磨製程來形成具有所期望厚度的第一基板110。可藉由例如CMP製程、回蝕製程或其組合等磨削製程來執行研磨製程。舉例而言，可執行磨削製程以將第一初步基板110p減小至預定厚度，且可應用具有適當條件的回蝕製程以充分暴露出第一貫穿電極140。
參照圖11C，可形成初步保護層113p及初步緩衝層114p，所述初步保護層113p及初步緩衝層114p覆蓋在第一基板110的後表面110BS上突出的所述多個第一貫穿電極140的上部端部140T。初步保護層113p可由氧化矽形成，且初步緩衝層114p可由氮化矽或氮氧化矽形成。可使用PVD製程或CVD製程形成初步保護層113p及初步緩衝層114p。隨後，可對初步保護層113p及初步緩衝層114p進行平坦化（例如，磨削）以暴露出第一貫穿電極140。藉由平坦化製程，可移除初步保護層113p及初步緩衝層114p以達到預定線GL。另外，亦可移除第一貫穿電極140的上部端部140T的一部分。
參照圖11D，第一半導體晶圓WF1可具有平整表面FS，保護層113、緩衝層114及所述多個第一貫穿電極140自所述平整表面FS被暴露出。如上所述，由於第一貫穿電極140的上部端部140T可藉由平坦化製程被局部移除，因此通孔插塞145的一部分可經由平整表面FS而被暴露出。
參照圖11E，可在第一半導體晶圓WF1的平整表面（圖11D所示平整表面FS）上形成包括第一蝕刻槽ER1的第一絕緣層151（亦被稱為「後部絕緣層」）。
可藉由對形成於絕緣保護層113及緩衝層114上的初步絕緣層的至少一部分進行蝕刻來形成第一蝕刻槽ER1。初步絕緣層可包含例如氧化矽（SiO）及/或碳氮化矽（SiCN）且可使用PVD或CVD製程形成。可使用例如蝕刻製程（例如使用光阻（未示出）的反應性離子蝕刻（reactive-ion etching，RIE）製程）形成第一蝕刻槽ER1。
參照圖11F，可在第一絕緣層151的表面上及第一蝕刻槽ER1中形成第一初步障壁層153p及第一初步導電層155p。
可沿著第一絕緣層151的表面共形地形成第一初步障壁層153p。第一初步導電層155p可形成於第一初步障壁層153p上且可對第一蝕刻槽ER1進行填充。可使用鍍覆製程、PVD製程或CVD製程來形成第一初步障壁層153p及第一初步導電層155p。舉例而言，第一初步障壁層153p可包含鈦（Ti）或氮化鈦（TiN），且第一初步導電層155p可包含銅（Cu）。可在第一初步障壁層153p與第一初步導電層155p之間形成包含與第一初步導電層155p的材料相同的材料的晶種層（未示出）。
參照圖11G，可藉由對第一初步障壁層153p及第一初步導電層155p進行研磨來形成包括第一障壁層153及第一導電層155的第一接墊152（亦被稱為「後部接墊」）。
可在研磨製程中移除第一初步障壁層153p的一部分及第一初步導電層155p的一部分，以形成包括第一障壁層153及第一導電層155的第一接墊152中的至少一者。可使用例如使用第一漿料的CMP製程來執行研磨製程。第一漿料可相對於第一初步障壁層153p、第一初步導電層155p及第一絕緣層151而具有研磨選擇性。舉例而言，可在第一接墊152中的一者的上表面上形成第三凹陷部152R，所述第三凹陷部152R自藉由研磨製程而被平坦化的第一絕緣層151的上表面151S凹陷。第三凹陷部152R可在第一接墊152中的一者的後續結合製程中為第一導電層155提供擴展空間。
參照圖11H，可對第一絕緣層151進行研磨以形成與第一接墊152中的所述一者間隔開預定距離的第一凹陷部151R。
可使用例如使用第二漿料的CMP製程來執行研磨製程。第二漿料可相對於第一障壁層153、第一導電層155及第一絕緣層151而具有研磨選擇性。舉例而言，第一絕緣層151相對於第二漿料的研磨速率可高於第一障壁層153及第一導電層155相對於第二漿料的研磨速率。因此，第一絕緣層151的在向下方向上凹陷的第一凹陷部151R可形成於第一絕緣層151的上表面151S上。
圖12A至圖12D是示出用於在半導體晶片的前表面上形成凹陷部的製造製程的剖視圖。圖12A至圖12D根據製程序列示出圖1A中所示的第二半導體晶片200的製造製程的一部分。
參照圖12A，可在第二半導體晶圓WF2上形成包括第二蝕刻槽ER2的第二絕緣層231。
第二半導體晶圓WF2可包括第二初步基板210p、設置於第二初步基板210p的前表面上的第二電路層220以及設置於第二電路層220上的第二絕緣層231。第二半導體晶圓WF2可由第二載體基板C2進行支撐且暫時接合至第二載體基板C2。可藉由對形成於第二電路層220上的初步絕緣層的至少一部分進行蝕刻來形成第二蝕刻槽ER2。初步絕緣層可包含例如氧化矽（SiO）及/或碳氮化矽（SiCN）且可使用PVD或CVD製程形成。可使用例如蝕刻製程（例如使用光阻（未示出）的反應性離子蝕刻（RIE）製程）來形成第二蝕刻槽ER2。
參照圖12B，可在第二絕緣層231的表面上及第二蝕刻槽ER2中形成第二初步障壁層233p及第二初步導電層235p。
可沿著第二絕緣層231的表面共形地形成第二初步障壁層233p。第二初步導電層235p可形成於第二初步障壁層233p上且可對第二蝕刻槽ER2進行填充。可使用鍍覆製程、PVD製程或CVD製程來形成第二初步障壁層233p及第二初步導電層235p。舉例而言，第二初步障壁層233p可包含鈦（Ti）或氮化鈦（TiN），且第二初步導電層235p可包含銅（Cu）。可在第二初步障壁層233p與第二初步導電層235p之間形成包含與第二初步導電層235p的材料相同的材料的晶種層（未示出）。
參照圖12C，可藉由對第二初步障壁層233p及第二初步導電層235p進行研磨來形成包括第二障壁層233及第二導電層235的第二接墊232。
可在研磨製程中移除第二初步導電層235p的一部分及第二初步障壁層233p的一部分，以形成包括第二導電層235及第二障壁層233的第二接墊232。可使用例如使用第一漿料的CMP製程來執行研磨製程。第一漿料可相對於第二初步障壁層233p、第二初步導電層235p及第二絕緣層231而具有研磨選擇性。舉例而言，第二絕緣層231相對於第一漿料的研磨速率可低於第二初步障壁層233p及第二初步導電層235p相對於第一漿料的研磨速率。舉例而言，可在第二接墊232中的一者的上表面上形成第四凹陷部232R，所述第四凹陷部232R自藉由研磨製程而被平坦化的第二絕緣層231的上表面231S凹陷。第四凹陷部232R可在第二接墊232中的一者的後續結合製程中為第二導電層235提供擴展空間。
參照圖12D，可對第二絕緣層231進行研磨以形成與第二接墊232中的一者間隔開預定距離的第二凹陷部231R。
可使用例如使用第二漿料的CMP製程來執行研磨製程。第二漿料可相對於第二障壁層233、第二導電層235及第二絕緣層231而具有研磨選擇性。舉例而言，第二絕緣層231相對於第二漿料的研磨速率可高於第二障壁層233及第二導電層235相對於第二漿料的研磨速率。舉例而言，第二絕緣層231的在向下方向上凹陷的第二凹陷部231R可形成於第二絕緣層231的上表面231S上。此後，可藉由對第二初步基板210p的後表面進行磨削來形成具有所期望厚度的多個半導體晶片200（或「第二半導體晶片」）。
圖13是示出圖1A所示半導體封裝10的製造製程的剖視圖。
參照圖13，首先，可製備針對多個第一半導體晶片100提供的半導體晶圓WF。可藉由圖11A至圖11H所示製造製程形成半導體晶圓WF。半導體晶圓WF可包括多個第一接墊152（亦被稱為「後部接墊」）及環繞所述多個第一接墊152的第一絕緣層151。第一絕緣層151可包括與所述多個第一接墊152間隔開的多個第一凹陷部151R。半導體晶圓WF可由接面材料層RL支撐於臨時載體CW上。
接下來，可製備多個第二半導體晶片200。可藉由圖12A至圖12D所示製造製程形成所述多個第二半導體晶片200。所述多個第二半導體晶片200可包括多個第二接墊232及環繞所述多個第二接墊232的第二絕緣層231。第二絕緣層231可包括與所述多個第二接墊232間隔開的多個第二凹陷部231R。半導體晶圓WF與所述多個第二半導體晶片200可不被依序提供，而是可藉由獨立的製造製程形成。
接下來，可將所述多個第二半導體晶片200設置於半導體晶圓WF上。可使用例如拾取及放置裝置將所述多個第二半導體晶片200設置於半導體晶圓WF的所述多個第一半導體晶片100上。所述多個第二半導體晶片200可與所述多個第一半導體晶片100對準，使得在第一凹陷部151R與第二凹陷部231R之間形成空氣隙AG。因此，所述多個第一接墊152可與所述多個第二接墊232接觸，且第一絕緣層151可在除空氣隙AG之外的剩餘部分中與第二絕緣層231接觸。
接下來，可執行熱壓縮製程以對彼此接合的第一絕緣層151與第二絕緣層231進行結合且對彼此接合的所述多個第一接墊152與所述多個第二接墊232進行結合。可執行熱壓縮製程，使得首先對第一絕緣層151與第二絕緣層231進行結合且然後對所述多個第一接墊152與所述多個第二接墊232進行結合。舉例而言，在熱壓縮製程中，可在具有約100攝氏度至約200攝氏度的溫度的熱氣氛中對第一絕緣層151與第二絕緣層231進行結合，且可在具有約200攝氏度至約300攝氏度的溫度的熱氣氛中對所述多個第一接墊152與所述多個第二接墊232進行結合。熱氣氛的溫度範圍並不僅限於上述範圍（約100攝氏度至約300攝氏度）且可以各種方式發生改變。在熱壓縮製程期間，可對所述多個第一接墊152的第三凹陷部152R及所述多個第二接墊232的第四凹陷部232R進行擴展，以在所述多個第一接墊152與所述多個第二接墊232之間形成第三結合表面BS3。根據本揭露的實施例，由於第一結合表面BS1可在第三結合表面BS3形成之前形成，因此第一接墊152中的一者及第二接墊232中的一者的接面區或擴展區可受第一絕緣層151及第二絕緣層231限制。因此，可改善第一接墊152中的所述一者與第二接墊232中的所述一者之間的接面介面（第三結合表面BS3）的品質，且可確保結合接墊結構BP的可靠性。
根據本揭露的實施例，可提供一種半導體封裝以及製造所述半導體封裝的方法，所述半導體封裝藉由引入與結合接墊結構間隔開的空氣隙而具有改善的可靠性且實施具有優異品質的接面介面的半導體晶片堆疊。
儘管以上已示出並闡述了實例性實施例，然而對於熟習此項技術者而言將顯而易見的是，可在不背離本揭露的範圍的條件下進行潤飾及變化。
10、10A、10a、10B、10b、10C、10c、10d、10e、10f:半導體封裝 100:第一半導體晶片 110:第一基板 110BS、BA:後表面 110p:第一初步基板 112、213:內連線部分 113:絕緣保護層/保護層 113p:初步保護層 114:緩衝層 114p:初步緩衝層 115、215:各別裝置 120:第一電路層 121:第一層間絕緣層 125:第一配線結構 131:第一前部絕緣層 131R:第一凹陷部 132、152:第一接墊 133:障壁層 135:導電層 136:連接凸塊 140:第一貫穿電極 140T:上部端部 141:側障壁層 145:通孔插塞 151:第一絕緣層 151R:第一凹陷部 151S、231S:上表面 152R:第三凹陷部 153:第一障壁層 153p:第一初步障壁層 155:第一導電層 155p:第一初步導電層 160:模製構件 200:第二半導體晶片/半導體晶片 200A、200a、200B、200b、200C、200c、200D:第二半導體晶片 210:第二基板 210p:第二初步基板 220:第二電路層 221:第二層間絕緣層 225:第二配線結構 231:第二絕緣層 231a:上部絕緣層 231b:下部絕緣層 231b1:第一下部絕緣層 231b2:第二下部絕緣層 231R:第二凹陷部 232:第二接墊 232R:第四凹陷部 233:第二障壁層 233p:第二初步障壁層 235:第二導電層 235p:第二初步導電層 240:第二貫穿電極 251:第二後部絕緣層 252:第二後部接墊 600:封裝基板 611、704:上部接墊 612、705:下部接墊 613:配線電路 620:外部連接凸塊 700:中介層基板 701:基板 703:下部保護層 710:內連線結構 711:層間絕緣層 712:配線結構 720:導電凸塊 730:貫穿孔 800:處理器晶片 A、B:部分 AG:空氣隙 AG1:第一空氣隙 AG2:第二空氣隙 BP:結合接墊結構 BP1:第一結合接墊結構 BP2:第二結合接墊結構 BPa:下部結合接墊結構 BPb:上部結合接墊結構 BS1、BS1’:第一結合表面 BS2:第二結合表面 BS3:第三結合表面/結合表面 C1:第一載體基板 C2:第二載體基板 CW:臨時載體 D:距離 d、d1、d2:分隔距離 dp:深度 ER1:第一蝕刻槽 ER2:第二蝕刻槽 FR:前表面 FS:平整表面 FR1:第一前表面 FR2:第二前表面 g1:第一槽 g2:第二槽 GL:預定線 I-I’、II-II’、III-III’:線 L1、L2、La:長度 PS:封裝結構 RL:接面材料層 S1:第一下表面 S2:第二上表面 t、t1:厚度 W1、W2、w:寬度 WF:半導體晶圓 WF1:第一半導體晶圓 WF2:第二半導體晶圓 w1:第一寬度 w2:第二寬度 X、Y、Z:軸方向
結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的實施例的以上及其他態樣、特徵及優點，在附圖中 圖1A是示出根據本揭露實施例的半導體封裝的剖視圖。 圖1B是示出圖1A所示部分「A」的局部放大圖。 圖1C是示出圖1A所示部分「B」的局部放大圖。 圖1D是沿著線I-I’截取的圖1C的第一平面圖。 圖1E是沿著線I-I’截取的圖1C的第二平面圖。 圖2是示出根據本揭露實施例的半導體封裝的經修改實例的局部放大圖。 圖3是示出根據本揭露實施例的半導體封裝的經修改實例的局部放大圖。 圖4是示出根據本揭露實施例的半導體封裝的經修改實例的局部放大圖。 圖5是示出根據本揭露實施例的半導體封裝的經修改實例的局部放大圖。 圖6是示出根據本揭露實施例的半導體封裝的經修改實例的局部放大圖。 圖7是示出根據本揭露實施例的半導體封裝的經修改實例的局部放大圖。 圖8是示出根據本揭露實施例的半導體封裝的剖視圖。 圖9A是示出根據本揭露實施例的半導體封裝的平面圖。 圖9B是沿著線II-II’截取的圖9A的剖視圖。 圖10A是示出根據本揭露實施例的半導體封裝的平面圖。 圖10B是沿著線III-III’截取的圖10A的剖視圖。 圖11A是示出用於在半導體晶片的後表面上形成凹陷部的製造製程的第一剖視圖。 圖11B是示出用於在半導體晶片的後表面上形成凹陷部的製造製程的第二剖視圖。 圖11C是示出用於在半導體晶片的後表面上形成凹陷部的製造製程的第三剖視圖。 圖11D是示出用於在半導體晶片的後表面上形成凹陷部的製造製程的第四剖視圖。 圖11E是示出用於在半導體晶片的後表面上形成凹陷部的製造製程的第五剖視圖。 圖11F是示出用於在半導體晶片的後表面上形成凹陷部的製造製程的第六剖視圖。 圖11G是示出用於在半導體晶片的後表面上形成凹陷部的製造製程的第七剖視圖。 圖11H是示出用於在半導體晶片的後表面上形成凹陷部的製造製程的第八剖視圖。 圖12A是示出用於在半導體晶片的前表面上形成凹陷部的製造製程的第一剖視圖。 圖12B是示出用於在半導體晶片的前表面上形成凹陷部的製造製程的第二剖視圖。 圖12C是示出用於在半導體晶片的前表面上形成凹陷部的製造製程的第三剖視圖。 圖12D是示出用於在半導體晶片的前表面上形成凹陷部的製造製程的第四剖視圖。 圖13是示出圖1A所示半導體封裝的製造製程的剖視圖。
100:第一半導體晶片
110:第一基板
113:絕緣保護層/保護層
114:緩衝層
140:第一貫穿電極
141:側障壁層
145:通孔插塞
151:第一絕緣層
151R:第一凹陷部
152:第一接墊
153:第一障壁層
155:第一導電層
200:第二半導體晶片/半導體晶片
210:第二基板
213:內連線部分
215:各別裝置
220:第二電路層
221:第二層間絕緣層
225:第二配線結構
231:第二絕緣層
231R:第二凹陷部
232:第二接墊
233:第二障壁層
235:第二導電層
AG:空氣隙
B:部分
BP:結合接墊結構
BS1:第一結合表面
BS2:第二結合表面
d:分隔距離
I-I’:線
X、Y、Z:軸方向

Claims (20)

  1. 一種半導體封裝，包括： 第一半導體晶片，包括第一基板、第一接墊及第一絕緣層，所述第一接墊位於所述第一基板上方，所述第一絕緣層位於所述第一基板上方且環繞所述第一接墊；以及 第二半導體晶片，位於所述第一半導體晶片上，所述第二半導體晶片包括第二基板、第二接墊及第二絕緣層，所述第二接墊位於所述第二基板下方且接觸所述第一接墊，所述第二絕緣層位於所述第二基板下方、環繞所述第二接墊且接觸所述第一絕緣層， 其中所述第一絕緣層包括在第一方向上與所述第一接墊間隔開的第一凹陷部， 其中所述第二絕緣層包括在所述第一方向上與所述第二接墊間隔開的第二凹陷部，所述第二凹陷部在與所述第一方向垂直的第二方向上與所述第一凹陷部的至少一部分交疊，在所述第一凹陷部與所述第二凹陷部之間存在空氣隙，且 其中所述半導體封裝更包括： 第一結合表面，在所述空氣隙的與所述第一接墊及所述第二接墊相鄰的一個側上由彼此接觸的所述第一絕緣層與所述第二絕緣層進行界定；以及 第二結合表面，在所述空氣隙的與所述一個側相對的另一側上由彼此接觸的所述第一絕緣層與所述第二絕緣層進行界定。
  2. 如請求項1所述的半導體封裝，其中所述第一凹陷部與所述第一接墊在所述第一方向上彼此間隔開第一距離， 其中所述第二凹陷部與所述第二接墊在所述第一方向上彼此間隔開第二距離，且 其中所述第一結合表面在所述第一方向上所具有的長度等於或短於所述第一距離及所述第二距離中的每一者。
  3. 如請求項2所述的半導體封裝，其中所述第一距離及所述第二距離中的每一者介於自0.1奈米至500奈米的範圍內。
  4. 如請求項1所述的半導體封裝，其中所述第一凹陷部及所述第二凹陷部中的每一者在平面上環繞所述第一接墊及所述第二接墊中的每一者。
  5. 如請求項4所述的半導體封裝，其中所述第一凹陷部及所述第二凹陷部中的每一者完全環繞所述第一接墊及所述第二接墊中的每一者。
  6. 如請求項1所述的半導體封裝，其中所述第一凹陷部包括自所述第一絕緣層的面對所述第二半導體晶片的第一上表面朝向所述第一絕緣層的與所述第一上表面相對的第一下表面凹陷的彎曲表面，且 其中所述第二凹陷部包括自所述第二絕緣層的面對所述第一半導體晶片的第二下表面朝向所述第二絕緣層的與所述第二下表面相對的第二上表面凹陷的彎曲表面。
  7. 如請求項1所述的半導體封裝，其中所述第一凹陷部包括自所述第一絕緣層的面對所述第二半導體晶片的第一上表面朝向所述第一絕緣層的與所述第一上表面相對的第一下表面凹陷的第一平整表面，且 其中所述第二凹陷部包括自所述第二絕緣層的面對所述第一半導體晶片的第二下表面朝向所述第二絕緣層的與所述第二下表面相對的第二上表面凹陷的第二平整表面。
  8. 如請求項1所述的半導體封裝，其中所述第二絕緣層包括與所述第一絕緣層直接接觸的下部絕緣層以及位於所述下部絕緣層上的上部絕緣層， 其中所述下部絕緣層包含與所述第一絕緣層的絕緣材料不同的絕緣材料。
  9. 如請求項8所述的半導體封裝，其中所述第一絕緣層包含氧化矽（SiO），且 其中所述第二絕緣層的所述下部絕緣層包含碳氮化矽（SiCN）。
  10. 如請求項8所述的半導體封裝，其中所述第二凹陷部所具有的深度等於或小於所述下部絕緣層的厚度。
  11. 如請求項1所述的半導體封裝，其中所述第一接墊包括第一導電層及環繞所述第一導電層的側表面的第一障壁層，且 其中所述第二接墊包括與所述第一導電層的至少一部分接觸的第二導電層且更包括環繞所述第二導電層的側表面的第二障壁層。
  12. 如請求項11所述的半導體封裝，其中所述第一導電層包括暴露出所述第一障壁層的至少一部分的第一槽，且 其中所述第二導電層包括暴露出所述第二障壁層的至少一部分的第二槽。
  13. 如請求項1所述的半導體封裝，其中所述第一半導體晶片更包括第一電路層、下部接墊及第一貫穿電極，所述第一電路層位於所述第一基板下方，所述下部接墊位於所述第一電路層下方，所述第一貫穿電極通過所述第一基板且電性連接至所述第一接墊及所述下部接墊。
  14. 一種半導體封裝，包括： 第一半導體晶片，包括第一基板、多個第一接墊及第一絕緣層，所述多個第一接墊位於所述第一基板上方，所述第一絕緣層位於所述第一基板上方且環繞所述多個第一接墊；以及 第二半導體晶片，位於所述第一半導體晶片上，所述第二半導體晶片包括第二基板、多個第二接墊及第二絕緣層，所述多個第二接墊位於所述第二基板下方，所述第二絕緣層位於所述第二基板下方且環繞所述多個第二接墊， 其中所述第一半導體晶片與所述第二半導體晶片藉由一對第一結合接墊結構與第二結合接墊結構而彼此電性連接，所述第一結合接墊結構及所述第二結合接墊結構各自包括所述多個第一接墊中的一者及所述多個第二接墊中的一者， 其中所述半導體封裝更包括環繞所述第一結合接墊結構的第一空氣隙及環繞所述第二結合接墊結構的第二空氣隙，且 其中所述半導體封裝更包括： 第一結合表面，在所述第一結合接墊結構與所述第一空氣隙之間以及所述第二結合接墊結構與所述第二空氣隙之間由彼此接觸的所述第一絕緣層的至少一部分與所述第二絕緣層的至少一部分進行界定；以及 第二結合表面，在所述第一空氣隙與所述第二空氣隙之間由彼此接觸的所述第一絕緣層的至少一部分與所述第二絕緣層的至少一部分進行界定。
  15. 如請求項14所述的半導體封裝，其中所述第一結合表面中的每一者所具有的長度小於所述第一空氣隙及所述第二空氣隙中的每一者的寬度。
  16. 如請求項15所述的半導體封裝，其中所述第一空氣隙及所述第二空氣隙中的每一者的所述寬度是所述第一結合接墊結構與所述第二結合接墊結構之間的間隔的5%至25%。
  17. 如請求項14所述的半導體封裝，其中所述第二結合表面所具有的長度等於或大於所述第一空氣隙的寬度與所述第二空氣隙的寬度之和。
  18. 一種半導體封裝，包括： 第一半導體晶片，包括第一基板、第一接墊及第一絕緣層，所述第一接墊位於所述第一基板上方，所述第一絕緣層包括環繞所述第一接墊的第一凹陷部；以及 第二半導體晶片，位於所述第一半導體晶片上，所述第二半導體晶片包括第二基板、第二接墊及第二絕緣層，所述第二接墊位於所述第二基板下方且接觸所述第一接墊，所述第二絕緣層包括環繞所述第二接墊的第二凹陷部， 其中所述第二絕緣層接觸所述第一絕緣層，且 其中所述第一接墊及所述第二接墊中的每一者的側表面分別被所述第一絕緣層及所述第二絕緣層完全覆蓋。
  19. 如請求項18所述的半導體封裝，其中所述第一絕緣層的至少一部分位於所述第一接墊的所述側表面與所述第一凹陷部之間，且 其中所述第二絕緣層的至少一部分位於所述第二接墊的所述側表面與所述第二凹陷部之間。
  20. 如請求項19所述的半導體封裝，其中所述第一絕緣層的所述一部分與所述第二絕緣層的所述一部分接觸。
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