KR20230068590A - 반도체 패키지 및 그 제조방법 - Google Patents

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KR20230068590A
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insulating layer
pad
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semiconductor chip
layer
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이원일
김민기
김지훈
전광재
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삼성전자주식회사
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
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    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
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Abstract

본 발명의 일 실시예는, 제1 기판, 상기 제1 기판 상에 배치된 제1 패드, 및 상기 제1 기판 상에서 상기 제1 패드를 둘러싸는 제1 절연층을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 배치되며, 제2 기판, 상기 제2 기판 아래에 배치되며 상기 제1 패드에 접하는 제2 패드, 및 상기 제2 기판의 아래에서 상기 제2 패드를 둘러싸며, 상기 제1 절연층에 접하는 제2 절연층을 포함하는 제2 반도체 칩을 포함하고, 상기 제1 절연층은 제1 방향으로 상기 제1 패드와 이격된 제1 리세스를 갖고, 상기 제2 절연층은 상기 제1 방향으로 상기 제2 패드와 이격되고, 상기 제1 방향에 수직한 제2 방향으로 상기 제1 리세스의 적어도 일부와 중첩되어 상기 제1 리세스와 함께 공극(air gap)을 제공하는 제2 리세스를 갖고, 상기 제1 패드 및 상기 제2 패드와 인접한 상기 공극의 일측에서 상기 제1 절연층 및 상기 제2 절연층이 접하는 제1 본딩면, 및 상기 일측의 반대인 상기 공극의 타측에서 상기 제1 절연층 및 상기 제2 절연층이 접하는 제2 본딩면을 갖는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE, AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
전자 제품의 고용량, 박형화 및 소형화에 대한 수요가 많아짐에 따라 다양한 형태의 반도체 패키지가 개발되고 있다. 최근 더 많은 부품(예, 반도체 칩)을 패키지 구조에 통합하기 위한 방안으로서 접착 필름(예, NCF)이나 연결 범프(예, 솔더볼)없이 반도체 칩들을 접합하는 다이렉트 본딩(direct bonding) 기술이 개발되고 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 신뢰성이 향상된 반도체 패키지 및 반도체 패키지의 제조방법을 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 기판, 상기 제1 기판 상에 배치된 제1 패드, 및 상기 제1 기판 상에서 상기 제1 패드를 둘러싸는 제1 절연층을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 배치되며, 제2 기판, 상기 제2 기판 아래에 배치되며 상기 제1 패드에 접하는 제2 패드, 및 상기 제2 기판의 아래에서 상기 제2 패드를 둘러싸며, 상기 제1 절연층에 접하는 제2 절연층을 포함하는 제2 반도체 칩을 포함하고, 상기 제1 절연층은 제1 방향으로 상기 제1 패드와 이격된 제1 리세스를 갖고, 상기 제2 절연층은 상기 제1 방향으로 상기 제2 패드와 이격되고, 상기 제1 방향에 수직한 제2 방향으로 상기 제1 리세스의 적어도 일부와 중첩되어 상기 제1 리세스와 함께 공극(air gap)을 제공하는 제2 리세스를 갖고, 상기 제1 패드 및 상기 제2 패드와 인접한 상기 공극의 일측에서 상기 제1 절연층 및 상기 제2 절연층이 접하는 제1 본딩면, 및 상기 일측의 반대인 상기 공극의 타측에서 상기 제1 절연층 및 상기 제2 절연층이 접하는 제2 본딩면을 갖는 반도체 패키지를 제공한다.
또한, 제1 기판, 상기 제1 기판 상에 배치된 복수의 제1 패드들, 및 상기 제1 기판 상에서 상기 복수의 제1 패드들을 둘러싸는 제1 절연층을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 배치되며, 제2 기판, 상기 제2 기판 아래에 배치되는 복수의 제2 패드들, 및 상기 제2 기판의 아래에서 상기 복수의 제2 패드들을 둘러싸는 제2 절연층을 포함하는 제2 반도체 칩을 포함하고, 상기 제1 및 제2 반도체 칩은 상기 복수의 제1 패드들과 상기 복수의 제2 패드들이 접하는 적어도 한 쌍의 제1 및 제2 본딩 패드 구조물들에 의해 전기적으로 연결되고, 상기 제1 본딩 패드 구조물을 둘러싸는 제1 공극, 및 상기 제2 본딩 패드 구조물를 둘러싸는 제2 공극을 가지며, 상기 제1 본딩 패드 구조물과 상기 제1 공극의 사이 및 상기 제2 본딩 패드 구조물과 상기 제2 공극의 사이에서 상기 제1 절연층과 상기 제2 절연층의 적어도 일부가 접하는 제1 본딩면들, 및 상기 제1 공극과 상기 제2 공극의 사이에서 상기 제1 절연층과 상기 제2 절연층의 적어도 일부가 접하는 제2 본딩면을 갖는 반도체 패키지를 제공한다.
또한, 제1 기판, 상기 제1 기판 상에 배치된 제1 패드, 및 상기 제1 패드를 둘러싸는 제1 리세스를 갖는 제1 절연층을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 배치되며, 제2 기판, 상기 제2 기판 아래에 배치되며, 상기 제1 패드에 접하는 제2 패드, 및 상기 제2 패드를 둘러싸는 제2 리세스를 갖고, 상기 제1 절연층에 접하는 제2 절연층을 포함하는 제2 반도체 칩을 포함하고, 상기 제1 패드 및 상기 제2 패드 각각의 측면 전체는 상기 제1 및 제2 절연층들로 덮인 반도체 패키지를 제공한다.
또한, 예비 기판, 상기 예비 기판의 전면 상에 배치된 회로층, 및 상기 회로층 상에 배치된 예비 절연층을 포함하는 반도체 웨이퍼를 준비하는 단계; 상기 예비 절연층의 적어도 일부를 식각하여 식각 홈을 포함하는 전면 절연층을 형성하는 단계; 상기 전면 절연층 및 상기 식각 홈 상에 예비 배리어층 및 예비 도전층을 형성하는 단계; 상기 예비 배리어층 및 상기 예비 도전층을 연마하여 배리어층 및 도전층을 포함하는 전면 패드를 형성하는 단계 - 제1 슬러리를 이용한 연마 공정으로 수행됨 -; 및 상기 전면 절연층을 연마하여 상기 전면 패드와 소정 거리 이격된 리세스를 형성하는 단계 - 제2 슬러리를 이용한 연마 공정으로 수행됨 -를 포함하는 반도체 패키지의 제조방법을 제공한다.
또한, 예비 기판, 및 상기 예비 기판 내에 배열된 복수의 관통 전극들을 포함하는 반도체 웨이퍼를 준비하는 단계; 상기 예비 기판을 일부를 제거하여 상기 복수의 관통 전극들이 돌출된 후면을 갖는 기판을 형성하는 단계; 상기 기판의 후면 상에 상기 복수의 관통 전극들을 덮는 예비 보호층 및 예비 버퍼막을 형성하는 단계; 상기 예비 보호층 및 상기 예비 버퍼막을 평탄화하여 상기 복수의 관통 전극들이 노출된 평탄면을 형성하는 단계; 상기 평탄면 상에 예비 절연층을 형성하는 단계; 상기 예비 절연층의 적어도 일부를 식각하여 식각 홈을 포함하는 후면 절연층을 형성하는 단계; 상기 후면 절연층 및 상기 식각 홈 상에 예비 배리어층 및 예비 도전층을 형성하는 단계; 상기 예비 배리어층 및 상기 예비 도전층을 연마하여 배리어층 및 도전층을 포함하는 후면 패드를 형성하는 단계 - 제1 슬러리를 이용한 연마 공정으로 수행됨 -; 및 상기 후면 절연층을 연마하여 상기 후면 패드와 소정 거리 이격된 리세스를 형성하는 단계 - 제2 슬러리를 이용한 연마 공정으로 수행됨 -를 포함하는 반도체 패키지의 제조방법을 제공한다.
또한, 복수의 후면 패드들, 및 상기 복수의 후면 패드들을 둘러싸는 후면 절연층을 포함하는 반도체 웨이퍼를 준비하는 단계 - 상기 후면 절연층은 상기 복수의 후면 패드들과 이격된 제1 리세스들을 포함함 -; 복수의 전면 패드들, 및 상기 복수의 전면 패드들을 둘러싸는 전면 절연층을 포함하는 복수의 제2 반도체 칩들을 준비하는 단계 - 상기 전면 절연층은 상기 복수의 전면 패드들과 이격된 제2 리세스들을 포함함 -; 상기 제1 및 제2 리세스들의 사이에 공극이 형성되도록 상기 복수의 제2 반도체 칩들을 상기 반도체 웨이퍼 상에 배치하는 단계 - 상기 복수의 후면 패드들은 상기 복수의 전면 패드들과 접하고, 상기 후면 절연층은 상기 공극을 제외한 나머지 부분에서 상기 전면 절연층과 접함 -; 및 열 압착 공정을 수행하여, 서로 접합된 상기 후면 절연층과 상기 전면 절연층을 결합시키고, 서로 접합된 상기 복수의 후면 패드들 및 상기 복수의 전면 패드들을 결합시키는 단계를 포함하는 반도체 패키지의 제조방법을 제공한다.
본 발명의 실시예들에 따르면, 본딩 패드 구조물과 이격된 공극을 도입함으로써, 우수한 품질의 접합 계면을 갖는 반도체 칩의 스택을 구현하고, 신뢰성이 향상된 반도체 패키지 및 반도체 패키지의 제조방법를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이고, 도 1b는 도 1a의 'A' 영역을 도시하는 부분 확대도이고, 도 1c는 도 1a의 'B' 영역을 도시하는 부분 확대도이고, 도 1d 및 도 1e는 도 1c의 I-I' 선에 따른 절단면을 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 평면도이고, 도 9b는 도 9a의 II-II' 선에 따른 절단면을 도시하는 단면도이다.
도 10a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 평면도이고, 도 10b는 도 10a의 Ⅲ-Ⅲ' 선에 따른 절단면을 도시하는 단면도이다.
도 11a 내지 11h는 반도체 칩의 후면 상에 리세스를 형성하기 위한 제조과정을 도시하는 단면도들이다.
도 12a 내지 12d는 반도체 칩의 전면 상에 리세스를 형성하기 위한 제조과정을 도시하는 단면도들이다.
도 13은 도 1a의 반도체 패키지의 제조 과정을 도시하는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이고, 도 1b는 도 1a의 'A' 영역을 도시하는 부분 확대도이고, 도 1c는 도 1a의 'B' 영역을 도시하는 부분 확대도이고, 도 1d 및 1e는 도 1c의 I-I' 선에 따른 절단면을 도시하는 평면도이다.
도 1a를 참조하면, 일 실시예의 반도체 패키지(10)는 수직 방향(Z축 방향)으로 적층된 복수의 반도체 칩들, 예를 들어, 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함할 수 있다. 제1 반도체 칩(100)과 제2 반도체 칩(200)은 금속 범프 등의 연결부재 없이 제1 반도체 칩(100)의 상면과 제2 반도체 칩(200)의 하면이 직접 접합 및 결합(예를 들어, 하이브리드 본딩(hybrid bonding), 다이렉트 본딩(direct bonding) 등으로 언급될 수 있음)될 수 있다. 제1 반도체 칩(100)의 상면을 제공하는 제1 절연층(151) 및 제1 상부 패드들(152)는 각각 제2 반도체 칩(200)의 하면을 제공하는 제2 절연층(231) 및 제2 하부 패드들(232)과 접합 및 결합될 수 있다. 제1 반도체 칩(100)은 제1 상부 패드들(152)과 제2 하부 패드들(232)이 접합된 본딩 패드 구조물들(BP)에 의해 제2 반도체 칩(200)과 전기적으로 연결될 수 있다.
본 발명은, 제1 절연층(151)과 제2 절연층(231)의 사이에 본딩 패드 구조물들(BP)을 둘러싸는 공극들(air gap)(AG)을 형성함으로써, 열 압착 공정에서 발생하는 가스를 트랩하고, 계면 박리 또는 보이드 발생을 방지할 수 있다. 또한, 공극들(AG)은 본딩 패드 구조물들(BP)과 소정거리 이격됨으로써, 본딩 패드 구조물들(BP)과 공극들(AG) 사이에 제1 절연층(151)과 제2 절연층(231)의 접합 계면(또는 '본딩면')이 형성될 수 있고, 이를 통해 제1 상부 패드들(152)과 제2 하부 패드들(232)의 접합 품질을 향상시킬 수 있다.
예를 들어, 제1 절연층(151)의 적어도 일부는 제1 상부 패드(152)의 측면과 제1 리세스(151R)의 사이에 위치되고, 제2 절연층(231)의 적어도 일부는 제2 하부 패드(232)의 측면과 제2 리세스(231R)의 사이에 위치될 수 있고, 이때, 상기 제1 절연층(151)의 상기 적어도 일부는 상기 제2 절연층의 상기 적어도 일부와 접할 수 있다. 따라서, 제1 상부 패드(152) 및 제2 하부 패드(232) 각각의 측면 전체는 제1 및 제2 절연층들(151, 231)로 덮이고, 제1 및 제2 리세스들(151R, 231R)을 통해 노출되지 않을 수 있다. 여기서, "제1 절연층" 및 "제2 절연층"은 제1 반도체 칩(100) 또는 제2 반도체 칩(200) 내에서 구성요소들의 위치를 구분하기 위해서, 각각 "제1 상부 절연층" 또는 "제1 후면 절연층" 및 "제2 하부 절연층" 또는 "제2 전면 절연층"으로 지칭될 수 있다. 또한, "제1 상부 패드" 및 "제2 하부 패드"는 각각 "제1 패드" 또는 "제1 후면 패드" 및 "제2 패드" 또는 "제2 전면 패드"로 지칭될 수 있다.
이하, 도 1a와 함께 도 1b 내지 1e를 참조하여, 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 구성요소들에 대하여 상세히 설명한다.
제1 반도체 칩(100)은 제1 기판(110), 제1 회로층(120), 제1 관통 전극(140), 제1 절연층(151), 및 제1 상부 패드(152)를 포함할 수 있다. 제1 반도체 칩(100)은 제1 절연층(151)의 상면 및 제1 상부 패드들(152)의 상면에 의해 제공되는 평탄한 상면을 가질 수 있다. 예를 들어, 제1 리세스(151R)를 제외한 제1 절연층(151)의 상면 및 제1 절연층(151)으로부터 노출된 제1 상부 패드들(152)의 상면은 실질적으로 공면(coplanar)에 있을 수 있다.
제1 기판(110)은 서로 대향하는 전면(FR) 및 후면(BA)을 갖는 반도체 웨이퍼 기판일 수 있다. 예를 들어, 제1 기판(110)은 실리콘(silicon), 게르마늄(germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함하는 반도체 웨이퍼일 수 있다. 전면(FR)은 불순물이 도핑된 활성 영역을 갖는 활성면이고, 후면(BA)은 전면(FR)과 반대에 위치한 비활성면일 수 있다. 제1 기판(110)의 후면(BA) 상에는 제1 상부 패드(152)와 제1 기판(110)을 전기적으로 절연시키는 절연성 보호층(113)이 배치될 수 있다. 예를 들어, 절연성 보호층(113)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산질화물(SiON), 또는 실리콘 탄질화물(SiCN)을 포함할 수 있다. 절연성 보호층(113)의 상면에는 연마 저지층 또는 배리어와 같은 버퍼막(114)이 배치될 수 있다. 예를 들어, 버퍼막(114)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 실리콘 탄질화물을 포함할 수 있다.
제1 회로층(120)은 제1 기판(110)의 전면(FR) 상에 배치되며, 활성 영역에 연결된 제1 배선 구조물(미도시) 및 이를 둘러싸는 제1 층간 절연층(미도시)을 포함할 수 있다. 제1 회로층(120)의 아래에는 배선 구조물(미도시)와 전기적으로 연결된 제1 하부 패드(132)가 배치될 수 있다. 제1 하부 패드(132)는 배선 구조물(미도시)에 전기적으로 연결된 패드 구조물일 수 있다. 제1 하부 패드(132)의 아래에는 접속 범프(136)가 배치될 수 있다. 접속 범프(136)는, 예를 들어, 솔더볼이나 구리(Cu) 포스트 등을 포함하는 도전성 범프 구조물일 수 있다. 제1 회로층(120)은 도 1b 및 1c 등에 도시된 제2 회로층(220)과 동일하거나 유사한 구조를 가질 수 있다. 따라서, 제1 배선 구조물(미도시) 및 제1 층간 절연층(미도시)은 후술하는 제2 회로층(220)의 제2 배선 구조물(225) 및 제2 층간 절연층(221)과 유사한 특징을 갖는 것으로 이해할 수 있다. 또한, 도 7의 변형 예를 참조하면, 제1 회로층(120)의 제1 배선 구조물(도 7의 '125) 및 제1 층간 절연층(도 7의 '121')의 구조를 쉽게 이해할 수 있다.
제1 관통 전극(140)은 제1 기판(110) 및 절연성 보호층(113)을 관통하여 제1 상부 패드(152)와 제1 하부 패드(132)를 전기적으로 연결할 수 있다. 제1 관통 전극(140)은 비아 플러그(145)와 비아 플러그(145)의 측면을 둘러싸는 측면 배리어층(141)을 포함할 수 있다. 비아 플러그(145)는 예를 들어, 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 또는 구리(Cu)를 포함할 수 있고, 도금 공정, PVD 공정 또는 CVD 공정으로 형성될 수 있다. 측면 배리어층(141)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN)을 포함하고, 도금 공정, PVD 공정 또는 CVD 공정으로 형성될 수 있다. 측면 배리어층(141)과 제1 기판(110)의 사이에는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질(예를 들어, HARP(High Aspect Ratio Process) 산화물)을 포함하는 측면 절연막(미도시)이 형성될 수 있다.
제1 절연층(151)은 제1 기판(110)의 후면(BA) 상에 배치될 수 있다. 제1 절연층(151)은 제2 반도체 칩(200) 하부의 제2 절연층(231)과 접합 및 결합될 수 있는 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(151)은 실리콘 산화물(SiO) 또는 실리콘 탄질화물(SiCN)을 포함할 수 있다. 즉, 제1 절연층(151)의 적어도 일부는 제2 절연층(131)과 접합되어, 제1 반도체 칩(100)과 제2 반도체 칩(200)의 접합 및 결합시키는 본딩면들(BS1, BS2)을 형성할 수 있다. 또한, 제1 절연층(151)은 그 상면에 배열된 복수의 제1 상부 패드들(152)을 둘러싸도록 형성되며, 복수의 제1 상부 패드들(152)과 소정 거리 이격되어 이들을 둘러싸는 복수의 제1 리세스들(151R)을 가질 수 있다. 복수의 제1 리세스들(151R)은 제2 반도체 칩(200)의 복수의 제2 리세스들(231R)과 수직하게 정렬되어 본딩 패드 구조물(BP)을 둘러싸는 공극(AG)을 형성할 수 있다. 여기서, 제1 절연층(151)은 제1 상부 절연층(151)으로 지칭될 수 있다.
제1 상부 패드(152)는 제1 기판(110)의 후면(BA) 상에 배치되며, 제1 배리어층(153) 및 제1 도전층(155)을 포함할 수 있다. 제1 상부 패드(152)의 적어도 일부는 제2 반도체 칩(200)의 제2 하부 패드(232)와 접합되어, 제1 반도체 칩(100)과 제2 반도체 칩(200)을 물리적 및 전기적으로 결합시키는 본딩 패드 구조물(BP) 및 본딩면(도 13의 'BS3')을 형성할 수 있다. 제1 배리어층(153)은 제1 도전층(155)과 제1 절연층(151)의 사이에서 컨포멀하게 연장되어, 제1 도전층(155)의 외곽을 둘러싸도록 형성될 수 있다. 제1 도전층(155) 및 제1 배리어층(153)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 도전층(155)은 구리(Cu), 니켈(Ni), 금(Au), 및 은(Ag) 중 적어도 하나를 포함하고, 제1 배리어층(153)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 배치되며, 제2 기판(210), 제2 회로층(220), 제2 절연층(231), 및 제2 하부 패드(232)를 포함할 수 있다. 제2 반도체 칩(200)은 제2 절연층(231)의 하면 및 제2 하부 패드들(232)의 하면에 의해 제공되는 평탄한 하면을 가질 수 있다. 예를 들어, 제2 리세스(231R)를 제외한 제2 절연층(231)의 하면 및 제2 절연층(231)으로부터 노출된 제2 하부 패드들(232)의 하면은 실질적으로 공면에 있을 수 있다. 제1 반도체 칩(100)과 제2 반도체 칩(200)은 실질적으로 동일하거나 유사한 구조를 가질 수 있으므로, 동일하거나 유사한 구성요소들은 동일하거나 유사한 참조부호들로 나타내고, 이하 동일한 구성요소들에 대한 반복 설명은 생략하였다. 예를 들어, 제2 기판(210)은 상술한 제1 기판(110)과 실질적으로 동일한 특징을 갖는 것으로 이해할 수 있다.
제2 회로층(220)은 제2 기판(210)의 전면 또는 활성면 상에 배치되며, 활성 영역에 연결된 제2 배선 구조물(225) 및 이를 둘러싸는 제2 층간 절연층(221)을 포함할 수 있다.
제2 층간 절연층(221)은 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 산화물 또는 이들의 조합을 포함할 수 있다. 제2 배선 구조물(225)을 둘러싸는 제2 층간 절연층(221)의 적어도 일부 영역은 저유전체층으로 구성될 수 있다. 제2 층간 절연층(221)은 화학 기상 증착(CVD), 유동성(flowable)-CVD 공정 또는 스핀 코팅 공정을 이용하여 형성될 수 있다.
제2 배선 구조물(225)은 예를 들어, 알루미늄(Al), 금(Au), 코발트(Co), 구리(Cu), 니켈(Ni), 납(Pb), 탄탈륨(Ta), 텔루륨(Te), 티타늄(Ti), 텅스텐(W) 또는 이들의 조합으로 이루어진 배선 패턴과 비아를 포함한 다층 구조로 형성될 수 있다. 배선 패턴 또는/및 비아와 제2 층간 절연층(221) 사이에는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN)을 포함하는 배리어막(미도시)이 배치될 수 있다. 제2 기판(210)의 전면 상에는 집적 회로를 구성하는 개별 소자들(215)이 배치될 수 있다. 이 경우, 제2 배선 구조물(225)은 상호 연결부(213)(예, 콘택 플러그)에 의해 개별 소자들(215)과 전기적으로 연결될 수 있다. 개별 소자들(215)은 planar FET이나 FinFET 등의 FET, 플래시(flash) 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, FeRAM, RRAM 등의 메모리 소자, AND, OR, NOT 등의 로직 소자, 시스템 LSI, CIS, MEMS와 같은 다양한 능동 소자 및/또는 수동 소자를 포함할 수 있다.
제2 절연층(231)은 제2 기판(210) 또는 제2 회로층(220)의 아래에 배치될 수 있다. 제2 절연층(231)은 제1 반도체 칩(200)의 제1 절연층(151)과 접합 및 결합될 수 있는 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(231)은 실리콘 산화물(SiO) 또는 실리콘 탄질화물(SiCN)을 포함할 수 있다. 즉, 제2 절연층(231)의 적어도 일부는 제1 절연층(151)과 접합되어, 제1 반도체 칩(100)과 제2 반도체 칩(200)의 접합 및 결합시키는 본딩면들(BS1, BS2)을 형성할 수 있다. 또한, 제2 절연층(231)은 그 하면에 배열된 복수의 제2 하부 패드들(232)을 둘러싸도록 형성되며, 복수의 제2 하부 패드들(232)과 소정 거리 이격되어 이들을 둘러싸는 복수의 제2 리세스들(231R)을 가질 수 있다. 복수의 제2 리세스들(231R)은 제1 반도체 칩(100)의 복수의 제1 리세스들(151R)과 수직하게 정렬되어 본딩 패드 구조물(BP)을 둘러싸는 공극(AG)을 형성할 수 있다. 여기서, 제2 절연층(231)은 제2 하부 절연층(151)으로 지칭될 수 있다.
제2 하부 패드(232)는 제2 기판(210)의 아래에 배치되며, 제2 배리어층(233) 및 제2 도전층(235)을 포함할 수 있다. 제2 하부 패드(232)의 적어도 일부는 제1 반도체 칩(100)의 제1 상부 패드(152)와 접합되어, 제1 반도체 칩(100)과 제2 반도체 칩(200)을 물리적 및 전기적으로 결합시키는 본딩 패드 구조물(BP) 및 본딩면(도 13의 'BS3')을 형성할 수 있다. 제2 배리어층(233) 및 제2 도전층(235)은 상술한 제1 배리어층(153) 및 제1 도전층(155)과 동일하거나 유사한 구조 및 물질로 이루어질 수 있다.
상술한 바와 같이, 제1 절연층(151)의 제1 리세스(151R) 및 제2 절연층(231)의 제2 리세스(231R)는 본딩 패드 구조물(BP)을 둘러싸는 공극(AG)을 제공할 수 있다. 공극(AG)은 본딩 패드 구조물(BP)과 소정거리 이격됨으로써, 제1 반도체 칩(100)과 제2 반도체 칩(200)의 접합 계면의 품질을 개선하고 반도체 패키지(10)의 신뢰성을 향상시킬 수 있다. 이하, 본딩 패드 구조물(BP) 및 공극(AG)의 주변에 형성되는 본딩면들(BS1, BS2)에 대하여 보다 상세히 설명한다.
도 1b에 도시된 것과 같이, 본 실시예의 반도체 패키지(10)는 제1 반도체 칩(100)과 제2 반도체 칩(200)을 전기적으로 연결하는 복수의 본딩 패드 구조물들(BP) 중 서로 인접한 적어도 한 쌍의 제1 본딩 패드 구조물(BP1) 및 제2 본딩 패드 구조물(BP2)을 포함할 수 있다.
적어도 한 쌍의 제1 본딩 패드 구조물(BP1) 및 제2 본딩 패드 구조물(BP2)은 복수의 제1 상부 패드들(152)과 복수의 제2 하부 패드들(232)이 접합 및 결합된 도전성 구조물일 수 있다. 이때, 적어도 한 쌍의 제1 본딩 패드 구조물(BP1) 및 제2 본딩 패드 구조물(BP2)의 사이에는 제1 본딩 패드 구조물(BP1)에 인접한 제1 공극(AG1), 제2 본딩 패드 구조물(BP2)에 인접한 제2 공극(AG2), 제1 본딩 패드 구조물(BP1)과 제1 공극(AG1)의 사이 및 제2 본딩 패드 구조물(BP2)과 제2 공극(AG2)의 사이에 위치한 제1 본딩면들(BS1), 및 제1 공극(AG1)과 제2 공극(AG2)의 사이에 위치한 제2 본딩면(BS1)이 형성될 수 있다.
제1 공극(AG1)은 제1 본딩 패드 구조물(BP1)과 소정거리 이격되어 제1 본딩 패드 구조물(BP1)을 둘러싸도록 구성될 수 있다. 제2 공극(AG2)은 제2 본딩 패드 구조물(BP2)과 소정거리 이격되어 제2 본딩 패드 구조물(BP2)을 둘러싸도록 구성될 수 있다. 제1 본딩면들(BS1)은 제1 본딩 패드 구조물(BP1)과 제1 공극(AG1)의 사이 및 제2 본딩 패드 구조물(BP2)과 제2 공극(AG2)의 사이에서 접합된 제1 상부 절연층(231) 및 제2 하부 절연층(231)의 접합 계면일 수 있다. 제2 본딩면(BS2)은 제1 공극(AG1)과 제2 공극(AG2)의 사이에서 접합된 제1 상부 절연층(231) 및 제2 하부 절연층(231)의 접합 계면일 수 있다.
제1 공극(AG1) 및 제2 공극(AG2)은 제1 반도체 칩(100)과 제2 반도체 칩(200)의 본딩 과정에서 발생하는 가스를 트랩하고, 계면 박리 또는 보이드 발생을 방지할 수 있다. 제1 공극(AG1)의 너비(W1) 및 제2 공극의 너비(W2)는 각각 제1 본딩 패드 구조물(BP1)과 제2 본딩 패드 구조물(BP2) 사이의 간격(D)(이하, '패드 간격')의 약 25% 이하, 예를 들어, 약 5% 내지 약 25%, 약 10% 내지 약 25%, 또는 약 15% 내지 약 25%의 범위일 수 있다. 제1 공극(AG1)의 너비(W1) 및 제2 공극의 너비(W2)가 패드 간격(D)의 약 5% 미만인 경우, 가스 트랩 효과가 미미할 수 있다. 제1 공극(AG1)의 너비(W1) 및 제2 공극의 너비(W2)가 패드 간격(D)의 약 25%를 초과한 경우, 제1 상부 절연층(231) 및 제2 하부 절연층(231) 사이의 접합력을 충분히 확보하지 못할 수 있다. 제1 상부 절연층(231) 및 제2 하부 절연층(231) 사이의 접합력은 제2 본딩면(BS2)에 의해 확보될 수 있다. 예를 들어, 제2 본딩면(BS2)은 제1 공극(AG1)의 너비(W1) 및 제2 공극(AG2)의 너비(W2)의 합과 같거나 큰 길이(L2)를 가질 수 있다. 반면, 제1 본딩면들(BS1)은 본딩 과정(예를 들어, 열 압착 공정)에서, 제1 상부 패드(152)와 제2 하부 패드(232)를 지지 및 고정하고, 이들의 접합 신뢰성을 확보하기 위한 것이므로, 제2 본딩면(BS2)보다 상대적으로 작은 길이(L1)로 형성될 수 있다. 예를 들어, 제1 본딩면들(BS1)은 제1 공극의 너비(W1) 및 제2 공극의 너비(W2)보다 작은 길이(L1)를 가질 수 있다. 여기서, 제1 본딩면(BS)의 길이(L1)는 본딩 패드 구조물(BP)과 공극(AG) 사이에서 제1 상부 절연층(151)과 제2 하부 절연층(231)의 접합 계면의 폭(도 1d의 'w')을 의미할 수 있다.
일례로, 패드 간격(D)이 약 2㎛일 때, 제1 및 제2 공극(AG1, AG2)의 너비(W1, W2)는 각각 약 0.1㎛ 내지 약 0.5㎛의 범위이고, 제2 본딩면(BS2)의 길이(L2)는 약 1㎛ 내지 약 1.8㎛의 범위이고, 제1 본딩면들(BS1)의 길이(L1)는 약 0.1nm 내지 약 100nm의 범위일 수 있다. 여기서, 제1 본딩면들(BS1)의 길이(L1)는 제1 및 제2 공극(AG1, AG2)의 너비(W1, W2) 및 제2 본딩면(BS2)의 길이(L2)에 비교하여 매우 작으므로, 패드 간격(D) 내에서 제1 본딩면들(BS1)의 길이(L1)를 고려하지 않고 제1 및 제2 공극(AG1, AG2)의 너비(W1, W2) 등을 산출하였다. 즉, 제1 본딩면들(BS1)의 길이(L1)은 제1 상부 패드(152) 또는 제2 하부 패드(132)의 크기, 공정 마진 등을 고려하여 다양하게 변형될 수 있으며, 상술한 수치 범위에 한정되는 것은 아니다.
도 1c에 도시된 것과 같이, 본딩 패드 구조물(BP)을 둘러싸는 공극(AG)은 제1 리세스(151R) 및 제2 리세스(231R)에 의해 형성될 수 있다. 예를 들어, 제1 상부 절연층(151)은 제1 방향(X축 또는 Y축 방향)으로 제1 상부 패드(152)와 이격된 제1 리세스(151R)를 갖고, 제2 하부 절연층(231)은 제1 방향(X축 또는 Y축 방향)으로 제2 하부 패드(232)와 이격되고, 제2 방향(Z축 방향)으로 제1 리세스(151R)와 중첩되어 제1 리세스(151R)와 함께 하나의 공극(AG)을 제공하는 제2 리세스(231R)를 가질 수 있다.
제1 본딩면(BS1)은 제1 상부 패드(132) 및 제2 하부 패드(232)와 인접한 공극(AG)의 일측에 형성되고, 제2 본딩면(BS2)은 상기 일측의 반대인 공극(AG)의 타측에 형성될 수 있다. 즉, 제1 상부 절연층(151)과 제2 하부 절연층(231)은 본딩 패드 구조물(BP)과 공극(AG)의 사이에서 접합되어 제1 본딩면(BS1)을 형성하고 공극(AG)의 외측에서 접합되어 제2 본딩면(BS2)을 형성할 수 있다.
제1 리세스(151R), 제2 리세스(231R), 및 공극(AG)의 형상은 특별히 제한되지 않으며, 제조 공정에 따라 다양한 형상을 가질 수 있다. 예를 들어, 제1 리세스(151R)는 제2 반도체 칩(200)을 향하는 제1 상부 절연층(151)의 제1 상면으로부터 제1 상면의 반대인 제1 하면을 향해서 리세스된 곡면을 포함하고, 제2 리세스(231R)는 제1 반도체 칩(100)을 향하는 제2 하부 절연층(231)의 제2 하면으로부터 제2 하면의 반대인 제2 상면을 향해서 리세스된 곡면을 포함할 수 있다.
제1 리세스(151R) 및 제2 리세스(231R)(또는 공극(AG))은 제1 상부 패드(152) 또는 제2 하부 패드(232)와 소정의 이격 거리(d)를 가질 수 있다. 도 1b를 참조하여 설명한 것과 같이, 상기 이격 거리(d)는 제1 상부 패드(152)와 제2 하부 패드(232)의 접합 신뢰성을 확보하기 위한 것이므로, 제1 상부 패드(152) 및 제2 하부 패드(232)의 크기에 따라서 다양한 범위로 형성될 수 있다. 예를 들어, 상기 이격 거리(d)는 약 0.1nm 내지 약 500nm, 약 0.1nm 내지 약 400nm, 약 0.1nm 내지 약 300nm, 약 0.1nm 내지 약 200nm, 약 0.1nm 내지 약 100nm, 약 1nm 내지 약 100nm, 약 10nm 내지 약 100nm 등의 범위일 수 있다. 상기 이격 거리(d)는 도 1b를 참조하여 설명한 제1 본딩면(BS)의 길이(L1)와 실질적으로 동일한 것으로 이해할 수 있다. 다만, 실시예에 따라서, 상기 이격 거리(d)와 제1 본딩면(BS)의 길이(L1)는 상이할 수 있다(도 2의 실시예).
제1 리세스(151R) 및 제2 리세스(231R)은 각각 평면(예를 들어, XY 평면) 상에서 제1 상부 패드(152) 및 제2 하부 패드(232) 각각을 둘러싸도록 형성될 수 있다.
예를 들어, 도 1d에 도시된 것과 같이, 공극(AG)(또는 제1 및 제2 리세스들(151R, 231R))은 평면 상에서 본딩 패드 구조물(BP)(또는 제1 상부 패드(152) 및 제2 하부 패드(232))의 적어도 일부 또는 전체를 둘러싸도록 형성될 수 있다. 또한, 제1 본딩면(BS1)은 평면 상에서 소정의 폭(w)을 갖고 본딩 패드 구조물(BP)(또는 제1 상부 패드(152) 및 제2 하부 패드(232))의 적어도 일부 또는 전체를 둘러싸도록 형성될 수 있다. 여기서, 제1 본딩면(BS1)의 폭(w)은 도 1c의 상기 이격 거리(d)와 유사한 범위를 갖는 것으로 이해할 수 있다. 실시예에 따라서, 제1 본딩면(BS1)의 폭(w)은 도 1d에 도시된 것과 같이 일정하지 않을 수 있다(도 1e 참조).
예를 들어, 도 1e에 도시된 것과 같이, 제1 본딩면(BS1')은 서로 다른 크기의 제1 폭(w1) 및 제2 폭(w2)을 갖도록 형성될 수도 있다. 예를 들어, 제1 폭(w1) 및 제2 폭(w2)은 약 0.1nm 내지 약 500nm, 약 0.1nm 내지 약 400nm, 약 0.1nm 내지 약 300nm, 약 0.1nm 내지 약 200nm, 약 0.1nm 내지 약 100nm, 약 1nm 내지 약 100nm, 약 10nm 내지 약 100nm 등의 범위로 형성될 수 있다. 제1 폭(w1) 및 제2 폭(w2)은 상술한 수치 범위에 한정되는 것은 아니며, 제1 상부 패드(152) 또는 제2 하부 패드(232)의 크기(폭, 부피 등)에 따라서 다양하게 변형될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이다.
도 2를 참조하면, 변형 예의 반도체 패키지(10a)는 제1 본딩면(BS1)의 길이(La)가 제1 리세스(151R) 및 제2 리세스(231R) 각각의 이격 거리들(d1, d2)과 상이할 수 있다. 예를 들어, 제1 리세스(152R)와 제1 상부 패드(152)는 제1 거리(d1)로 이격되고, 제2 리세스(231R)와 제2 하부 패드(232)는 제2 거리(d2)로 이격되고, 제1 본딩면(BS1)은 제1 및 제2 거리(d1, d2)보다 더 작은 길이(La)를 가질 수 있다. 제1 본딩면(BS1)의 길이(La)는 제1 및 제2 거리(d1, d2) 내에서 제1 상부 절연층(151)과 제2 하부 절연층(231)의 접합 계면의 길이를 의미할 수 있다. 일례로, 제1 본딩면(BS1)의 길이(La)와 제1 리세스(151R) 및 제2 리세스(231R)의 이격 거리들(d1, d2)의 차이는 제1 상부 패드(152)와 제2 하부 패드(232)의 미스 매치에 의해 나타날 수 있다. 다만, 본 변형 예가 도면에 도시된 미스 매치 형태에 한정되는 것은 아니다. 일례로, 본 변형 예는 제1 상부 패드(152)와 제2 하부 패드(232)의 크기 차이, 예를 들어, 제1 상부 패드(152)의 가로 방향(X축 방향) 폭이 제2 하부 패드(232)의 가로 방향(X축 방향) 폭보다 큰 경우에도 나타날 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이다.
도 3을 참조하면, 변형 예의 반도체 패키지(10b)는 제1 상부 절연층(151) 및 제2 하부 절연층(231)의 접합 계면에서 서로 다른 물질이 접합된 이종 접합 구조를 가질 수 있다. 예를 들어, 제2 하부 절연층(231)은 제1 상부 절연층(151)과 직접 접하는 하부 절연막(231b), 및 하부 절연막(231b) 상에 배치된 상부 절연막(231a)을 포함할 수 있다. 제1 상부 절연층(151)과 제2 하부 절연층(231)의 접합력을 향상시키기 위해서, 하부 절연막(231b)은 제1 상부 절연층(151)과 다른 절연 물질을 포함할 수 있다. 일례로, 제1 상부 절연층(151)은 실리콘 산화물(SiO)을 포함하고, 제2 하부 절연층(231)의 하부 절연막(231b)은 실리콘 탄질화물(SiCN)을 포함할 수 있다. 이 경우, 제2 리세스(231R)는 하부 절연막(231b)의 두께(t)와 같거나 작은 깊이(dp)를 가질 수 있다. 예를 들어, 하부 절연막(231b)의 두께(t)는 약 0.1㎛ 내지 약 2㎛의 범위일 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이다.
도 4를 참조하면, 변형 예의 반도체 패키지(10b)는 복수의 절여막들로 이루어진 제1 상부 절연층(151) 및/또는 제2 하부 절연층(231)을 포함할 수 있다. 예를 들어, 제2 하부 절연층(231)은 제1 상부 절연층(151)과 직접 접하는 하부 절연막(231b), 및 하부 절연막(231b) 상에 배치된 상부 절연막(231a)을 포함하고, 하부 절연막(231b)은 제1 하부 절연막(231b1) 및 제2 하부 절연막(231b2)으로 이루어질 수 있다. 제2 하부 절연막(231b2)은 제1 상부 절연층(151)과 다른 절연 물질을 포함할 수 있다. 일례로, 제1 상부 절연층(151)은 실리콘 산화물(SiO)을 포함하고, 제2 하부 절연막(231b2)은 실리콘 탄질화물(SiCN)을 포함할 수 있다. 또한, 제1 하부 절연막(231b1)은 제2 하부 절연막(231b2)과 동일하거나 상이한 물질을 포함할 수 있다. 예를 들어, 제1 하부 절연막(231b1)은 실리콘 산화물(SiO) 또는 실리콘 탄질화물(SiCN)을 포함할 수 있다. 본 변형 예의 경우에도, 제2 리세스(231R)는 최하측에 위치한 제2 하부 절연막(231b2)의 두께(t1)와 같거나 작은 깊이(dp)를 가질 수 있다. 즉, 제2 리세스(231R)는 제1 상부 절연층(151)과 접합 계면을 형성하는 제2 하부 절연막(231b2)의 두께(t1) 내에 형성되며, 이를 통해, 제1 하부 절연막(231b1)과 제2 하부 절연막(231b2) 사이의 계면 신뢰성을 확보할 수 있다. 하부 절연막(231b)은 도면에 도시된 것보다 많은 수의 절연막들로 이루어질 수 있다. 또한, 변형 예에 따라서, 제1 상부 절연층(151) 역시 복수의 절연막들로 이루어질 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이다.
도 5를 참조하면, 변형 예의 반도체 패키지(10d)는 본딩 패드 구조물(BP) 내에 형성된 홈들(g1, g2)을 포함할 수 있다. 예를 들어, 제1 상부 패드(152)는 제1 도전층(155), 및 제1 도전층(155)의 측면을 둘러싸는 제1 배리어층(153)을 포함하고, 제2 하부 패드(232)는 제1 도전층(155)의 적어도 일부와 접하는 제2 도전층(235), 및 제2 도전층(235)의 측면을 둘러싸는 제2 배리어층(233)을 포함하되, 제1 도전층(155)은 제1 배리어층(153)의 적어도 일부를 노출시키는 제1 홈(groove)(g1)을 갖고, 제2 도전층(235)은 제2 배리어층(233)의 적어도 일부를 노출시키는 제2 홈(g2)을 가질 수 있다. 즉, 제1 배리어층(153) 및 제2 배리어층(233)의 내벽의 적어도 일부는 제1 홈(g1) 및 제2 홈(g2)에 의해 제1 도전층(155) 및 제2 도전층(235)으로부터 노출될 수 있다. 반면, 제1 배리어층(153) 및 제2 배리어층(233)의 외벽은 제1 상부 절연층(151) 및 제2 하부 절연층(231)에 의해 덮이며 공극(AG)으로 노출되지 않을 수 있다. 제1 홈(g1) 및 제2 홈(g2)은 제1 상부 패드(152)와 제2 하부 패드(232)의 접합 및 결합 과정에서 제1 도전층(155) 및 제2 도전층(235)의 팽창 공간을 확보함으로써, 제1 본딩면(BS1)에 의해 고정된 제1 상부 패드(152) 및 제2 하부 패드(232)가 보다 안정적으로 결합되게 할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이다.
도 6을 참조하면, 변형 예의 반도체 패키지(10e)는 포토리소그래피 공정 및 식각 공정으로 형성된 제1 리세스(151R) 및 제2 리세스(231R)를 포함할 수 있다. 예를 들어, 제1 리세스(151R)는 제2 반도체 칩(200)을 향하는 제1 상부 절연층(151)의 제1 상면으로부터 그 반대인 제1 하면(S1)을 향해서 리세스된 제1 평탄면을 포함하고, 제2 리세스(231R)는 제1 반도체 칩(100)을 향하는 제2 하부 절연층(231)의 제2 하면으로부터 그 반대인 제2 상면(S2)을 향해서 리세스된 제2 평탄면을 포함할 수 있다. 본 변형 예의 경우, 평탄화 공정(예를 들어, CMP 공정)을 이용하여 제1 리세스(151R) 및 제2 리세스(231R)를 형성하는 것보다 제1 리세스(151R) 및 제2 리세스(231R)의 이격 거리 및 제1 본딩면(BS1)의 길이를 용이하게 조절할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이다.
도 7을 참조하면, 변형 예의 반도체 패키지(10f)는 제1 반도체 칩(100)의 제1 회로층(120) 상에 제2 반도체 칩(200)이 적층될 수 있다. 즉, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 제1 전면(FR1)과 제2 전면(FR2)이 서로 마주보도록 배치될 수 있다. 제1 반도체 칩(100)의 제1 전면(FR1) 상에는 제1 회로층(120), 제1 전면 절연층(131), 및 제1 전면 패드(132)가 배치되고, 제2 반도체 칩(200)의 제2 전면(FR2) 상에는 제2 회로층(220), 제2 전면 절연층(231), 및 제2 전면 패드(232)가 배치될 수 있다. 제1 회로층(120)은 상호 연결부(113)를 통해 개별 소자들(115)에 전기적으로 연결된 제1 배선 구조물(125) 및 제1 배선 구조물(125)을 둘러싸는 제1 층간 절연층(121)을 포함할 수 있다. 제1 회로층(120)은 상술한 제2 회로층(220)과 실질적으로 동일한 특징을 가지므로 중복되는 설명은 생략한다.
본 변형 예에서, 제1 전면 절연층(131)은 제2 리세스(231R)와 함께 공극(AG)을 제공하는 제1 리세스(131R)를 가질 수 있다. 제1 리세스(131R)는 제1 전면 패드(132)와 소정거리로 이격될 수 있으며, 제1 리세스(131R)와 제1 전면 패드(132)의 사이에는 제1 본딩면(BS1)이 형성될 수 있다. 여기서, 제1 전면 절연층(131) 및 제1 전면 패드(132)의 반대측에는 제1 절연층(151)(또는 제1 상부 절연층)과 제1 상부 패드(152)가 배치되며, 제1 절연층(151)은 리세스를 포함하지 않는 것으로 이해할 수 있다. 또한, 제2 전면 절연층(231) 및 제2 전면 패드(232)는 상술한 제2 하부 절연층(231) 및 제2 하부 패드(232)와 동일한 것으로 이해할 수 있다. 즉, 본 변형 예는 도 1a의 제1 반도체 칩(100)이 상하 반전되어 제2 반도체 칩(200)과 접합된 것을 제외하고 도 1a 내지 도 6을 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지(10A)를 도시하는 단면도이다.
도 8을 참조하면, 일 실시예의 반도체 패키지(10A)는 제1 반도체 칩(100) 상에 수직 방향(Z축 방향)으로 적층된 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D) 및 몰딩부재(90)를 포함하는 것을 제외하고, 도 1a 내지 7을 참조하여 설명한 것과 동일하거나 유사한 특징을 가지므로, 중복되는 설명은 생략한다.
복수의 제2 반도체 칩들(200A, 200B, 200C, 200D)의 사이에는 제2 후면 절연층(251)과 제2 전면 절연층(231), 제2 후면패드(252)와 제2 전면 패드(232)가 접합된 접합 계면이 형성될 수 있다. 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D)은 제2 후면패드(252)와 제2 전면 패드(232)가 접합 및 결합된 상부 본딩 패드 구조물(BPb)에 의해 상호 전기적으로 연결될 수 있다. 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D) 중 최하측 제2 반도체 칩(200A)은 제2 전면 패드(232)가 제1 반도체 칩(100)의 제1 후면 패드(152)와 접합 및 결합된 하부 본딩 패드 구조물(BPa)에 의해 제1 반도체 칩(100)과 전기적으로 연결될 수 있다. 또한, 하부 본딩 패드 구조물(BPa) 및 상부 본딩 패드 구조물(BPb)의 주위에는 이들을 둘러싸는 공극들(AG)이 형성될 수 있다. 공극들(AG)은 하부 본딩 패드 구조물(BPa) 또는 상부 본딩 패드 구조물(BPb)과 소정거리 이격되도록 형성될 수 있다.
복수의 제2 반도체 칩들(200A, 200B, 200C, 200D)은 상호 전기적 연결 경로를 형성하기 위한 제2 관통 전극(240)을 더 포함하는 것을 제외하고, 도 1a 내지 7를 참조하여 설명한 제2 반도체 칩(200)과 동일하거나 유사한 구조를 가질 수 있다. 다만, 최상위에 배치된 제2 반도체 칩(200D)은 제2 관통 전극(240)을 구비하지 않으며, 상대적으로 큰 두께를 가질 수 있다. 실시예에 따라서, 제1 반도체 칩(100) 상에는 도면에 도시된 것보다 많거나 적은 수의 반도체 칩들이 적층될 수 있다. 예를 들어, 제1 반도체 칩(100) 상에는 3개 이하 또는 5개 이상의 반도체 칩들이 적층될 수도 있다.
일례로, 제1 반도체 칩(100)은 다수의 로직 소자들 및/또는 메모리 소자들을 포함하는 버퍼 칩 또는 컨트롤 칩일 수 있다. 제1 반도체 칩(100)은 그 상부에 적층된 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D)로부터의 신호를 외부로 전달하고, 또한, 외부로부터의 신호 및 전원을 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D)로 전달할 수 있다. 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D)은 DRAM, SRAM과 같은 휘발성 메모리 소자들이나, PRAM, MRAM, FeRAM 또는 RRAM과 같은 비휘발성 메모리 소자들을 포함하는 메모리 칩일 수 있다. 이 경우, 본 실시예의 반도체 패키지(10A)는 HBM(High Bandwidth Memory) 제품이나, 또는 EDP(Electro Data Processing) 제품 등에 이용될 수 있다.
몰딩부재(160)는 제1 반도체 칩(100) 상에 배치되며, 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D) 각각의 적어도 일부를 봉합할 수 있다. 몰딩부재(160)는 최상위에 배치된 제2 반도체 칩(200D)의 상면을 노출시키도록 형성될 수 있다. 다만, 실시예에 따라, 몰딩부재(160)는 최상위의 제2 반도체 칩(200D)의 상면을 덮도록 형성될 수도 있다. 몰딩부재(160)는, 예를 들어, EMC(Epoxy Mold Compound)을 포함할 수 있으나, 몰딩부재(160)의 물질이 특별히 한정되는 것은 아니다.
도 9a는 본 발명의 일 실시예에 따른 반도체 패키지(10B)를 도시하는 평면도이고, 도 9b는 도 9a의 II-II' 선에 따른 절단면을 도시하는 단면도이다.
도 9a 및 9b를 참조하면, 일 실시예의 반도체 패키지(10B)는 패키지 기판(600), 인터포저 기판(700), 및 적어도 하나의 패키지 구조체(PS)를 포함할 수 있다. 또한, 반도체 패키지(10B)는 인터포저 기판(700) 상에서 패키지 구조체(PS)와 인접하게 배치되는 로직 칩(또는 프로세서 칩)(800)을 더 포함할 수 있다. 패키지 구조체(PS)는 도 8에 도시된 반도체 패키지(10A)의 형태로 도시되었으나, 이에 한정되는 것은 아니며, 도 1a 내지 7을 참조하여 설명한 반도체 패키지들(10, 10a, 10b, 10c, 10d, 10e, 10f)과 동일하거나 유사한 특징을 가질 수 있다.
패키지 기판(600)은 인터포저 기판(700), 로직 칩(800), 및 패키지 구조체(PS)가 실장되는 지지 기판이며, 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함하는 반도체 패키지용 기판일 수 있다. 패키지 기판(600)은 바디의 하면에 배치된 하부 패드(612), 바디의 상면에 배치된 상부 패드(611), 및 하부 패드(612) 및 상부 패드(611)를 전기적으로 연결하는 배선 회로(613)를 포함할 수 있다. 패키지 기판(600)의 바디는 기판의 종류에 따라 다른 물질을 포함할 수 있다. 예를 들어, 패키지 기판(600)이 인쇄회로기판인 경우, 바디 동박 적층판 또는 동박 적층판의 단면이나 양면에 배선층을 추가로 적층한 형태일 수 있다. 하부 패드 및 상부 패드들(612, 611)과 재배선 회로(613)는 패키지 기판(600)의 하면과 상면을 연결하는 전기적 경로를 형성할 수 있다. 패키지 기판(600)의 하면 상에는 하부 패드(612)과 연결된 외부 연결 범프(620)가 배치될 수 있다. 외부 연결 범프(620)는 예를 들어, 솔더볼을 포함할 수 있다.
인터포저 기판(700)은 기판(701), 하부 보호층(703), 하부 패드(705), 상호연결 구조물(710), 도전성 범프(720), 관통 비아(730)을 포함할 수 있다. 패키지 구조체(PS)와 프로세서 칩(800)은 인터포저 기판(700)을 매개로 하여 패키지 기판(600) 상에 적층될 수 있다. 인터포저 기판(700)은 패키지 구조체(PS)와 프로세서 칩(800)을 서로 전기적으로 연결할 수 있다.
기판(701)은 예컨대, 실리콘, 유기물, 플라스틱, 및 유리 기판 중 어느 하나로 형성될 수 있다. 기판(701)이 실리콘 기판인 경우에, 인터포저 기판(700)은 실리콘 인터포저로 언급될 수 있다. 도면에 도시된 것과 달리, 기판(701)이 유기물 기판인 경우에, 인터포저 기판(700)는 패널 인터포저로 언급될 수 있다.
기판(701) 하면 상에 하부 보호층(703)이 배치되고, 하부 패드(705)가 하부 보호층(703) 상에 배치될 수 있다. 하부 패드(705)는 관통 비아(730)에 연결될 수 있다. 하부 패드(705) 상에 배치된 도전성 범프들(720)을 통해 패키지 구조체(PS) 및 프로세서 칩(800)이 패키지 기판(600)에 전기적으로 연결될 수 있다.
상호연결 구조물(710)은 기판(701)의 상면 상에 배치되고, 층간 절연층(711) 및 단층 또는 다층 배선 구조(712)를 포함할 수 있다. 상호연결 구조물(710)이 다층 배선 구조로 이루어진 경우, 서로 다른 층의 배선 패턴들은 콘택 비아를 통해 서로 연결될 수 있다. 상호연결 구조물(710) 상에는 배선 구조(712)와 연결된 상부 패드(704)가 배치될 수 있다. 패키지 구조체(PS) 및 프로세서 칩(800)은 접속 범프(139)를 통해서 상부 패드(704)에 연결될 수 있다.
관통 비아(730)은 기판(701)의 상면에서 하면까지 연장되어 기판(701)을 관통할 수 있다. 일례로, 관통 비아(730)은 상호연결 구조물(710)의 내부로 연장되어, 상호연결 구조물(710)의 배선들과 전기적으로 연결될 수도 있다. 기판(701)이 실리콘인 경우, 관통 비아(730)은 TSV로 언급될 수 있다. 실시예에 따라, 인터포저 기판(700)은 내부에 상호연결 구조물만을 포함하고, 관통 비아는 포함하지 않을 수도 있다.
인터포저 기판(700)은 패키지 기판(600)과 패키지 구조체(PS) 또는 프로세서 칩(800) 사이에서 입력 전기신호를 변환하거나 전달하기 위한 목적으로 사용될 수 있다. 따라서, 인터포저 기판(700)는 능동 소자나 수동 소자 등의 소자들을 포함하지 않을 수 있다. 실시예에 따라서, 상호연결 구조물(710)은 기판(701)의 하부에 배치될 수도 있다.
도전성 범프(720)는 인터포저 기판(700)의 하면 상에 배치되고 상호연결 구조물(710)의 배선과 전기적으로 연결될 수 있다. 도전성 범프(720)를 통해 인터포저 기판(700)이 패키지 기판(600) 상에 실장될 수 있다. 일례로, 하부 패드들(705) 중 파워나 그라운드에 이용되는 일부 패드들(705)은 통합되어 도전성 범프(720)에 함께 연결됨으로써, 하부 패드(705)의 개수가 도전성 범프(720)의 개수보다 많을 수 있다.
로직 칩 또는 프로세서 칩(800)은 예를 들어, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 주문형 반도체(ASIC) 등을 포함할 수 있다. 로칙 칩(800)의 내부에 포함된 집적 회로들의 종류에 따라, 반도체 패키지(10B)는 서버(sever)향 반도체 패키지나 모바일(mobile)향 반도체 패키지 등으로 언급될 수 있다. 실시예에 따라서, 인터포저 기판(700) 상에 실장되는 로직 칩(800) 및/또는 패키지 구조체(PS)는 도면에 도시된 것보다 많거나 적은 수로 제공될 수도 있다.
도 10a는 본 발명의 일 실시예에 따른 반도체 패키지(10C)를 도시하는 평면도이고, 도 10b는 도 10a의 Ⅲ-Ⅲ' 선에 따른 절단면을 도시하는 단면도이다.
도 10a 및 10b를 참조하면, 일 실시예의 반도체 패키지(10C)는 제1 반도체 칩(100) 상에 수평하게 배치된 복수의 제2 반도체 칩들(200a, 200b, 200c)을 포함할 수 있다. 본 실시예에서, 복수의 제2 반도체 칩들(200a, 200b, 200c)(이하, '칩릿'으로 지칭됨)은 MCM(Multi-Chip Module)을 구성하는 칩릿들(chiplets)을 포함할 수 있다. 예를 들어, 제1 반도체 칩(100) 상에는 제1 내지 제3 칩릿들(200a, 200b, 200c)이 실장될 수 있다. 실시예에 따라서, 제1 내지 제3 칩릿들(200a, 200b, 200c)은 제1 반도체 칩(100)의 배선 회로(125)를 통해 상호 전기적으로 연결될 수 있다. 제1 반도체 칩(100)과 제1 내지 제3 칩릿들(200a, 200b, 200c)의 사이에는 도 1a 내지 7을 참조하여 설명한 본딩 패드 구조물(BP) 및 공극들(AG)이 형성될 수 있다. 공극들(AG)은 본딩 패드 구조물(BP)과 소정거리 이격됨으로써, 제1 상부 패드들(152)과 제2 하부 패드들(232)의 접합 품질을 향상시킬 수 있다.
제1 반도체 칩(100)은 I/O 칩의 기능을 수행하는 액티브 인터포저를 포함할 수 있다. 예를 들어, 제1 반도체 칩(100)은 내부에 I/O 소자, DC/DC 컨버터, 센서, 테스트 회로 등을 포함할 수 있다. 제1 반도체 칩(100)은 도 9b에 도시된 인터포저 기판(700)과 유사한 요소들을 포함할 수 있으므로, 중복되는 설명은 생략한다. 도면 상에서, 제1 반도체 칩(100)은 실리콘 인터포저 기판의 형태로 도시되었으나, 본 실시예에 적용 가능한 기판이 이에 한정되는 것은 아니다. 제1 반도체 칩(100)은 패키지 기판(600) 상에 실장될 수 있다.
복수의 칩릿들(200a, 200b, 200c)은, CPU, GPU, FPGA 등을 포함할 수 있다. 복수의 칩릿들(200a, 200b, 200c)은 서로 다른 칩들로 구성될 수 있다. 예를 들어, 제1 칩릿(200a)은 GPU 칩이고, 제2 칩릿(200b)은 CPU 칩이고, 제3 칩릿(200c)은 FPGA 칩일 수 있다. 다만, 실시예에 따라서, 복수의 칩릿들(200a, 200b, 200c)은 서로 같은 종류의 칩들로 구성될 수 있다. 예를 들어, 제1 내지 제3 칩릿(200a, 200b, 200c)은 모두 GPU 칩을 포함할 수 있다. 제1 반도체 칩(100) 상에 배치되는 칩릿의 개수는 특별히 한정되는 것은 아니며, 예를 들어, 제1 반도체 칩(100) 상에 2개 이하 또는 4개 이상의 칩릿들이 실장될 수도 있다. 여기서, 칩릿 또는 칩릿 기술은 소자의 사이즈 및 기능에 따라 구별되어 제조된 반도체 칩 또는 그러한 반도체 칩의 제조 기술을 의미할 수 있다.
도 11a 내지 11h는 반도체 칩의 후면 상에 리세스를 형성하기 위한 제조과정을 도시하는 단면도들이다. 도 11a 내지 11h는 도 1a에 도시된 제1 반도체 칩(100)의 제조과정을 일부를 공정 순서에 따라서 도시한다.
도 11a를 참조하면, 제1 예비 기판(110p), 및 제1 예비 기판(110p) 내에 배열된 복수의 관통 전극들(140)을 포함하는 제1 반도체 웨이퍼(WF1)를 준비할 수 있다.
제1 반도체 웨이퍼(WF1)는 글루(glue)와 같은 접합 물질층(RL)에 의해 제1 캐리어 기판(C1)에 임시로 지지될 수 있다. 제1 반도체 웨이퍼(WF1)는 복수의 반도체 칩들(또는 '제1 반도체 칩들')을 위한 구성 요소들을 포함할 수 있다. 구체적으로, 제1 예비 기판(110p)의 활성면 상에 형성된 제1 회로층(120), 및 제1 회로층(120)의 배선 구조물과 연결된 복수의 관통 전극들(140)을 포함할 수 있다. 복수의 관통 전극들(140)은 제1 회로층(120)의 형성 전 또는 형성 과정에서 형성되되, 제1 예비 기판(110p)을 완전히 관통하지 않도록 형성될 수 있다. 또한, 제1 반도체 웨이퍼(WF1)의 하부에는 접합 물질층(RL)에 매립된 접속 범프(136)가 배치될 수 있다.
도 11b를 참조하면, 제1 예비 기판(110p)을 일부를 제거하여 복수의 관통 전극들(140)이 돌출된 후면(110BS)을 갖는 제1 기판(110)을 형성할 수 있다.
제1 예비 기판(110p)의 상면(비활성면)에 연마 공정을 적용하여 원하는 두께를 갖는 제1 기판(110)이 형성될 수 있다. 연마 공정은 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정과 같은 그라인딩 공정, 에치백(etch-back) 공정 또는 이들의 조합에 의해 수행될 수 있다. 예를 들어, 그라인딩 공정을 수행하여 제1 예비 기판(110p)을 일정한 두께로 감소시키고, 적절한 조건의 에치백을 적용하여 관통 전극들(140)를 충분히 노출시킬 수 있다.
도 11c를 참조하면, 제1 기판(110)의 후면(110BS) 상으로 돌출된 복수의 관통 전극들(140)의 상단(140T)을 덮는 예비 보호층(113p) 및 예비 버퍼막(114p)을 형성할 수 있다. 예비 보호층(113p)은 실리콘 산화물일 수 있고, 예비 버퍼막(114p)은 실리콘 질화물 또는 실리콘 산질화물일 수 있다. 예비 보호층(113p) 및 예비 버퍼막(114p)은 PVD 공정 또는 CVD 공정을 이용하여 형성될 수 있다. 이어서, 관통 전극들(140)이 노출되도록 예비 보호층(113p) 및 예비 버퍼막(114p)을 평탄화(예, 그라인딩)할 수 있다. 평탄화 공정에 의해서, 예비 보호층(113p) 및 예비 버퍼막(114p)은 소정의 라인(GL)까지 제거될 수 있다. 또한, 관통 전극들(140)의 상단(140T)의 일부도 함께 제거될 수 있다.
도 11d를 참조하면, 제1 반도체 웨이퍼(WF1)는 보호층(113), 버퍼막(114), 및 복수의 관통 전극들(140)이 노출된 평탄면(FS)을 가질 수 있다. 상술한 바와 같이, 평탄화 공정에 의해서 관통 전극들(140)의 상단(140T)이 일부 제거되므로, 평탄면(FS)을 통해 비아 플러그(145)의 일부가 노출될 수 있다.
도 11e를 참조하면, 제1 반도체 웨이퍼(WF1)의 평탄면(도 12d의 'FS') 상에 제1 식각 홈(ER1)을 포함하는 후면 절연층(151)을 형성할 수 있다.
제1 식각 홈(ER1)은 보호층(113) 및 버퍼막(114) 상에 형성된 예비 절연층의 적어도 일부를 식각하여 형성될 수 있다. 예비 절연층은 예를 들어, 실리콘 산화물(SiO) 및/또는 실리콘 탄질화물(SiCN)을 포함하며, PVD 또는 CVD 공정을 이용하여 형성될 수 있다. 제1 식각 홈(ER1)은 예를 들어, 포토레지스트(미도시)을 이용한 RIE(reactive-ion etching) 등의 식각 공정을 이용하여 형성될 수 있다.
도 11f를 참조하면, 후면 절연층(151)의 표면 및 제1 식각 홈(ER1) 내부에 제1 예비 배리어층(153p) 및 제1 예비 도전층(155p)을 형성할 수 있다.
제1 예비 배리어층(153p)은 후면 절연층(151)의 표면을 따라서 컨포멀하게 형성될 수 있다. 제1 예비 도전층(155p)은 제1 예비 배리어층(153p) 상에 형성되며, 제1 식각 홈(ER1)의 내부를 채울 수 있다. 제1 예비 배리어층(153p) 및 제1 예비 도전층(155p)은 도금 공정, PVD 공정 또는 CVD 공정을 이용하여 형성될 수 있다. 일례로, 제1 예비 배리어층(153p)은 티타늄(Ti) 또는 티타늄 질화물(TiN)을 포함하고, 제1 예비 도전층(155p)는 구리(Cu)를 포함할 수 있다. 제1 예비 배리어층(153p)과 제1 예비 도전층(155p)의 사이에는 제1 예비 도전층(155p)과 동일한 물질을 포함한 시드층(미도시)이 형성될 수 있다.
도 11g를 참조하면, 제1 예비 배리어층(153p) 및 제1 예비 도전층(155p)을 연마하여 제1 배리어층(153) 및 제1 도전층(155)을 포함하는 후면 패드(152)를 형성할 수 있다.
연마 공정에 의해 제1 예비 배리어층(153p) 및 제1 예비 도전층(155p)의 일부가 제거되고, 제1 배리어층(153) 및 제1 도전층(155)을 포함하는 후면 패드(152)가 형성될 수 있다. 연마 공정은, 예를 들어, 제1 슬러리를 이용한 CMP 공정을 이용하여 수행될 수 있다. 제1 슬러리는 제1 예비 배리어층(153p), 제1 예비 도전층(155p), 및 후면 절연층(151)에 대한 연마 선택비를 가질 수 있다. 일례로, 후면 패드(152)의 상면에는 연마 공정에 의해 평탄화된 후면 절연층(151)의 상면(151S)보다 함몰된 제3 리세스(152R)가 형성될 수 있다. 제3 리세스(152R)는 이후 후면 패드(152)의 본딩 과정에서 제1 도전층(155)의 확장 공간을 제공할 수 있다.
도 11h를 참조하면, 후면 절연층(151)을 연마하여 후면 패드(152)와 소정 거리 이격된 제1 리세스(151R)를 형성할 수 있다.
연마 공정은, 예를 들어, 제2 슬러리를 이용한 CMP 공정을 이용하여 수행될 수 있다. 제2 슬러리는 제1 배리어층(153), 제1 도전층(155), 및 후면 절연층(151)에 대한 연마 선택비를 가질 수 있다. 예를 들어, 제2 슬러리에 대한 후면 절연층(151)의 연마 속도는 제1 배리어층(153) 및 제1 도전층(155)의 연마 속도보다 클 수 있다. 따라서, 후면 절연층(151)의 상면(151S)에는 후면 절연층(151)의 하부를 향해서 함몰된 제1 리세스(151R)가 형성될 수 있다.
도 12a 내지 12d는 반도체 칩의 전면 상에 리세스를 형성하기 위한 제조과정을 도시하는 단면도들이다. 도 12a 내지 12d는 도 1a에 도시된 제2 반도체 칩(200)의 제조과정을 일부를 공정 순서에 따라서 도시한다.
도 12a를 참조하면, 제2 반도체 웨이퍼(WF2) 상에 제2 식각 홈(ER2)을 포함하는 전면 절연층(231)을 형성할 수 있다.
제2 반도체 웨이퍼(WF2)는 제2 예비 기판(210p), 제2 예비 기판(210p)의 전면 상에 배치된 제2 회로층(220), 및 제2 회로층(220) 상에 배치된 전면 절연층(231)을 포함할 수 있다. 제2 반도체 웨이퍼(WF2)는 제2 캐리어 기판(C2)에 지지 및 임시 접합될 수 있다. 제2 식각 홈(ER2)은 제2 회로층(220) 상에 형성된 예비 절연층의 적어도 일부를 식각하여 형성될 수 있다. 예비 절연층은 예를 들어, 실리콘 산화물(SiO) 및/또는 실리콘 탄질화물(SiCN)을 포함하며, PVD 또는 CVD 공정을 이용하여 형성될 수 있다. 제2 식각 홈(ER2)은 예를 들어, 포토레지스트(미도시)을 이용한 RIE(reactive-ion etching) 등의 식각 공정을 이용하여 형성될 수 있다.
도 12b를 참조하면, 전면 절연층(231)의 표면 및 제2 식각 홈(ER2) 내부에 제2 예비 배리어층(233p) 및 제2 예비 도전층(235p)을 형성할 수 있다.
제2 예비 배리어층(233p)은 전면 절연층(231)의 표면을 따라서 컨포멀하게 형성될 수 있다. 제2 예비 도전층(235p)은 제2 예비 배리어층(233p) 상에 형성되며, 제2 식각 홈(ER2)의 내부를 채울 수 있다. 제2 예비 배리어층(233p) 및 제2 예비 도전층(235p)은 도금 공정, PVD 공정 또는 CVD 공정을 이용하여 형성될 수 있다. 일례로, 제2 예비 배리어층(233p)은 티타늄(Ti) 또는 티타늄 질화물(TiN)을 포함하고, 제2 예비 도전층(235p)는 구리(Cu)를 포함할 수 있다. 제2 예비 배리어층(233p)과 제2 예비 도전층(235p)의 사이에는 제2 예비 도전층(235p)과 동일한 물질을 포함한 시드층(미도시)이 형성될 수 있다.
도 12c를 참조하면, 제2 예비 배리어층(233p) 및 제2 예비 도전층(235p)을 연마하여 제2 배리어층(233) 및 제2 도전층(235)을 포함하는 전면 패드(232)를 형성할 수 있다.
연마 공정에 의해 제2 예비 도전층(235p) 및 제2 예비 배리어층(233p)의 일부가 제거되고, 제2 도전층(235) 및 제2 배리어층(233)을 포함하는 전면 패드(232)가 형성될 수 있다. 연마 공정은, 예를 들어, 제1 슬러리를 이용한 CMP 공정을 이용하여 수행될 수 있다. 제1 슬러리는 제2 예비 배리어층(233p), 제2 예비 도전층(235p), 및 전면 절연층(231)에 대한 연마 선택비를 가질 수 있다. 예를 들어, 제1 슬러리에 대한 전면 절연층(231)의 연마 속도는 제2 예비 배리어층(233p) 및 제2 예비 도전층(235p)의 연마 속도보다 작을 수 있다. 일례로, 전면 패드(232)의 상면에는 연마 공정에 의해 평탄화된 전면 절연층(231)의 상면(231S)보다 함몰된 제4 리세스(232R)가 형성될 수 있다. 제4 리세스(232R)는 이후 전면 패드(232)의 본딩 과정에서 제2 도전층(235)의 확장 공간을 제공할 수 있다.
도 12d를 참조하면, 전면 절연층(231)을 연마하여 전면 패드(232)와 소정 거리 이격된 제2 리세스 (231R)를 형성할 수 있다.
연마 공정은, 예를 들어, 제2 슬러리를 이용한 CMP 공정을 이용하여 수행될 수 있다. 제2 슬러리는 제2 배리어층(233), 제2 도전층(235), 및 전면 절연층(231)에 대한 연마 선택비를 가질 수 있다. 예를 들어, 제2 슬러리에 대한 전면 절연층(231)의 연마 속도는 제2 배리어층(233) 및 제2 도전층(235)의 연마 속도보다 클 수 있다. 일례로, 전면 절연층(231)의 상면(231S)에는 전면 절연층(231)의 하부를 향해서 함몰된 제2 리세스(231R)가 형성될 수 있다. 이후, 제2 예비 기판(210p)의 후면을 그라인딩하여 원하는 두께를 갖는 복수의 반도체 칩들(200)(또는 '제2 반도체 칩들')을 형성할 수 있다.
도 13은 도 1a의 반도체 패키지(10)의 제조 과정을 도시하는 단면도이다.
도 13을 참조하면, 먼저, 제1 반도체 칩들(100)을 위해 제공된 반도체 웨이퍼(WF)를 준비할 수 있다. 반도체 웨이퍼(WF)는 도 11a 내지 11h의 제조 과정을 통해 형성될 수 있다. 반도체 웨이퍼(WF)는 복수의 후면 패드들(152), 및 복수의 후면 패드들(152)을 둘러싸는 후면 절연층(151)을 포함할 수 있다. 후면 절연층(151)은 복수의 후면 패드들(152)과 이격된 제1 리세스들(151R)을 포함할 수 있다. 반도체 웨이퍼(WF)는 접합 물질층(RL)에 의해 임시 캐리어(CW) 상에 지지될 수 있다.
다음, 복수의 제2 반도체 칩들(200)을 준비할 수 있다. 복수의 제2 반도체 치들(200)은 도 12a 내지 12d의 제조 과정을 통해 형성될 수 있다. 복수의 제2 반도체 칩들(200)은 복수의 전면 패드들(232), 및 복수의 전면 패드들(232)을 둘러싸는 전면 절연층(231)을 포함할 수 있다. 전면 절연층(231)은 복수의 전면 패드들(232)과 이격된 제2 리세스들(231R)을 포함할 수 있다. 반도체 웨이퍼(WF) 및 복수의 제2 반도체 칩들(200)은 순차적으로 마련되는 것은 아니며, 각각 독립적인 제조 과정을 통해 형성될 수 있다.
다음, 복수의 제2 반도체 칩들(200)을 반도체 웨이퍼(WF) 상에 배치할 수 있다. 복수의 제2 반도체 칩들(200)은 예를 들어, 픽-앤-플레이스 장치를 이용하여 반도체 웨이퍼(WF)의 제1 반도체 칩들(100) 상에 배치될 수 있다. 복수의 제2 반도체 칩들(200)은 제1 리세스(151R) 및 제2 리세스(231R)의 사이에 공극(AG)이 형성되도록 제1 반도체 칩들(100)과 정렬될 수 있다. 따라서, 복수의 후면 패드들(232)은 복수의 전면 패드들(152)과 접하고, 후면 절연층(151)은 공극(AG)을 제외한 나머지 부분에서 전면 절연층(231)과 접할 수 있다.
다음, 열 압착(thermal compression) 공정을 수행하여, 서로 접합된 후면 절연층(151)과 전면 절연층(231)을 결합시키고, 서로 접합된 복수의 후면 패드들(152) 및 복수의 전면 패드들(232)을 결합시킬 수 있다. 열 압착 공정은 후면 절연층(151)과 전면 절연층(231)이 우선 결합된 후, 복수의 후면 패드들(152) 및 복수의 전면 패드들(232)이 결합되도록 수행될 수 있다. 예를들어, 열 압착 공정은 약 100℃ 내지 약 200℃ 범위의 열 분위기에서 후면 절연층(151)과 전면 절연층(231)이 결합되고, 약 200℃ 내지 약 300℃ 범위의 열 분위기에서 복수의 후면 패드들(152) 및 복수의 전면 패드들(232)이 결합되도록 수행될 수 있다. 다만, 열 분위기의 온도는 상술한 범위(약 100℃ 내지 약 300℃)에 한정되지 않고 다양하게 변화될 수 있다. 열 압착 공정 중 복수의 후면 패드들(152)의 제3 리세스(152R) 및 복수의 전면 패드들(232)의 제4 리세스(232R)가 팽창하여, 복수의 후면 패드들(152) 및 복수의 전면 패드들(232) 사이의 제3 본딩면(BS3)이 형성될 수 있다. 본 발명에 따르면, 제3 본딩면(BS3)이 형성되기 전에 제1 본딩면(BS1)이 형성되므로, 후면 절연층(151) 및 전면 절연층(231)에 의해 후면 패드(152) 및 전면 패드(232)의 접합 영역 또는 팽창 영역이 제한될 수 있다. 따라서, 후면 패드(152) 및 전면 패드(232)의 접합 계면(제3 본딩면(BS3))의 품질을 향상시키고, 본딩 패드 구조물(BP)의 신뢰성을 확보할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 제1 기판, 상기 제1 기판 상에 배치된 제1 패드, 및 상기 제1 기판 상에서 상기 제1 패드를 둘러싸는 제1 절연층을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 배치되며, 제2 기판, 상기 제2 기판 아래에 배치되며 상기 제1 패드에 접하는 제2 패드, 및 상기 제2 기판의 아래에서 상기 제2 패드를 둘러싸며, 상기 제1 절연층에 접하는 제2 절연층을 포함하는 제2 반도체 칩을 포함하고,
    상기 제1 절연층은 제1 방향으로 상기 제1 패드와 이격된 제1 리세스를 갖고,
    상기 제2 절연층은 상기 제1 방향으로 상기 제2 패드와 이격되고, 상기 제1 방향에 수직한 제2 방향으로 상기 제1 리세스의 적어도 일부와 중첩되어 상기 제1 리세스와 함께 공극(air gap)을 제공하는 제2 리세스를 갖고,
    상기 제1 패드 및 상기 제2 패드와 인접한 상기 공극의 일측에서 상기 제1 절연층 및 상기 제2 절연층이 접하는 제1 본딩면, 및 상기 일측의 반대인 상기 공극의 타측에서 상기 제1 절연층 및 상기 제2 절연층이 접하는 제2 본딩면을 갖는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 리세스와 상기 제1 패드는 제1 거리로 이격되고,
    상기 제2 리세스와 상기 제2 패드는 제2 거리로 이격되고,
    상기 제1 본딩면은 상기 제1 방향으로 상기 제1 및 제2 거리와 같거나 더 작은 길이를 갖는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 및 제2 거리는 0.1nm 내지 500nm의 범위인 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 및 제2 리세스들은 평면 상에서 상기 제1 패드 및 상기 제2 패드를 각각 둘러싸는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제1 및 제2 리세스들은 각각 상기 제1 패드 및 상기 제2 패드 각각의 전체를 둘러싸는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 리세스는 상기 제2 반도체 칩을 향하는 상기 제1 절연층의 제1 상면으로부터 상기 제1 상면의 반대인 제1 하면을 향해서 리세스된 곡면을 포함하고,
    상기 제2 리세스는 상기 제1 반도체 칩을 향하는 상기 제2 절연층의 제2 하면으로부터 상기 제2 하면의 반대인 제2 상면을 향해서 리세스된 곡면을 포함하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1 리세스는 상기 제2 반도체 칩을 향하는 상기 제1 절연층의 제1 상면으로부터 상기 제1 상면의 반대인 제1 하면을 향해서 리세스된 제1 평탄면을 포함하고,
    상기 제2 리세스는 상기 제1 반도체 칩을 향하는 상기 제2 절연층의 제2 하면으로부터 상기 제2 하면의 반대인 제2 상면을 향해서 리세스된 제2 평탄면을 포함하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제2 절연층은 상기 제1 절연층과 직접 접하는 하부 절연막, 및 상기 하부 절연막 상에 배치된 상부 절연막을 포함하고,
    상기 하부 절연막은 상기 제1 절연층과 다른 절연 물질을 포함하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제1 절연층은 실리콘 산화물(SiO)을 포함하고,
    상기 제2 절연층의 상기 하부 절연막은 실리콘 탄질화물(SiCN)을 포함하는 반도체 패키지.
  10. 제8 항에 있어서,
    상기 제2 리세스는 상기 하부 절연막의 두께와 같거나 작은 깊이를 갖는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 제1 패드는 제1 도전층, 및 상기 제1 도전층의 측면을 둘러싸는 제1 배리어층을 포함하고,
    상기 제2 패드는 상기 제1 도전층의 적어도 일부와 접하는 제2 도전층, 및 상기 제2 도전층의 측면을 둘러싸는 제2 배리어층을 포함하는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 제1 도전층은 상기 제1 배리어층의 적어도 일부를 노출시키는 제1 홈(groove)을 갖고,
    상기 제2 도전층은 상기 제2 배리어층의 적어도 일부를 노출시키는 제2 홈을 갖는 반도체 패키지.
  13. 제1 항에 있어서,
    상기 제1 반도체 칩은 상기 제1 기판의 아래에 배치된 제1 회로층, 상기 제1 회로층의 아래에 배치된 하부 패드, 및 상기 제1 기판을 관통하여 상기 제1 패드와 상기 하부 패드를 전기적으로 연결하는 제1 관통 전극을 더 포함하는 반도체 패키지.
  14. 제1 기판, 상기 제1 기판 상에 배치된 복수의 제1 패드들, 및 상기 제1 기판 상에서 상기 복수의 제1 패드들을 둘러싸는 제1 절연층을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 배치되며, 제2 기판, 상기 제2 기판 아래에 배치되는 복수의 제2 패드들, 및 상기 제2 기판의 아래에서 상기 복수의 제2 패드들을 둘러싸는 제2 절연층을 포함하는 제2 반도체 칩을 포함하고,
    상기 제1 및 제2 반도체 칩은 상기 복수의 제1 패드들과 상기 복수의 제2 패드들이 접하는 적어도 한 쌍의 제1 및 제2 본딩 패드 구조물들에 의해 전기적으로 연결되고,
    상기 제1 본딩 패드 구조물을 둘러싸는 제1 공극, 및 상기 제2 본딩 패드 구조물를 둘러싸는 제2 공극을 가지며,
    상기 제1 본딩 패드 구조물과 상기 제1 공극의 사이 및 상기 제2 본딩 패드 구조물과 상기 제2 공극의 사이에서 상기 제1 절연층과 상기 제2 절연층의 적어도 일부가 접하는 제1 본딩면들, 및 상기 제1 공극과 상기 제2 공극의 사이에서 상기 제1 절연층과 상기 제2 절연층의 적어도 일부가 접하는 제2 본딩면을 갖는 반도체 패키지.
  15. 제14 항에 있어서,
    상기 제1 본딩면들은 상기 제1 및 제2 공극 각각의 너비보다 작은 길이를 갖는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 제1 및 제2 공극 각각의 상기 너비는 상기 제1 본딩 패드 구조물과 상기 제2 본딩 패드 구조물 사이의 간격의 5% 내지 25% 범위인 반도체 패키지.
  17. 제14 항에 있어서,
    상기 제2 본딩면은 상기 제1 및 제2 공극 각각의 너비의 합과 같거나 큰 길이를 갖는 반도체 패키지.
  18. 제1 기판, 상기 제1 기판 상에 배치된 제1 패드, 및 상기 제1 패드를 둘러싸는 제1 리세스를 갖는 제1 절연층을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 배치되며, 제2 기판, 상기 제2 기판 아래에 배치되며, 상기 제1 패드에 접하는 제2 패드, 및 상기 제2 패드를 둘러싸는 제2 리세스를 갖고, 상기 제1 절연층에 접하는 제2 절연층을 포함하는 제2 반도체 칩을 포함하고,
    상기 제1 패드 및 상기 제2 패드 각각의 측면 전체는 상기 제1 및 제2 절연층들로 덮인 반도체 패키지.
  19. 제18 항에 있어서,
    상기 제1 절연층의 적어도 일부는 상기 제1 패드의 상기 측면과 상기 제1 리세스의 사이에 위치되고,
    상기 제2 절연층의 적어도 일부는 상기 제2 패드의 상기 측면과 상기 제2 리세스의 사이에 위치되는 반도체 패키지.
  20. 제19 항에 있어서,
    상기 제1 절연층의 상기 적어도 일부는 상기 제2 절연층의 상기 적어도 일부와 접하는 반도체 패키지.
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