KR20230011120A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20230011120A
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trench
substrate
layer
angle
sidewall
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KR1020210091761A
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황현수
권준윤
박점용
송솔지
오동준
이충선
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삼성전자주식회사
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Abstract

TSV(through-silicon-via)와 패드 사이의 연결구조의 신뢰성을 향상시킨 반도체 장치가 제공된다. 상기 반도체 장치는, 기판의 일면 상에 형성되고, 트렌치를 포함하는 절연층; 상기 기판 내에서부터 상기 기판의 일면 및 상기 트렌치의 바닥면을 관통하도록 연장되어, 측벽의 일부와 상면이 노출되는 비아; 및 상기 노출된 비아의 측벽의 일부와 상면과 접촉하고 상기 트렌치를 채우도록 형성된 패드를 포함하고, 상기 절연층은 상기 기판의 일면 상에 배치된 패시베이션층과, 상기 패시베이션층 상에 배치된 보호층을 포함하고, 상기 패시베이션층과 상기 보호층 사이에는 식각정지층이 개재되지 않고, 상기 트렌치의 바닥면은 상기 기판의 일면보다 높고 상기 패시베이션층의 상면보다 낮다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
하나의 반도체 패키지 내에 복수의 반도체 칩을 탑재하는 3D(3-dimension) 패키지의 개발이 활발하다. 이러한 패키지에는 기판 또는 다이(die)를 관통하여 수직으로 전기적 접속을 형성하는 TSV(through-silicon-via)가 주로 사용된다. 따라서, TSV와 패드 사이의 연결구조가 스트레스를 견딜 수 있도록 하여, 신뢰성을 향상시킬 필요가 있다.
미국공개특허 2016/0351472 A1(2016.12.01. 공개)
본 발명이 해결하고자 하는 기술적 과제는, TSV와 패드 사이의 연결구조의 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, TSV와 패드 사이의 연결구조의 신뢰성을 향상시킨 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 면(aspect)에 따른 반도체 장치는, 기판의 일면 상에 형성되고, 트렌치를 포함하는 절연층; 상기 기판 내에서부터 상기 기판의 일면 및 상기 트렌치의 바닥면을 관통하도록 연장되어, 측벽의 일부와 상면이 노출되는 비아; 및 상기 노출된 비아의 측벽의 일부와 상면과 접촉하고 상기 트렌치를 채우도록 형성된 패드를 포함하고, 상기 절연층은 상기 기판의 일면 상에 배치된 패시베이션층과, 상기 패시베이션층 상에 배치된 보호층을 포함하고, 상기 패시베이션층과 상기 보호층 사이에는 식각정지층이 개재되지 않고, 상기 트렌치의 바닥면은 상기 기판의 일면보다 높고 상기 패시베이션층의 상면보다 낮다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 면에 따른 반도체 장치는, 서로 본딩된 제1 디바이스와 제2 디바이스를 포함하되, 상기 제1 디바이스는 제1 기판의 제1 면 상에 형성되고, 제1 트렌치를 포함하는 제1 절연층과, 상기 제1 기판 내에서부터 상기 제1 기판의 제1 면 및 상기 제1 트렌치의 제1 바닥면을 관통하도록 연장되어, 측벽의 일부와 상면이 노출되는 제1 비아와, 상기 노출된 제1 비아의 측벽의 일부와 상면과 접촉하고 상기 제1 트렌치를 채우도록 형성된 제1 패드를 포함하고, 상기 제2 디바이스는 제2 기판의 제2 면 상에 형성되고, 제2 트렌치를 포함하는 제2 절연층과, 상기 제2 기판 내에서부터 상기 제2 기판의 제2 면 및 상기 제2 트렌치의 제2 바닥면을 관통하도록 연장되어, 측벽의 일부와 상면이 노출되는 제2 비아와, 상기 노출된 제2 비아의 측벽의 일부와 상면과 접촉하고 상기 제2 트렌치를 채우도록 형성된 제2 패드를 포함하고, 상기 제1 절연층과 상기 제2 절연층은 서로 본딩되고, 상기 제1 패드와 상기 제2 패드는 서로 본딩된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 면에 따른 반도체 장치의 제조 방법은, 기판의 일면 상에 형성된 절연층을 형성하되, 상기 기판 및 상기 절연층 내에는 비아가 위치하고, 상기 절연층을 식각하여 트렌치를 형성하되, 상기 트렌치에 의해 상기 비아의 측벽의 일부와 상면이 노출되고, 상기 노출된 비아의 측벽의 일부와 상면과 접촉하고 상기 트렌치를 채우도록 패드를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 도 1의 영역 A를 확대한 도면이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 도 3의 반도체 장치를 설명하기 위한 개념도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 제1 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 8은 본 발명의 제2 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 9는 본 발명의 제3 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 10은 본 발명의 제4 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 11은 본 발명의 제5 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 12 내지 도 18은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체　패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체　패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 2는 도 1의 영역 A를 확대한 도면이다.
도 1 및 도 2를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(10), 비아(via)(20), 절연층(30, 40), 패드(50) 등을 포함할 수 있다.
비아(20)는 기판(10)의 적어도 일부를 관통하도록 형성될 수 있다. 비아(20)는 TSV(through-silicon-via)일 수 있으나, 이에 한정되지 않는다. 비아(20)는 기판(10)의 수직 방향으로 연장된 형태의 배선이면 어떤 것이든 가능하다.
비아(20)는 별도로 도시하지 않았으나, 도전성 플러그와 도전성 플러그를 둘러싸는 도전성 베리어막으로 구성될 수 있다. 예를 들어, 도전성 플러그는 Cu 또는 W를 포함할 수 있다. 도전성 플러그는 예를 들어, Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 도전성 베리어막은 예를 들어, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
기판(10)의 일면(10a) 상에는 절연층(30, 40)이 형성되고, 절연층(30, 40)에는 트렌치(60)가 형성된다.
구체적으로, 절연층(30, 40)은 기판(10)의 일면(10a) 상에 형성된 패시베이션층(30)과, 패시베이션층(30) 상에 형성된 보호층(40)을 포함할 수 있다. 특히, 패시베이션층(30)과 보호층(40) 사이에 식각정지층이 개제되지 않는다. 후술하겠으나, 식각정지층이 형성하지 않기 때문에 제조 공정 단계를 줄일 수 있다.
도시된 것과 같이, 패시베이션층(30)은 기판(10)의 일면(10a)과 비아(20)의 측벽(20b)을 따라 형성된 제1 막(31)과, 제1 막(31) 상에 배치된 제2 막(33)을 포함할 수 있다. 제1 막(31)과 제2 막(33)은 서로 다른 물질일 수 있고, 예를 들어 제1 막(31)은 산화막이고 제2 막(33)은 질화막일 수 있으나 이에 한정되지 않는다.
트렌치(60)는 절연층(30, 40) 내에 형성되고, 구체적으로, 보호층(40)과 패시베이션층(30) 내에 형성된다.
트렌치(60)의 바닥면(60b)은 기판(10)의 일면(10a)보다 높고 패시베이션층(30)의 상면(33a)보다 낮다. 또는, 트렌치(60)의 바닥면(60b)은 제2 막(33)의 바닥(31a)(즉, 제1 막(31)의 상면)보다 높고, 제2 막(33)의 상면(33a)보다 낮을 수 있다.
또한, 트렌치(60)의 바닥면(60b)과 측면(60a) 사이의 각도(θ1)은 둔각일 수 있다. 예를 들어, 트렌치(60)의 바닥면(60b)과 측면(60a) 사이의 각도(θ1)는 90°보다 크고 110°보다 작을 수 있다.
또한, 비아(20)는 기판(10)의 일면(10a)을 돌출하도록 형성될 수 있다(도 2의 도면부호 d 참고). 즉, 비아(20)는 기판(10)의 일면(10a)과 트렌치(60)의 바닥면(60b)을 관통하도록 연장되어, 비아(20)의 측벽(20b)의 일부와, 상면(20a)이 기판(10)에 의해 노출될 수 있다.
여기서, 비아(20)의 노출된 측벽(20b)과 트렌치(60)의 바닥면(60b) 사이의 각도(θ2)는 실질적으로 수직일 수 있다. 예를 들어, 85°~90°일 수 있다.
트렌치(60)의 바닥면(60b)과 측면(60a) 사이의 각도(θ1)는, 비아(20)의 노출된 측벽(20b)과 트렌치(60)의 바닥면(60b) 사이의 각도(θ2)보다 클 수 있다.
패드(50)는 노출된 비아(20)의 측벽(20b)의 일부와 상면(20a)과 접촉하고, 트렌치(60)를 채우도록 형성된다.
패드(50)는 베리어층(51), 씨드층(53), 도금층(55)을 포함한다. 예를 들어, 베리어층(51)은 트렌치(60)의 측면(60a)과 바닥면(60b), 비아(20)의 노출된 측벽(20b)과 상면(20a)을 따라서 컴포말하게 형성된다. 베리어층(51)은 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 씨드층(53)은 베리어층(51) 상에 형성되고, 베리어층(51)의 프로파일에 따라 컨포말하게 형성된다. 도금층(55)은 베리어층(51) 상에 형성되고 트렌치(60)를 매립한다. 도금층(55)은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
트렌치(60)의 바닥면(60b)과 측면(60a) 사이의 각도(θ1)은 둔각이기 때문에, 베리어층(51)의 바닥면과 측면 사이의 각도, 씨드층(53)의 바닥면과 측면 사이의 각도도 둔각이 된다.
한편, 베리어층(51)의 상면(51a)의 적어도 일부는, 비아(20)의 상면(20a)보다 아래에 위치한다(도면부호 d2 참고). 달리 설명하면, 베리어층(51)과 씨드층(53) 사이의 계면의 적어도 일부는, 비아(20)의 상면(20a)보다 아래에 위치한다. 예를 들어, d2는 0~1㎛ 일 수 있으나, 이에 한정되지 않는다.
도시된 것과 같이, 패시베이션층(30)의 상면(33a)과 비아(20)의 상면(20a)은 동일 평면에 형성될 수 있다. 제조과정에서, 기판(10)의 일면(10a)과 노출된 비아(20)의 측벽(20b)과 상면(20a)을 따라 패시베이션층(30)을 형성화 한 후에, 패시베이션층(30)을 평탄화하였기 때문이다.
한편, 비아(20)는 제1 폭(W1)을 갖고, 패드(50)의 최저면에서의 제2 폭(W2)은 제1 폭(W1)보다 크고, 패드(50)의 최상면에서의 제3 폭(W3)은 제2 폭(W2)보다 클 수 있다. 제3 폭(W3)을 충분히 크게 형성하였기 때문에(즉, 제3 폭(W3)이 제2 폭(W2)보다 크기 때문에), 패드(50)가 다른 디바이스의 패드와 안정적으로 접촉할 수 있다.
패드(50)가 비아(20)의 측벽(20b) 일부와 상면(20a)을 둘러싸도록 형성된다. 즉, 패드(50)는 비아(20)를 락킹(locking)하는 구조를 갖는다. 따라서, 패드(50)와 비아(20)가 안정적으로 결합된 형태이기 때문에, 수평방향의 스트레스가 존재하더라도 패드(50)와 비아(20)가 서로 분리되지 않는다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 4는 도 3의 반도체 장치를 설명하기 위한 개념도이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 3 및 도 4를 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는, 제1 디바이스(1)와 제2 디바이스(1a)가 서로 접합된 형태이다. 제1 디바이스(1)와 제2 디바이스(1a)는 각각 도 1에 도시된 반도체 장치에 해당할 수 있다.
제1 디바이스(1)는 제1 절연층(30, 40), 제1 비아(20), 제1 패드(50)을 포함한다. 제1 절연층(30, 40)은 제1 기판(10)의 제1 면 상에 형성되고, 제1 트렌치를 포함한다. 제1 비아(20)는 제1 기판(10) 내에서부터 제1 기판(10)의 제1 면 및 제1 트렌치의 제1 바닥면을 관통하도록 연장되어, 제1 측벽의 일부와 제1 상면이 노출된다. 제1 패드(50)는 노출된 제1 비아(20)의 제1 측벽의 일부와 제1 상면과 접촉하고, 제1 트렌치를 채우도록 형성된다.
제2 디바이스(1a)는 제2 절연층(130, 140), 제2 비아(120), 제2 패드(150)을 포함한다. 제2 절연층(130, 140)은 제2 기판(110)의 제2 면 상에 형성되고, 제2 트렌치를 포함한다. 제2 비아(120)는 제2 기판(110) 내에서부터 제2 기판(110)의 제2 면 및 제2 트렌치의 제2 바닥면을 관통하도록 연장되어, 제2 측벽의 일부와 제2 상면이 노출된다. 제2 패드(150)는 노출된 제2 비아(120)의 제2 측벽의 일부와 제2 상면과 접촉하고, 제2 트렌치를 채우도록 형성된다.
제1 절연층(30, 40)과 제2 절연층(130, 140)이 서로 본딩되고, 제1 패드(50)와 제2 패드(150)는 서로 본딩될 수 있다. 즉, 본 발명의 제2 실시예에 따른 반도체 장치(2)는, 절연물질끼리 본딩되고, 도전물질끼리 본딩되는 하이브리드 본딩(hybrid bond)형태가 된다.
제1 절연층(30, 40)은 제1 패시베이션층(30)과, 제1 패시베이션층(30) 상에 형성된 제1 보호층(40)을 포함한다. 제1 패시베이션층(30)의 상면과 제1 비아(20)의 상면은 동일 평면에 형성될 수 있다. 제1 트렌치의 바닥면은 제1 기판(10)의 제1 면보다 높고, 제1 패시베이션층(30)의 상면보다 낮다. 제1 패시베이션층(30)은 제1 기판(10)의 일면과 제1 비아(20)의 측면을 따라 형성된 제1 막(31), 제1 막(31) 상에 배치되는 제2 막(33)을 포함한다. 예를 들어, 제1 막(31)은 산화막이고, 제2 막(33)은 질화막일 수 있다. 제1 트렌치의 바닥면은 제2 막(33)의 바닥보다 높고, 제2 막(33)의 상면보다 낮다.
마찬가지로, 제2 절연층(130, 140)은 제2 패시베이션층(130)과, 제2 패시베이션층(130) 상에 형성된 제2 보호층(440)을 포함한다. 제2 패시베이션층(130)의 상면과 제2 비아(120)의 상면은 동일 평면에 형성될 수 있다. 제2 트렌치의 바닥면은 제2 기판(110)의 제2 면보다 높고, 제2 패시베이션층(130)의 상면보다 낮다. 제2 패시베이션층(130)은 제2 기판(110)의 일면과 제2 비아(120)의 측면을 따라 형성된 제3 막(131), 제3 막(131) 상에 배치되는 제4 막(133)을 포함한다. 예를 들어, 제3 막(131)은 산화막이고, 제4 막(133)은 질화막일 수 있다. 제2 트렌치의 바닥면은 제4 막(133)의 바닥보다 높고, 제4 막(133)의 상면보다 낮다.
제1 패드(50)는 제1 베리어층(51), 제1 씨드층(53), 제1 도금층(55)을 포함한다. 제2 패드(150)는 제2 베리어층(151), 제2 씨드층(153), 제2 도금층(155)을 포함한다.
제1 베리어층(51)의 상면의 적어도 일부는, 제1 비아(20)의 상면보다 아래에 위치한다. 제2 베리어층(151)의 상면의 적어도 일부는, 제2 비아(120)의 상면보다 아래에 위치한다.
도시된 것과 같이, 제1 트렌치의 제1 바닥면과 제1 측면은 둔각을 이루고, 제2 트렌치의 제2 바닥면과 제2 측면은 둔각을 이룰 수 있다. 제1 트렌치의 제1 바닥면과 제1 측면 사이의 각도는, 제1 비아(20)의 노출된 측벽과 제1 트렌치의 제1 바닥면 사이의 각도보다 클 수 있다. 제2 트렌치의 제2 바닥면과 제2 측면 사이의 각도는, 제2 비아(120)의 노출된 측벽과 제2 트렌치의 제2 바닥면 사이의 각도보다 클 수 있다.
한편, 제1 디바이스(1)는 웨이퍼 또는 다이(die)이고, 제2 디바이스(1a)는 웨이퍼 또는 다이일 수 있다. 예를 들어, 제1 디바이스(1)는 웨이퍼이고, 제2 디바이스(1a)가 다이인 경우 D2W(Die to Wafer) 하이브리드 본딩이 형성된다. 제1 디바이스(1)는 웨이퍼이고, 제2 디바이스(1a)가 웨이퍼인 경우 W2W(Wafer to Wafer) 하이브리드 본딩이 된다. 제1 디바이스(1)는 다이이고, 제2 디바이스(1a)가 다이인 경우 D2D(Die to Die) 하이브리드 본딩이 된다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 6은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 트렌치(60)의 바닥면과 측면 사이의 각도가 둔각이 아니라, (실질적으로) 수직일 수 있다. 도 6을 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 절연층(30)이 2개 이상의 층이 아니라, 1개층으로 이루어질 수 있다.
도 7 내지 도 12는 전술한 반도체 장치가 적용된 반도체 패키지를 도시한 도면들이다.
도 7은 본 발명의 제1 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 7을 참고하면, 도시된 반도체 패키지는 칩-온-웨이퍼(CoW) 형태의 패키지이다. 재배선 구조(1124)의 타면에는 전도성 커넥터(1126)가 형성되어 있다. 전도성 커넥터(1126)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 필러(metal pillar), C4(controlled collapse chip connection) 범프, 마이크로 범프, 무전해 니켈 무전해 팔라듐 침지 금(ENEPIG) 기술로 형성된 범프 등일 수 있다. 전도성 커넥터(1126)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 일부 실시형태에 있어서, 전도성 커넥터(1126)는 증착(evaporation), 전기도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 흔하게 사용되는 방법을 통해 초기에 솔더층을 형성함으로써 형성된다. 구조 상에 솔더층이 형성되었으면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다.
절연층(1112)은 재배선 구조(1124)의 일면에 배치되고, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등의 실리콘 함유 절연체로 형성될 수 있다. 절연층(1112)는 스핀 코팅, CVD, PECVD, HDP-CVD 등의 적절한 퇴적 방법에 의해 형성될 수 있다.　 절연층(1112) 내에 전도성 기둥부(1110)를 형성되어 있다. 전도성 기둥부(1110)는 재배선 구조(1124)와 전기적으로 연결된다.
기판(1072) 내에는 비아(또는 TSV, 관통 전극)가 설치된다. 절연막(1078)이 기판(1072)의 일면 상에 형성된다.　제1 패드(50)가 기판(1072)의 비아의 일측에 형성된다. 기판(1172)의 일면에는 제2 패드(150)가 형성되어 있다. 절연막(1178)이 기판(1172)의 일면에, 제2 패드(150)를 둘러싸도록 형성된다. 제1 패드(50)와 제2 패드(150)가 서로 본딩되고, 절연막(1078) 및 절연막(1178)이 서로 본딩된다.
밀봉재(1108)가 기판(1172)를 둘러싸도록 형성된다. 밀봉재(1108)은 몰딩 화합물, 에폭시 등일 수 있다. 밀봉재(1122)는 재배선 구조(1124)의 상면과, 기판(1072, 1172)의 측면을 둘러싸도록 형성된다.
접착제(1120)가 밀봉재(1108) 상에 배치될 수 있다. 접착제(1120)는 임의의 적절한 접착제, 에폭시, 다이 부착막(DAF, die attach film) 등일 수 있다.
도면부호 1100은 중간 패키지이다.
도 8은 본 발명의 제2 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 이하에서, 설명의 편의상 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8을 참고하면, 도 8의 반도체 패키지는 도 7에 도시된 반도체 패키지가 패키지 기판(1202)에 탑재된 형태이다.
패키지 기판(1202)은 실리콘, 게르마늄 등의 반도체 재료로 제조될 수 있다. 한편, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등의 화합물 재료도 사용될 수 있다. 추가로, 패키지 기판(1202)은 SOI 기판일 수도 있다. 일반적으로, SOI 기판은, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합 등의 반도체 재료로 된 층을 포함한다. 일 대안 실시형태에서는, 패키지 기판(202)이 유리 섬유 강화 수지 코어 등의 절연 코어에 기반한다. 코어 재료의 일례는 FR4 등의 유리 섬유 수지이다. 코어 재료의 대안은 BT(bismaleimide-triazine) 수지 또는 대안으로 다른 PCB 재료 또는 필름을 포함한다. ABF 또는 다른 라미네이트 등의 빌드업 필름이 패키지 기판(202)에 사용될 수도 있다.
패키지 기판(1202)은 능동 및 수동 디바이스를 포함할 수 있다. 당업자라면 트랜지스터, 커패시터, 레지스터, 이들의 조합 등의 다양한 디바이스가 패키지(1200)에 대한 설계의 구조적 및 기능적 요건을 생성하는데 사용될 수 있음을 알 것이다. 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다. 일부 실시형태에서는, 패키지 기판(1202)에 실질적으로 능동 및 수동 디바이스가 없다.
패키지 기판(1202)은 금속화층과 비아 그리고 금속화층과 비아 위의 본드 패드를 포함할 수도 있다. 금속화층은 능동 및 수동 디바이스 위에 형성될 수 있고 다양한 디바이스를 연결하여 기능 회로를 형성하도록 설계된다. 금속화층은 비아가 전도성 재료층을 상호연결하고 있는, 유전체(예컨대, 로우-k 유전체 재료) 및 전도성 재료(예컨대, 구리)의 교번층으로 형성될 수 있고, 임의의 적절한 공정(퇴적, 다마신, 이중 다미신 등)을 통해 형성될 수 있다.
언더필(1204)이 패키지(1200)와 패키지 기판(1202) 사이에 형성되어 전도성 커넥터(1126)를 둘러쌀 수 있다. 언더필(1204)은 패키지(1200)가 부착된 후에 모세관 플로우 공정에 의해 형성될 수도 있고, 또는 패키지(1200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수도 있다. 전도성 커넥터(1206)는 예컨대 BGA 커넥터일 수 있고, 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 동류, 또는 이들의 조합 등의 전도성 재료를 포함할 수 있다.
도 9는 본 발명의 제3 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의상 도 7 및 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8의 반도체 패키지는 재배선 구조(1124) 위에 2개의 기판(1072, 1172)이 적층되는 구조이지만, 도 9의 반도체 패키지는 재배선 구조(1124) 위에 3개 이상의 기판(1072, 1172, 1272)이 적층되는 구조이다. 밀봉재(1108)가 기판(1172, 1272)를 둘러싸도록 형성된다.
도 10은 본 발명의 제4 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 10을 참고하면, 재배선 구조(1414)의 타면에 전도성 커넥터(1416)가 배치된다. 재배선 구조(1414)의 일면에 집적 회로 디바이스(1050, 1070)이 적층되어 있다. 밀봉재(1412)는 집적 회로 디바이스(1050, 1070)의 주변을 밀봉한다. 밀봉재(1412)를 관통하는 수직배선(1404, 1412)이 형성된다. 수직배선(1404)은 재배선 구조(1414)와 집적 회로 디바이스(1070)을 직접 연결한다. 수직배선(1422)은 밀봉재(1412)를 완전히 관통하여 재배선 구조(1414)와 연결된다. 밀봉재(1412) 상에는 유전체층(1420)이 형성되고, 유전체층(1420)은 수직배선(1422)을 노출하는 개구부(1424)가 형성될 수 있다.
도 11은 본 발명의 제5 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의상 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 10의 반도체 패키지는 재배선 구조(1414) 위에 2개의 집적 회로 디바이스(1050, 1070)이 적층되는 구조이지만, 도 11의 반도체 패키지는 재배선 구조(1414) 위에 3개 이상의 기판(1050A, 1050B, 1070)이 적층되는 구조이다. 밀봉재(1412)가 기판(1050A, 1050B, 1070)를 둘러싸도록 형성된다.
이하에서, 도 12 내지 도 18, 도 1을 참고하여 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 12 내지 도 18은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 12를 참고하면, 기판(10) 내에는 비아(20)(예를 들어, TSV)가 형성되고, 비아(20)가 기판(10)의 일면보다 돌출된다. 비아(20)의 측벽 일부와, 기판(10)의 일면을 따라서 제1 막(31)이 컨포말하게 형성되어 있다. 제1 막(31) 상에 제2 막(33)이 형성되어 있다. 예를 들어, 제1 막(31)은 산화막이고, 제2 막(32)은 질화막일 수도 있으나, 이에 한정되지 않는다. 제1 막(31) 및 제2 막(33)은 패시베이션층에 해당한다.
도 13을 참고하면, 도 12의 결과물 상에 보호층(40)을 형성한다. 보호층(40)은 산화막일 수 있으나, 이에 한정되지 않는다. 여기서, 패시베이션층과 보호층(40) 사이에는 식각정지층이 개재되지 않는다.
도 14를 참고하면, 보호층(40) 상에 마스크 패턴(49)을 형성한다.
도 15를 참고하면, 마스크 패턴(49)을 이용하여 보호층(40) 및 패시베이션층(31, 33)을 식각하여 트렌치(60)를 형성할 수 있다. 즉, 비아(20)의 측벽(20b)의 일부와 상면(20a)이 노출되도록 과식각할 수 있다. 도시된 것과 같이, 트렌치(60)의 바닥면(60b)과 측면(60a) 사이의 각도는 둔각일 수 있다. 트렌치(60)의 바닥면(60b)과 측면(60a) 사이의 각도는 비아(20)의 노출된 측벽(20b)과 트렌치(60)의 바닥면(60b) 사이의 각도보다 클 수 있다.
도 16을 참고하면, 마스크 패턴(49)을 제거한다.
도 17을 참고하면, 보호층(40)의 상면, 트렌치(60)의 바닥면(60b)과 측면(60a), 비아(20)의 노출된 측벽(20b)과 상면(20a)을 따라서 컨포말하게 베리어층(51a)을 형성한다. 베리어층(51a) 상에, 베리어층(51a)의 프로파일에 따라 씨드층(53a)을 형성한다.
도 18을 참고하면, 씨드층(53a) 상에 도금층(55a)을 형성한다.
다시 도 1을 참고하면, 보호층(40) 상면이 노출되도록 평탄화하여, 패드(50)를 완성한다.
본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에서, 식각정지층을 형성하지 않기 때문에 제조공정이 단순화될 수 있다. 즉, 식각정지층의 형성단계, 식각후 남은 식각정지층의 제거단계가 생략될 수 있다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체　패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 19를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체　장치/패키지들은 메모리 카드(2200)에 응용될 수 있다.
메모리 카드(2200)는 호스트(2230)와 메모리(2210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(2220)를 포함할 수 있다. 에스램(2221)은 중앙처리장치(2222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(2223)는 메모리 카드(2200)와 접속되는 호스트(2230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(2224)는 메모리(2210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(2225)는 메모리(2210)와 인터페이싱할 수 있다. 중앙처리장치(2222)는 메모리 컨트롤러(2220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
예를 들어, 메모리(2210) 및 중앙처리장치(2222) 중 적어도 하나는, 본 발명의 몇몇 실시예들에 따른 반도체　장치/패키지들 중 적어도 하나를 포함할 수 있다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체　패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 20을 참조하면, 본 발명의 실시예들에 따른 반도체　장치/패키지들은 정보 처리 시스템(2300)에 응용될 수 있다.
정보 처리 시스템(2300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 정보 처리 시스템(2300)은, 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(2310), 모뎀(2320), 중앙처리장치(2330), 램(2340), 그리고 유저인터페이스(2350) 등을 포함할 수 있다. 메모리 시스템(2310)은 메모리(2311)와 메모리 컨트롤러(2312)를 포함하며, 도 19의 메모리 카드(2200)와 실질적으로 동일하게 구성될 수 있다. 또한, 중앙처리장치(2330) 및 램(2340) 중 적어도 어느 하나는 본 발명의 몇몇 실시예들에 따른 반도체　장치/패키지들 중 적어도 하나를 포함할 수 있다.
이러한 메모리 시스템(2310)에는 중앙처리장치(2330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(2300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(2310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(2300)은 대용량의 데이터를 메모리 시스템(2310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 장치
10: 기판
20: 비아
30: 패시베이션층
31: 제1 막
33: 제2 막
40: 보호층
51: 베리어층
53: 씨드층
55: 도금층

Claims (20)

  1. 기판의 일면 상에 형성되고, 트렌치를 포함하는 절연층;
    상기 기판 내에서부터 상기 기판의 일면 및 상기 트렌치의 바닥면을 관통하도록 연장되어, 측벽의 일부와 상면이 노출되는 비아; 및
    상기 노출된 비아의 측벽의 일부와 상면과 접촉하고 상기 트렌치를 채우도록 형성된 패드를 포함하고,
    상기 절연층은 상기 기판의 일면 상에 배치된 패시베이션층과, 상기 패시베이션층 상에 배치된 보호층을 포함하고, 상기 패시베이션층과 상기 보호층 사이에는 식각정지층이 개재되지 않고, 상기 트렌치의 바닥면은 상기 기판의 일면보다 높고 상기 패시베이션층의 상면보다 낮은, 반도체 장치.
  2. 제 1항에 있어서,
    상기 트렌치의 바닥면과 측면은 둔각을 이루는, 반도체 장치.
  3. 제 1항에 있어서,
    상기 트렌치의 바닥면과 측면 사이의 각도는 제1 각이고,
    상기 비아의 노출된 측벽과 트렌치의 바닥면 사이의 각도는 제2 각이고,
    상기 제1 각은 제2 각보다 큰, 반도체 장치.
  4. 제 1항에 있어서,
    상기 패시베이션층의 상면과 상기 비아의 상면은 동일 평면에 형성되는, 반도체 장치.
  5. 제 4항에 있어서,
    상기 패시베이션층은, 상기 기판의 일면과 상기 비아의 측벽을 따라 형성된 제1 막과, 상기 제1 막 상에 배치되고 상기 제1 막과 다른 제2 막을 포함하고, 상기 트렌치의 바닥면은 상기 제2 막의 바닥보다 높고, 상기 제2 막의 상면보다 낮은, 반도체 장치.
  6. 제 1항에 있어서, 상기 패드는
    상기 트렌치의 측면과 바닥면, 상기 비아의 노출된 측벽과 상면을 따라서 컴포말하게 형성된 베리어층과,
    상기 베리어층 상에 형성되고 상기 트렌치를 매립하는 도금층을 포함하는, 반도체 장치.
  7. 제 6항에 있어서,
    상기 베리어층의 상면의 적어도 일부는, 상기 비아의 상면보다 아래에 위치하는, 반도체 장치.
  8. 제 1항에 있어서,
    상기 비아는 제1 폭을 갖고,
    상기 패드의 최저면에서의 제2 폭은 상기 제1 폭보다 크고,
    상기 패드의 최상면에서의 제3 폭은 상기 제2 폭보다 큰, 반도체 장치.
  9. 서로 본딩된 제1 디바이스와 제2 디바이스를 포함하되,
    상기 제1 디바이스는
    제1 기판의 제1 면 상에 형성되고, 제1 트렌치를 포함하는 제1 절연층과,
    상기 제1 기판 내에서부터 상기 제1 기판의 제1 면 및 상기 제1 트렌치의 제1 바닥면을 관통하도록 연장되어, 측벽의 일부와 상면이 노출되는 제1 비아와,
    상기 노출된 제1 비아의 측벽의 일부와 상면과 접촉하고 상기 제1 트렌치를 채우도록 형성된 제1 패드를 포함하고,
    상기 제2 디바이스는
    제2 기판의 제2 면 상에 형성되고, 제2 트렌치를 포함하는 제2 절연층과,
    상기 제2 기판 내에서부터 상기 제2 기판의 제2 면 및 상기 제2 트렌치의 제2 바닥면을 관통하도록 연장되어, 측벽의 일부와 상면이 노출되는 제2 비아와,
    상기 노출된 제2 비아의 측벽의 일부와 상면과 접촉하고 상기 제2 트렌치를 채우도록 형성된 제2 패드를 포함하고,
    상기 제1 절연층과 상기 제2 절연층은 서로 본딩되고, 상기 제1 패드와 상기 제2 패드는 서로 본딩된, 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 트렌치의 제1 바닥면과 제1 측면은 둔각을 이루는, 반도체 장치.
  11. 제 9항에 있어서,
    상기 제1 트렌치의 제1 바닥면과 제1 측면 사이의 각도는 제1 각이고,
    상기 제1 비아의 노출된 측벽과 제1 트렌치의 제1 바닥면 사이의 각도는 제2 각이고,
    상기 제2 각은 제1 각보다 큰, 반도체 장치.
  12. 제 9항에 있어서,
    상기 제1 절연층은 상기 제1 기판의 제1 일면 상에 형성된 패시베이션층과, 상기 패시베이션층 상에 형성된 보호층을 포함하고,
    상기 패시베이션층의 상면과 상기 제1 비아의 상면은 동일 평면에 형성되고,
    상기 제1 트렌치의 바닥면은 상기 제1 기판의 제1 면보다 높고, 상기 패시베이션층의 상면보다 낮은, 반도체 장치.
  13. 제 12항에 있어서,
    상기 패시베이션층은, 상기 제1 기판의 제1 면과 상기 제1 비아의 측벽을 따라 형성된 산화막과, 상기 산화막 상에 배치된 상기 질화막을 포함하고, 상기 제1 트렌치의 제1 바닥면은 상기 질화막의 바닥보다 높고, 상기 질화막의 상면보다 낮은, 반도체 장치.
  14. 제 9항에 있어서,
    상기 제1 디바이스는 웨이퍼 또는 다이(die)이고, 상기 제2 디바이스는 웨이퍼 또는 다이인, 반도체 장치.
  15. 기판의 일면 상에 형성된 절연층을 형성하되, 상기 기판 및 상기 절연층 내에는 비아가 위치하고,
    상기 절연층을 식각하여 트렌치를 형성하되, 상기 트렌치에 의해 상기 비아의 측벽의 일부와 상면이 노출되고,
    상기 노출된 비아의 측벽의 일부와 상면과 접촉하고 상기 트렌치를 채우도록 패드를 형성하는 것을 포함하는, 반도체 장치의 제조 방법.
  16. 제 15항에 있어서,
    상기 트렌치의 바닥면과 측면은 둔각을 이루는, 반도체 장치의 제조 방법.
  17. 제 15항에 있어서,
    상기 트렌치의 바닥면과 측면 사이의 각도는 제1 각이고,
    상기 비아의 노출된 측벽과 트렌치의 바닥면 사이의 각도는 제2 각이고,
    상기 제1 각은 제2 각보다 큰, 반도체 장치의 제조 방법.
  18. 제 15항에 있어서, 기판의 일면 상에 형성된 절연층을 형성하는 것은,
    상기 기판의 일면 상에 패시베이션층을 형성하되, 상기 패시베이션층에 의해 상기 비아의 측벽이 커버되며 상기 비아의 상면이 노출되고,
    상기 패시베이션층 및 상기 비아의 상면 상에 보호층을 포함하는 것을 포함하는, 반도체 장치의 제조 방법.
  19. 제 18항에 있어서, 상기 트렌치를 형성하는 것은,
    상기 보호층의 상면 상에 마스크 패턴을 형성하고,
    상기 마스크 패턴을 이용하여 상기 보호층 및 상기 패시베이션층을 식각하여, 상기 비아의 측벽의 일부와 상면이 노출되도록 하는 것을 포함하는, 반도체 장치의 제조 방법.
  20. 제 19항에 있어서,
    상기 패시베이션층과 상기 보호층 사이에는 식각정지층이 개재되지 않는, 반도체 장치의 제조 방법.


KR1020210091761A 2021-07-13 2021-07-13 반도체 장치 및 그 제조 방법 KR20230011120A (ko)

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