JP2009081351A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】シールリングを備えた半導体チップの形成においてフォトレジスト等をスピンコートする際に、シールリングのコーナーに起因してストリエーションが生じやすい。
【解決手段】配線金属層及びコンタクトを積層して、半導体チップ２０の素子形成領域２２を囲むシールリング構造２８を形成する。シールリング構造２８の平面形状は、半導体チップ２０の形状に対応した矩形をベースとしつつ、当該矩形のコーナー部分６０を面取りした形状とする。すなわち、シールリング構造２８は、角を面取りされた矩形の周に沿って配置される。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に、半導体基板からダイシングにより分離された半導体チップのダイシング面からの水分、湿気等の浸入を防止するシールリングを備えた半導体装置及びその製造方法に関する。

半導体集積回路（ＩＣ）は、ウェハ上に複数形成された後、ダイシングにより半導体チップとされＩＣ毎に分離される。ダイシングにより生じる半導体チップの側面には層間絶縁膜が露出し、ここから水分や湿気等が侵入してＩＣの誤動作や破壊を引き起こし得る。そこで、半導体チップ側面からの湿気等の進入を阻止するためにシールリングが形成される。図４は、半導体チップ２の平面図である。この図に示すように、チップ２上にてＩＣが形成された領域４の周囲にシールリング６が形成される。

シールリング６は、半導体基板上に配線を形成する金属層を用いて形成される。アルミニウム（Ａｌ）等で形成される多層配線の各配線金属膜をパターニングして、シールリング６に対応する形状の金属層パターンが形成される。複数層の金属層パターン間及び最下層の金属層パターンと半導体基板との間に積層される層間絶縁膜には開口が設けられ、当該開口にはタングステンプラグ等が埋め込まれる。これにより、複数層の金属層パターンの最上層から基板表面まで垂直方向に接続されたシールリング６が形成される。
特開平６−９７３７４号公報 特開２０００−２３２１０４号公報

ウェハに半導体チップを隙間無くレイアウトし、ウェハ１枚当たりのチップ収量を確保できることや、ダイシングの容易さ等の観点から、一般に半導体チップの平面形状は矩形とされ、これに対応してＩＣの形成領域４及びシールリング６も基本的に矩形に形成される。

ここで、完成した、又は形成過程でのシールリング６の上に、フォトレジスト等の液状材料をスピンコートすることがあり得る。その場合に、矩形のシールリング６のコーナーに端を発するストリエーションが生じやすいという問題があった。

ここで、このウェハに塗布された液状材料のストリエーションは、塗布する膜厚を増加させれば軽減できる。しかし、そのための液状材料の所要膜厚は、シールリング６部分の段差に応じて増加する。よって、大電流を流す配線を形成するなどのために配線金属層を厚くする場合、液状材料の所要膜厚が塗布困難な値となって、ストリエーションの抑制が困難となる場合があった。また、フォトレジストなどのように塗布後にパターニングするものの場合、その膜厚が厚くなるとエッチングが困難になるという不都合もあった。

本発明は上記問題点を解決するためになされたものであり、製造工程においてシールリングの上に塗布される液状材料のストリエーションが軽減される半導体装置の構造及び当該ストリエーションが軽減される製造方法を提供することを目的とする。

本発明に係る半導体装置は、半導体基板に配置された素子形成領域と、前記半導体基板上に積層される金属材からなり前記素子形成領域を囲むシールリング構造と、を有するものであって、前記シールリング構造が、角を面取りされた平面形状の周に沿って配置されるものである。

本発明によれば、例えば、シールリング構造の内側からシールリング構造のコーナー部分へ向けて流れる液状材料が当該コーナー部分にて絞り込まれる度合いが、角の面取りをしない場合に比べて緩和され得る。その結果、流れに直交する方向における液状材料の疎密変化が緩和され、ストリエーションが軽減される。

以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。

図１は実施形態の半導体装置である半導体チップ２０の模式的な平面図であり、図２は、図１における直線Ａ−Ａ’に沿った半導体チップ２０の模式的な垂直断面図である。

半導体チップ２０は、ウェハから切り出される前の処理にて、その中央部に設けられる素子形成領域２２内にトランジスタ等の回路素子や配線が形成される。また、素子形成領域２２の外側の領域２４は、例えば、ウェハ（半導体基板２５）表面に厚いＬＯＣＯＳ（局所酸化膜）２６が形成され、素子形成領域２２を半導体チップ２０の端部から分離する。この分離領域２４に、素子形成領域２２を囲んでシールリング構造２８が形成される。なお、半導体基板２５上には、配線やシールリング構造２８などの構造が、ウェハ状態にて材料の積層、パターニング等を行って形成される。その際、フォトレジストや、層間絶縁膜や上部の平坦化膜、保護膜の形成に用いられる材料には、液体状態を有し基板表面に塗布されるものがある。この塗布工程は一般にスピンコート法で行われる。ウェハ状態でのＩＣの形成工程が完了すると、半導体チップ２０は、ダイシングによりウェハから矩形に切り出される。

次にシールリング構造２８の構造及び形成工程について説明する。シールリング構造２８は、層間絶縁膜３０，３２，３４，３６に形成された金属プラグ４０，４２，４４，４６と、配線を形成する配線金属層からなるシールリング（単層シールリング）５０，５２，５４，５６とが交互に積層された構造を有する。

具体的には、ＬＯＣＯＳ２６上に層間絶縁膜３０が積層され、フォトリソグラフィ技術で形成される複数のコンタクト孔が、シールリング構造２８を形成する位置に沿って配列される。これらコンタクト孔にはタングステン（Ｗ）が充填され、金属プラグ４０としてタングステンプラグが形成される。

層間絶縁膜３０及び金属プラグ４０の表面は、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）により平坦化され、その上に配線金属層である第１Ａｌ膜が堆積される。第１Ａｌ膜をパターニングして、素子形成領域２２の配線と同時に、第１層のシールリング５０が形成される。

パターニングされた第１Ａｌ膜の上には層間絶縁膜３２が積層され、第１層のシールリング５０の上に、上述の第１層と同様にして、素子形成領域２２でのコンタクト及び配線の形成と同時に、第２層の金属プラグ４２及びシールリング５２が順次積層される。第１層シールリング５０と第２層シールリング５２との間は、金属プラグ４２で接続される。

さらに同様にして第２Ａｌ膜の上には層間絶縁膜３４が積層され、第２層のシールリング５２の上に、素子形成領域２２でのコンタクト及び配線の形成と同時に、第３層の金属プラグ４４及びシールリング５４が順次積層される。第２層シールリング５２と第３層シールリング５４との間は、金属プラグ４４で接続される。

最後にシールリング構造２８の最上層となる第４層の金属プラグ４６及びシールリング５６が積層される。この工程も第１から第３層と同様であり、第３Ａｌ膜の上に積層された層間絶縁膜３６に金属プラグ４６が埋め込まれ、その上に第４層Ａｌ膜を堆積し、これをフォトリソグラフィ技術によりパターニングして、素子形成領域２２での配線の形成と同時に、第４層のシールリング５６が積層される。第３層シールリング５４と第４層シールリング５６との間は、金属プラグ４６で接続される。

ここで本半導体チップ２０には、ＣＭＯＳ（Complementary MOSFET）等の比較的駆動電流が小さい素子と、ＤＭＯＳ（Double-Diffused MOSFET）等の大きな駆動電流を要する素子とが混載され、この構成のため、第４Ａｌ膜は厚く形成され、これを用いて、例えば、ＤＭＯＳ等に対応した大電流を流す配線が形成される。例えば、第４Ａｌ膜の厚みは３μｍ程度とされる。一方、第１から第３Ａｌ膜は、例えば、ＣＭＯＳ等に対応した比較的少ない許容電流を流す配線の形成に用いられ、０．６μｍ程度の厚みに形成される。

このように第４層シールリング５６は、その下地となる層間絶縁膜３６の表面からの高さが３μｍ程度といった大きな段差を形成する。そのため、この上に積層を行う際には、下層の薄いＡｌ膜で形成される第１から第３層シールリング５０，５２，５４の上に積層を行う場合よりも、ステップカバレッジなどに対する配慮が必要となる。特に、スピンコート法によりフォトレジスト等の液状材料を塗布して、第４層シールリング５６の段差を覆う層を形成する場合には、上述したようにコーナー部分にてストリエーションが発生しやすい。半導体チップ２０では、シールリング構造２８の平面形状を、半導体チップ２０の形状に対応した矩形をベースとしつつ、当該矩形のコーナー部分６０を面取りした形状とすることで、このストリエーションの抑制を可能としている。すなわち、シールリング構造２８は、角を面取りされた矩形の周に沿って配置される。

コーナー部分６０の面取りは、図１に示すように、矩形の角を斜め（隣接辺に対して約４５°の傾斜）に切り取るような形とすることができる。図３は、角を面取りした場合としない場合とでの液状材料の流れを模式的に示す図である。図３（ａ）に示すように、シールリング構造の段差が直角に接続される従来のコーナー部分６４では、シールリング構造の内側からコーナー部分６４へ向かう液状材料の流れ（矢印６２）がコーナーの隅に集中しやすい結果、シールリング構造の外側にて、流れに直交する方向に対しての液状材料の疎密の差が大きくなりやすいことが考えられる。これに対して、図３（ｂ）に示す面取りしたコーナー部分６０では、液状材料の流れ（矢印６６）の集中が緩和され、疎密差が低減され得る。液状材料の塗布に対し、面取りの有無がもたらす違いは概念的にはこのように理解でき、このような違いが、半導体チップ２０のように面取りしたコーナー部分６０にて、この部分に端を発するストリエーションを抑制できることに関係していると推測される。

ちなみに、面取りは、図１のような直線的なものである必要はなく、円弧のような曲線とすることも好適である。面取りの規模、例えば、シールリング構造２８の内側での面取り部分の長さは、段差の高さや液状材料の粘性等を考慮して決めることができる。例えば、定性的には、段差が大きいほど面取りは大きい方が好適となる。一方、面取りを大きくするほど、素子形成領域２２が制限され、一方、半導体チップ２０の角のデッドスペースが増加する。したがって、面取りをどの程度とするかは、種々の条件を勘案して定められる。

第４層シールリング５６上に液状材料を塗布する工程の例を述べる。例えば、半導体チップ２０が素子形成領域２２に受光部を有したデバイスである場合に、当該受光部に対応する領域の層間絶縁膜３０，３２，３４，３６をエッチングして開口部を設け、層間絶縁膜での入射光の減衰を防ぐ構成とすることがある。この場合に、第４層シールリング５６上にフォトレジストをスピンコートで塗布し、当該フォトレジストを用いて、層間絶縁膜３０をエッチングするためのマスクを形成する。

また、第４層シールリング５６が形成されたウェハには、例えば、保護膜としてシリコン窒化膜が堆積され、さらにこのシリコン窒化膜に対する保護膜７０としてポリイミドがスピンコートで塗布され得る。

また、ここでは、第４層シールリング５６に着目したが、第１から第３層シールリング５０，５２，５４についても、第４シールリング５６と同じ面取り形状とすることができ、これによりシールリング構造２８全体を面取りされた平面形状とすることができる。

本発明の実施形態である半導体チップの模式的な平面図である。 図１に示す半導体チップの直線Ａ−Ａ’に沿った模式的な垂直断面図である。 シールリング構造の平面形状の角を面取りした場合としない場合とでの液状材料の流れを模式的に示す図である。 従来の半導体チップの平面図である。

符号の説明

２０ 半導体チップ、２２ 素子形成領域、２４ 分離領域、２６ ＬＯＣＯＳ、２８ シールリング構造、３０，３２，３４，３６ 層間絶縁膜、４０，４２，４４，４６ 金属プラグ、５０，５２，５４，５６ シールリング、６０ コーナー部分、７０ 保護膜。

Claims (3)

1. 半導体基板に配置された素子形成領域と、前記半導体基板上に積層される金属材からなり前記素子形成領域を囲むシールリング構造と、を有する半導体装置において、
   前記シールリング構造は、角を面取りされた平面形状の周に沿って配置されること、を特徴とする半導体装置。
2. 半導体基板に配置された素子形成領域と、前記半導体基板上に積層される金属材からなり前記素子形成領域を囲むシールリング構造と、を有する半導体装置において、
   さらに、前記シールリング構造により段差が生じた当該半導体装置の表面に、液体状態にて流動させて塗布し積層した塗布層を有し、
   前記シールリング構造は、角を面取りされた平面形状の周に沿って配置されること、を特徴とする半導体装置。
3. 半導体基板に配置された素子形成領域と、前記半導体基板上に形成され、前記素子形成領域を囲むシールリング構造とを有する半導体装置を製造する方法において、
   前記半導体基板上に積層した前記配線金属膜をパターニングして、前記シールリング構造の一部として積層される単層シールリングを形成する工程と、
   前記単層シールリングにより生じた段差が生じた当該半導体装置の表面に、液状材料をスピンコート法により塗布する工程と、
   を有し、
   前記単層シールリングは、角を面取りされた平面形状の周に沿ったリング形状に形成されること、を特徴とする半導体装置の製造方法。

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