CN109344507A - 一种节省芯片面积的布局结构及制备方法 - Google Patents

一种节省芯片面积的布局结构及制备方法 Download PDF

Info

Publication number
CN109344507A
CN109344507A CN201811159253.8A CN201811159253A CN109344507A CN 109344507 A CN109344507 A CN 109344507A CN 201811159253 A CN201811159253 A CN 201811159253A CN 109344507 A CN109344507 A CN 109344507A
Authority
CN
China
Prior art keywords
chip
nucleus module
area
corner
angled corner
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811159253.8A
Other languages
English (en)
Inventor
王锐
李景琼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangxin Microelectronics (guangzhou) Co Ltd
Original Assignee
Guangxin Microelectronics (guangzhou) Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangxin Microelectronics (guangzhou) Co Ltd filed Critical Guangxin Microelectronics (guangzhou) Co Ltd
Priority to CN201811159253.8A priority Critical patent/CN109344507A/zh
Publication of CN109344507A publication Critical patent/CN109344507A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Architecture (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明属于芯片布局设计技术领域，特别是涉及一种节省芯片面积的布局结构及制备方法。本发明主要是结合AIO的流程，在数字货币矿机芯片或者高性能并行计算芯片中，合理利用设计rule,改变模块形状将芯片corner面积浪费降低到最低的一种芯片布局结构。通过切除核心模块直角转角，将切除直角转角的核心模块设置于芯片角，并且切除角相对芯片sealring拐角放置；并且通过增加切除直角转角的核心模块的宽度或长度使切除直角转角的核心模块的面积不变。从而来实现芯片面积的减小。

Description

一种节省芯片面积的布局结构及制备方法
技术领域
本发明属于芯片布局设计技术领域，特别是涉及一种节省芯片面积的布局结构及制备方法。
背景技术
在数字货币矿机芯片或者高性能并行计算芯片中，芯片面积是一项非常关键的指标，特别是采用了10nm,7nm,或者更先进工艺的设计中，一点面积的浪费都造成了芯片成本和市场竞争力的巨大损失。
现有数字货币矿机芯片或高性能并行计算芯片，因为工艺先进，芯片耗电量巨大，都是采用先进的FLIPCHIP封装设计，版图io现有的布局技术方案分为两种，一种是PIO方案，就是在芯片核心区域外面放置一圈PIO pad instance见图1，其中1-seal ring；2-芯片周边IO器件区；3-芯片核心器件区域。另外一种是AREA IO方案，将AreaIO pad instance放置在芯片核心区域见图2，1-sealring；2-芯片中间IO区域；3-芯片核心器件区域。
PIO技术方案中，在芯片周边会有一圈IO instance的放置，以三星10nm工艺的芯片为例，IO pad的宽度为150um.在芯片周边放置一圈IO,以一颗3mmx3mm的芯片为例，损失的面积为(0.15mm*3mm*4-0.15mm*0.15mm*2)/(3mm*3mm)*100％＝15％。
现有的AIO技术方案中，在芯片的四个角必须有一个75umx75um的corner留给sealring.在大多数情况下，数字货币矿机芯片或者高性能并行计算芯片会有复制的大量并行计算核心，由于四个corner的存在，也会造成一定的版图面积浪费(见图3)，其中1-searlring；2-芯片中间IO区域；3-芯片核心器件区域；4-21-并行处理核心；22-23-IP模块。
想要进一步节省版图面积浪费，目前现有技术中还没有更好的结构及方案。
发明内容
本发明公开了一种节省芯片面积的布局结构及制备方法，解决了现有技术中的芯片布局芯片面积过大的技术问题。
具体技术方案是，本发明主要是结合AIO的流程，在数字货币矿机芯片或者高性能并行计算芯片中，合理利用设计rule,改变模块形状将芯片corner面积浪费降低到最低的一种芯片布局结构。至少两个核心模块分别切除一个直角转角，所述切除直角转角的核心模块的转角边长大于或等于芯片sealring拐角边长，所述切除直角转角的核心模块放置于芯片角，切除角相对芯片sealring拐角放置；并且通过增加切除直角转角的核心模块的宽度或长度使切除直角转角的核心模块的面积不变。
优选的，所述被切除直角转角的核心模块为四个，四个被切除直角转角的核心模块设置与芯片的四个角，切除角相对芯片sealring拐角放置。
进一步的，核心模块切除直角转角面积为75umx75um。
一种节省芯片面积的布局结构的制备方法，包括以下步骤，例化核心模块、例化切除直角转角的核心模块网表、切除直角转角核心模块布局调整、电源规划、标准单元放置、时钟树综合、绕线、模块实现完成以后，通过lef和timing lib文件集成到芯片顶层，芯片顶层布局切除直角转角核心模块、规则模块核心，顶层电源规划、顶层标准单元放置、顶层时钟树综合、顶层绕线，最后全芯片signoff。
有益效果，本技术方案能够最大程度的节约芯片拐角造成的面积浪费，降低芯片成本；在先进工艺制造进程中，芯片流片的成本昂贵，单片wafer上放置尽量多数量的芯片能够有效的降低最终芯片的成本和摊薄流片的费用；特别是在数字货币矿机或者高新能并行计算领域，一台机器拥有上百甚至上千颗芯片，面积的极致节省尤其重要。本方案能够作为一种大规模推广的方案广泛应用在芯片设计实现过程中。
附图说明
图1是传统PIO布局方式的芯片布局图。
图2是传统AIO布局方式的芯片布局图。
图3是一种传统高性能并行计算多核芯片布局图。
图4是本实例采用的提高芯片sealring拐角利用率的芯片布局图。
图5是切除直角核心模块宽度增加示意图。
图6是本实例采用的芯片物理实现流程图
附图1标记：101-sealring；102-芯片周边IO器件区；103-芯片核心器件区域。
附图2标记：20-sealring；202-芯片中间IO区域；203-芯片核心器件区域。
附图3标记：301-searlring；302-芯片中间IO区域；303-芯片核心器件区域；304-321-并行处理核心；322-323-IP模块。
附图4标记：401-searlring；402-芯片中间IO区域；403-芯片核心器件区域；404-417-并行处理核心；418-421-切角处理核心模块；422-423-IP模块。
具体实施方式
现有的PIO技术方案中，在芯片周边会有一圈IO instance的放置，以三星10nm工艺的芯片为例，IO pad的宽度为150um.在芯片周边放置一圈IO,以一颗3mmx3mm的芯片为例，损失的面积为(0.15mm*3mm*4-0.15mm*0.15mm*2)/(3mm*3mm)*100％＝15％。
现有的AIO技术方案中，在芯片的四个角必须有一个75umx75um的corner留给sealring.在大多数情况下，数字货币矿机芯片或者高性能并行计算芯片会有复制的大量并行计算核心，由于四个corner的存在，会造成一定的版图面积浪费见图3，其中301-searlring；302-芯片中间IO区域；303-芯片核心器件区域；304-321-并行处理核心；322-323-IP模块。
为可解决上述技术问题，本发明具体实施例如下，
实施例1，本技术方案在芯片物理设计实现过程中，增加非规则形状的核心模块的实现，在两个核心模块切除掉75umx75um的拐角区域，然后再增加非规则形状的核心模块的长度或宽度，从而保证整体的非规则形状核心模块版图面积不变，然后让非规则形状核心模块和普通核心模块一样可以物理实现，然后将这两个切除掉75umx75um的拐角区域的核心模块放置于芯片的两个角，切除位置相对芯片外框的sealring放置，可以将sealring的一侧边框向内缩进至少75um，从而实现了在不改变芯片核心逻辑区域大小的情况下，可以将sealring1一侧的边框向内缩进至少75um，从而通过芯片结构布局的改变来减小芯片面积。
实施例2，增加非规则形状的核心模块的实现，在三个核心模块切除掉75umx75um的拐角区域，然后再增加非规则形状的核心模块的长度或宽度，从而保证整体的非规则形状核心模块版图面积不变，然后让非规则形状核心模块和普通核心模块一样可以物理实现，然后将三个切除掉75umx75um的拐角区域的核心模块放置于芯片的三个角，切除位置相对芯片外框的sealring放置，从而实现了在不改变芯片核心逻辑区域大小的情况下，可以将sealring的两侧边框向内缩进至少75um，从而通过芯片结构布局的改变来减小芯片面积。通过切除核心模块的角并且将切除角相对芯片外框的sealring放置，然后放置在芯片角位置，从而缩小芯片面积。
实施例3，增加非规则形状的核心模块的实现，在四个核心模块切除掉75umx75um的拐角区域，然后再增加非规则形状的核心模块的长度或宽度，从而保证整体的非规则形状核心模块版图面积不变，然后让非规则形状核心模块和普通核心模块一样可以物理实现，然后将四个切除掉75umx75um的拐角区域的核心模块放置于芯片的四个角，切除位置相对芯片外框的sealring401放置，从而实现了在不改变芯片核心逻辑区域大小的情况下，可以将sealring401的边框向内缩进至少75um，从而通过芯片结构布局的改变来减小芯片面积。通过切除核心模块的角并且将切除角相对芯片外框的sealring401放置，然后放置在芯片角位置，从而缩小芯片面积。具体见图4现以一颗3mmx3mm的芯片为例，通过本申请中芯片布局结构的设置，芯片的面积相比现有技术中的布局结构实现方式可以节省(75um*3mm*4-75um*75um*4)/(3mm*3mm)*100％＝9.75％的面积。
本申请中所述核心模块的长度或宽度增加方法如图5所示。如长500，宽500的核心模块，切去直角拐角的大小为75*75，那么其宽度增加如图将一个切除边的宽度增加为511.25，从而实现减去的直角面积通过增加一边宽度来实现面积不变。如图4所示其中401表示searlring；402表示芯片中间IO区域；403表示芯片核心器件区域；404-417表示并行处理核心；418-421表示切角处理核心模块；422-423表示IP模块。
本发明还公开了上述节省芯片面积的布局结构的制备方法，具体包括以下步骤，核心模块直角转角切除，增加切除直角转角核心模块的长度或宽度，使切除直角转角核心模块版图面积不变或略大，在标准单元布局的过程中，在拐角周边区域设置partialplacement blockage降低拐角周边区域的标准单元密度，在绕线过程中在拐角周边设置routeguide引导走线，解决由于拐角不规则形状造成的核心模块拥塞和绕线难度增加的问题；切除直角转角的核心模块的切除角相对芯片sealring拐角放置。
具体制备方法流程如图6所示，例化核心模块、例化切除直角转角的核心模块网表、切除直角转角核心模块布局调整、电源规划、标准单元放置以及拐角周边区域标准单元放置的预处理、时钟树综合、绕线以及拐角周边区域绕线的引导、模块实现完成以后，通过lef和timing lib文件集成到芯片顶层，芯片顶层布局切除直角转角核心模块、规则模块核心，顶层电源规划、顶层标准单元放置、顶层时钟树综合、顶层绕线，最后全芯片signoff。

Claims (4)

1.一种节省芯片面积的布局结构，其特征在于：至少两核心模块分别切除一个直角转角，所述切除直角转角的核心模块的转角边长大于或等于芯片sealring拐角边长，所述切除直角转角的核心模块放置于芯片角，切除角相对芯片sealring拐角放置；并且通过增加切除直角转角的核心模块的宽度或长度使切除直角转角的核心模块的面积不变。
2.根据权利要求1所述的节省芯片面积的布局结构，其特征在于：所述被切除直角转角的核心模块为四个，四个被切除直角转角的核心模块放置于芯片的四个角，切除角相对芯片sealring拐角放置。
3.根据权利要求2所述的节省芯片面积的布局结构，其特征在于：核心模块切除直角转角面积为75umx75um。
4.根据权利要求1-3中任一所述节省芯片面积的布局结构的制备方法，其特征在于：具体制备方法为，例化核心模块、例化切除直角转角的核心模块网表、切除直角转角核心模块布局调整、电源规划、标准单元放置、时钟树综合、绕线、模块实现完成以后，通过lef和timing lib文件集成到芯片顶层，芯片顶层布局切除直角转角核心模块、规则模块核心，顶层电源规划、顶层标准单元放置、顶层时钟树综合、顶层绕线，最后全芯片signoff。
CN201811159253.8A 2018-09-30 2018-09-30 一种节省芯片面积的布局结构及制备方法 Pending CN109344507A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811159253.8A CN109344507A (zh) 2018-09-30 2018-09-30 一种节省芯片面积的布局结构及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811159253.8A CN109344507A (zh) 2018-09-30 2018-09-30 一种节省芯片面积的布局结构及制备方法

Publications (1)

Publication Number Publication Date
CN109344507A true CN109344507A (zh) 2019-02-15

Family

ID=65307580

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811159253.8A Pending CN109344507A (zh) 2018-09-30 2018-09-30 一种节省芯片面积的布局结构及制备方法

Country Status (1)

Country Link
CN (1) CN109344507A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111931320A (zh) * 2020-07-21 2020-11-13 广芯微电子（广州）股份有限公司 基于tsp算法的电源开关串联方案
CN112507491A (zh) * 2020-12-14 2021-03-16 泉芯集成电路制造(济南)有限公司 一种参数化单元及其实现方法
CN116882352A (zh) * 2023-07-19 2023-10-13 广芯微电子（广州）股份有限公司 一种芯片面积规划方法、装置、计算机设备及存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090079039A1 (en) * 2007-09-21 2009-03-26 Fujitsu Microelectronics Limited Semiconductor device, method for manufacturing semiconductor device, and method for designing manufacturing semiconductor device
CN101399236A (zh) * 2007-09-27 2009-04-01 三洋电机株式会社 半导体装置及其制造方法
CN103221332A (zh) * 2010-09-18 2013-07-24 快捷半导体公司 减小微机电系统上的应力的封装
CN104600043A (zh) * 2013-10-30 2015-05-06 瑞萨电子株式会社 半导体器件和用于制造半导体器件的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090079039A1 (en) * 2007-09-21 2009-03-26 Fujitsu Microelectronics Limited Semiconductor device, method for manufacturing semiconductor device, and method for designing manufacturing semiconductor device
CN101399236A (zh) * 2007-09-27 2009-04-01 三洋电机株式会社 半导体装置及其制造方法
CN103221332A (zh) * 2010-09-18 2013-07-24 快捷半导体公司 减小微机电系统上的应力的封装
CN104600043A (zh) * 2013-10-30 2015-05-06 瑞萨电子株式会社 半导体器件和用于制造半导体器件的方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111931320A (zh) * 2020-07-21 2020-11-13 广芯微电子（广州）股份有限公司 基于tsp算法的电源开关串联方案
CN112507491A (zh) * 2020-12-14 2021-03-16 泉芯集成电路制造(济南)有限公司 一种参数化单元及其实现方法
CN112507491B (zh) * 2020-12-14 2022-12-30 泉芯集成电路制造(济南)有限公司 一种鳍式场效应晶体管中参数化单元及其实现方法
CN116882352A (zh) * 2023-07-19 2023-10-13 广芯微电子（广州）股份有限公司 一种芯片面积规划方法、装置、计算机设备及存储介质
CN116882352B (zh) * 2023-07-19 2024-05-31 广芯微电子（广州）股份有限公司 一种芯片面积规划方法、装置、计算机设备及存储介质

Similar Documents

Publication Publication Date Title
CN109344507A (zh) 一种节省芯片面积的布局结构及制备方法
US20070152071A1 (en) Package method for flash memory card and structure thereof
SG135209A1 (en) A novel method to make corner cross-grid structures in copper metallization
CN106653690B (zh) 一种多尺寸芯片切割工艺
CN103389963A (zh) 一种嵌入式系统控制器
CN110789010A (zh) 晶硅边皮料的切割工艺
CN104979223B (zh) 一种晶圆键合工艺
CN102496602B (zh) 一种芯片切割方法
CN115496647A (zh) 一种gpu模块低功耗处理方法
CN110625834A (zh) 晶硅边皮料的切割方法
CN203330419U (zh) 加工手机盖板多功能组合刀具
CN110010564A (zh) 具有集成散热器的微电子封装
CN203932046U (zh) 窄划片槽的晶圆结构
CN104476687A (zh) 多线切割导轮及其布线方法
CN102130050A (zh) 一种支持芯片位置受约束限制的多项目晶圆切割方法
CN104427785A (zh) 不同孔径盲孔的制作方法和印刷电路板
CN203774284U (zh) 一种用于半导体封装的划片
JPS59220947A (ja) 半導体装置の製造方法
CN206098374U (zh) 一种igbt模块基板
SG141429A1 (en) Thyristor-based sram and method using quasi-planar finfet process for the fabrication thereof
CN204235627U (zh) 一种用于柔性电路板生产的冲孔模具
CN109475043B (zh) 一种提高多层板板材利用率的方法
CN107671341A (zh) 一种组合成型铣槽刀
CN206733381U (zh) 一种用于固定石英晶坨进行线切割的夹具
CN108054200A (zh) 一种功率器件的衬底的制造方法和控制器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20190215

RJ01 Rejection of invention patent application after publication