CN116882352B - 一种芯片面积规划方法、装置、计算机设备及存储介质 - Google Patents
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Abstract
本申请属于芯片设计技术领域，公开了一种芯片面积规划方法、装置、计算机设备及存储介质，该方法包括：获取芯片设计数据和芯片留白区域，并计算芯片留白区域的留白面积；根据芯片设计数据统计芯片的单元面积总和；根据芯片设计数据估计芯片的绕线面积；比较单元面积总和与绕线面积的大小；若单元面积总和更大，则将单元面积总和与留白面积相加，得到芯片规划面积；否则将绕线面积与留白面积相加，得到芯片规划面积。本申请可以在规划芯片面积时同时考虑单元面积总和以及绕线资源，在芯片可实现的基础上，通过迭代得到当前设计方案下的所需最小的面积，确保芯片面积的最优规划，降低了单颗芯片的成本。
Description
技术领域
本申请涉及芯片设计技术领域，尤其涉及一种芯片面积规划方法、装置、计算机设备及存储介质。
背景技术
影响单颗芯片成本的因素非常多，降低单颗芯片成本有利于相关产品提高资源利用率、提高市场竞争力、降低碳排放。在芯片物理设计实现阶段主要考虑的节省芯片面积，芯片面积越小，单张晶圆(wafer)上可以切割出的芯片数量越多，单颗芯片成本越低。因此压缩芯片面积是降低单颗芯片成本的有效方式。
在芯片面积规划初期阶段，现有做法是按照经验性利用率将设计功能单元面积总和除以利用率。举例，假设一个芯片的设计中，所有功能单元面积总和为65个单位，初始利用率定为65％，则芯片的面积规划为100个单位。但现有技术只从一个维度即功能单元面积总和的维度来规划芯片面积，在面积规划阶段未考虑到绕线资源、工艺物理效应的需求，导致规划出的芯片面积并不是在芯片可实现的基础上最小的。
发明内容
本申请提供了一种芯片面积规划方法、装置、计算机设备及存储介质，能够通过迭代得到当前设计方案下的所需最小的面积，确保芯片面积的最优规划，降低了单颗芯片的成本。
第一方面，本申请提供了一种芯片面积规划方法，该方法包括：
获取芯片设计数据和芯片留白区域，并计算芯片留白区域的留白面积；
根据芯片设计数据统计芯片的单元面积总和；
根据芯片设计数据估计芯片的绕线面积；
比较单元面积总和与绕线面积的大小；
若单元面积总和更大，则将单元面积总和与留白面积相加，得到芯片规划面积；否则将绕线面积与留白面积相加，得到芯片规划面积。
进一步的，芯片留白区域是对芯片设计数据进行物理测试得到的；物理测试包括闩锁效应测试、静电放电测试和信号完整性测试。
进一步的，单元面积总和包括功能单元面积总和以及非功能单元面积总和；上述根据芯片设计数据统计芯片的单元面积总和，包括：
获取芯片设计数据中的功能单元数据和非功能单元数据；
根据功能单元数据计算各功能单元的面积并相加，得到功能单元面积总和；
根据非功能单元数据计算各非功能单元的面积并相加，得到非功能单元面积总和；
将功能单元面积总和与非功能单元面积总和相加，得到单元面积总和。
进一步的，功能单元包括与门、或门、存储器、接口单元、IP和触发器。
进一步的，非功能单元包括衬底供电单元。
进一步的，绕线面积包括信号物理连线面积、时钟物理连线面积和电源物理连线面积。
进一步的，上述根据芯片设计数据估计芯片的绕线面积，包括：
获取芯片设计数据中的时钟树扇出数量；
根据时钟树扇出数量进行推算，得到时钟树节点数量；
根据时钟树节点数量计算各个时钟树节点之间的连线数量；
根据连线数量估算时钟物理连线面积。
第二方面，本申请还提供了一种芯片面积规划装置，该装置包括：
获取模块，用于获取芯片设计数据和芯片留白区域，并计算芯片留白区域的留白面积；
单元面积计算模块，用于根据芯片设计数据统计芯片的单元面积总和；
绕线面积估计模块，用于根据芯片设计数据估计芯片的绕线面积；
比较模块，用于比较单元面积总和与绕线面积的大小；
规划模块，用于在单元面积总和更大时，将单元面积总和与留白面积相加，得到芯片规划面积；否则将绕线面积与留白面积相加，得到芯片规划面积。
第三方面，本申请提供了一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时执行如上述任一种芯片面积规划方法的步骤。
第四方面，本申请提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现如上述任一种芯片面积规划方法的步骤。
综上，与现有技术相比，本申请提供的技术方案带来的有益效果至少包括：
本申请提供的一种芯片面积规划方法，通过计算芯片留白区域的留白面积，并基于芯片设计数据计算芯片的单元面积总和并估计芯片的绕线面积；比较单元面积总和与绕线面积的大小；将更大的一项面积总和与留白面积相加，得到芯片规划面积；上述方法可以在规划芯片面积时同时考虑单元面积总和以及绕线资源，在芯片可实现的基础上，通过迭代得到当前设计方案下的所需最小的面积，确保芯片面积的最优规划，降低了单颗芯片的成本。
附图说明
图1为本申请一个示例性实施例提供的一种芯片面积规划方法的流程图。
图2为本申请一个示例性实施例提供的芯片设计数据中功能单元的示意图。
图3为本申请又一个示例性实施例提供的一种芯片面积规划方法的流程图。
图4为本申请一个示例性实施例提供的采用本申请的方法后得到的芯片规划面积图。
图5为本申请一个示例性实施例提供的一种芯片面积规划装置的结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参见图1，本申请实施例提供了一种芯片面积规划方法，该方法包括：
步骤S1，获取芯片设计数据和芯片留白区域，并计算芯片留白区域的留白面积。
其中，芯片留白区域是根据Fab建议的数据，Fab(Fabrication，晶圆制造)依据是对芯片设计数据进行闩锁效应，ESD等实际物理测试结果给出芯片留白区域；芯片留白区域是指为了提高ESD(静电放电)性能，降低闩锁效应等物理效应需要在芯片上预留一定量的留白，留白区域不放置任何功能以及非功能单元。
步骤S2，根据芯片设计数据统计芯片的单元面积总和。
其中，单元面积总和包括功能单元面积总和以及非功能单元面积总和；功能单元面积总和指功能单元比如与门，或门，存储器，接口单元，IP和触发器等功能单元的面积总和，如图2所示，一个一个矩形为一个功能单元。
非功能单元面积总和指与工艺相关的物理单元比如衬底供电单元的面积总和。
步骤S3，根据芯片设计数据估计芯片的绕线面积。
绕线是指连接各个功能单元之间的物理连线，包括信号物理连线，时钟物理连线和电源物理连线；其中，信号物理连线即连接功能信号之间的物理连线，信号线的数量会随着设计规则比如驱动能力或者扇出发生变化；时钟物理连线即连接时钟信号之间的物理连线，时钟线的数量会随着时钟树的构建发生比较明显的变化；电源物理连线既连接电源网络的物理连线，电源线的数量在设计初期根据芯片功耗以及电压降要求来明确。
绕线面积即为上述这些物理连线的面积之和。
步骤S4，比较单元面积总和与绕线面积的大小。
步骤S5，若单元面积总和更大，则将单元面积总和与留白面积相加，得到芯片规划面积；否则将绕线面积与留白面积相加，得到芯片规划面积。
上述实施例提供的一种芯片面积规划方法，通过计算芯片留白区域的留白面积，并基于芯片设计数据计算芯片的单元面积总和并估计芯片的绕线面积；比较单元面积总和与绕线面积的大小；将更大的一项面积总和与留白面积相加，得到芯片规划面积；上述方法可以在规划芯片面积时同时考虑单元面积总和以及绕线资源，在芯片可实现的基础上，通过迭代得到当前设计方案下的所需最小的面积，确保芯片面积的最优规划，降低了单颗芯片的成本。
在一些实施例中，芯片留白区域是对芯片设计数据进行物理测试得到的；物理测试包括闩锁效应测试、静电放电测试和信号完整性测试。具体地，芯片留白区域是Fab建议的数据，Fab依据是对芯片设计数据进行闩锁效应，ESD等实际物理测试的结果。
上述实施例中的芯片留白区域为规划的芯片面积提供了减少工艺物理效应必要的留白。
请参见图3，在一些实施例中，单元面积总和包括功能单元面积总和以及非功能单元面积总和；上述根据芯片设计数据统计芯片的单元面积总和，包括：
获取芯片设计数据中的功能单元数据和非功能单元数据。
根据功能单元数据计算各功能单元的面积并相加，得到功能单元面积总和。
根据非功能单元数据计算各非功能单元的面积并相加，得到非功能单元面积总和。
将功能单元面积总和与非功能单元面积总和相加，得到单元面积总和。
其中，功能单元包括与门、或门、存储器、接口单元、IP和触发器等，非功能单元包括衬底供电单元等；功能单元面积总和指功能单元比如与门，或门，触发器等功能单元的面积总和，非功能单元面积总和指与工艺相关的物理单元比如衬底供电单元的面积总和。
请参见图3，绕线面积包括信号物理连线面积、时钟物理连线面积和电源物理连线面积。
具体地，根据芯片设计数据计算信号物理连线面积、时钟物理连线面积和电源物理连线面积，再将这三种物理连线面积相加起来，得到绕线面积。
在一些实施例中，上述根据芯片设计数据估计芯片的绕线面积，包括：
获取芯片设计数据中的时钟树扇出数量。
根据时钟树扇出数量进行推算，得到时钟树节点数量。
根据时钟树节点数量计算各个时钟树节点之间的连线数量。
根据连线数量估算时钟物理连线面积。
具体地，根据时钟树的扇出数量来推算时钟树构建的节点数量，根据时钟树构建的节点数量计算时钟树节点之间的连线数量，从而评估这些时钟树连线的时钟物理连线面积。
上述实施例以及给出了绕线面积中时钟物理连线面积的估算方法，一般来说，只要知道了连线的类型和数量，就能够大致估算出对应的面积。
信号物理连线可由芯片设计数据中设定的驱动能力或者扇出来得到，电源物理连线在设计初期已经根据芯片功耗以及电压降要求确定了，可直接从芯片设计数据中获取。
请参见图4，在使用本申请的一种芯片面积规划方法后，采用“绕线面积+留白面积”的方式规划芯片面积，实际绕线之后无开路短路，但是存在少量绕线绕行的情况，如图4中白色高亮线，在物理验证和时序验证都通过的情况下可以判断出芯片的纵向绕线已经达到极限情况。
请参见图5，本申请另一实施例提供了一种芯片面积规划装置，该装置包括：
获取模块101，用于获取芯片设计数据和芯片留白区域，并计算芯片留白区域的留白面积。
单元面积计算模块102，用于根据芯片设计数据统计芯片的单元面积总和。
绕线面积估计模块103，用于根据芯片设计数据估计芯片的绕线面积。
比较模块104，用于比较单元面积总和与绕线面积的大小。
规划模块105，用于在单元面积总和更大时，将单元面积总和与留白面积相加，得到芯片规划面积；否则将绕线面积与留白面积相加，得到芯片规划面积。
上述实施例提供的一种芯片面积规划装置，通过计算芯片留白区域的留白面积，并基于芯片设计数据计算芯片的单元面积总和并估计芯片的绕线面积；比较单元面积总和与绕线面积的大小；将更大的一项面积总和与留白面积相加，得到芯片规划面积；上述装置可以在规划芯片面积时同时考虑单元面积总和以及绕线资源，在芯片可实现的基础上，通过迭代得到当前设计方案下的所需最小的面积，确保芯片面积的最优规划，降低了单颗芯片的成本。
本实施例中提供的关于一种芯片面积规划装置的具体限定，可以参见上文中关于一种芯片面积规划方法的实施例，于此不再赘述。上述一种芯片面积规划装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
本申请实施例提供了一种计算机设备，该计算机设备可以包括通过系统总线连接的处理器、存储器、网络接口和数据库。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统、计算机程序和数据库。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的网络接口用于与外部的终端通过网络连接通信。处计算机程序被处理器执行时，使得处理器执行如上述任一实施例的一种芯片面积规划方法的步骤。
本实施例提供的计算机设备的工作过程、工作细节和技术效果，可以参见上文中关于一种芯片面积规划方法的实施例，于此不再赘述。
本申请实施例提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现如上述任一实施例的一种芯片面积规划方法的步骤。其中，所述计算机可读存储介质是指存储数据的载体，可以但不限于包括软盘、光盘、硬盘、闪存、优盘和/或记忆棒(Memory Stick)等，所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。本实施例提供的计算机可读存储介质的工作过程、工作细节和技术效果，可以参见上文中关于一种芯片面积规划方法的实施例，于此不再赘述。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (6)
1.一种芯片面积规划方法，其特征在于，所述方法包括：
获取芯片设计数据和芯片留白区域，并计算所述芯片留白区域的留白面积；
根据所述芯片设计数据统计芯片的单元面积总和；
其中，所述单元面积总和包括功能单元面积总和以及非功能单元面积总和，所述功能单元包括与门、或门、存储器、接口单元和触发器，所述非功能单元包括衬底供电单元；
根据所述芯片设计数据估计所述芯片的绕线面积；
其中，所述绕线面积包括信号物理连线面积、时钟物理连线面积和电源物理连线面积；
具体地，获取所述芯片设计数据中的时钟树扇出数量；
根据所述时钟树扇出数量进行推算，得到时钟树节点数量；
根据所述时钟树节点数量计算各个时钟树节点之间的连线数量；
根据所述连线数量估算所述时钟物理连线面积；
比较所述单元面积总和与所述绕线面积的大小；
若所述单元面积总和更大，则将所述单元面积总和与所述留白面积相加，得到芯片规划面积；否则将所述绕线面积与所述留白面积相加，得到所述芯片规划面积。
2.根据权利要求1所述的方法，其特征在于，所述芯片留白区域是对所述芯片设计数据进行物理测试得到的；所述物理测试包括闩锁效应测试、静电放电测试和信号完整性测试。
3.根据权利要求1所述的方法，其特征在于，所述根据所述芯片设计数据统计芯片的单元面积总和，包括：
获取所述芯片设计数据中的功能单元数据和非功能单元数据；
根据所述功能单元数据计算各功能单元的面积并相加，得到所述功能单元面积总和；
根据所述非功能单元数据计算各非功能单元的面积并相加，得到所述非功能单元面积总和；
将所述功能单元面积总和与所述非功能单元面积总和相加，得到所述单元面积总和。
4.一种芯片面积规划装置，其特征在于，所述装置包括：
获取模块，用于获取芯片设计数据和芯片留白区域，并计算所述芯片留白区域的留白面积；
单元面积计算模块，用于根据所述芯片设计数据统计芯片的单元面积总和；其中，所述单元面积总和包括功能单元面积总和以及非功能单元面积总和，所述功能单元包括与门、或门、存储器、接口单元和触发器，所述非功能单元包括衬底供电单元；
绕线面积估计模块，用于根据所述芯片设计数据估计所述芯片的绕线面积；其中，所述绕线面积包括信号物理连线面积、时钟物理连线面积和电源物理连线面积；
具体地，所述绕线面积估计模块用于获取所述芯片设计数据中的时钟树扇出数量；根据所述时钟树扇出数量进行推算，得到时钟树节点数量；根据所述时钟树节点数量计算各个时钟树节点之间的连线数量；根据所述连线数量估算所述时钟物理连线面积；
比较模块，用于比较所述单元面积总和与所述绕线面积的大小；
规划模块，用于在所述单元面积总和更大时，将所述单元面积总和与所述留白面积相加，得到芯片规划面积；否则将所述绕线面积与所述留白面积相加，得到所述芯片规划面积。
5.一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1至3中任一项所述方法的步骤。
6.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至3中任一项所述方法的步骤。
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| CN116882352A (zh) | 2023-10-13 |
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Legal Events
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| PB01 | Publication | ||
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