CN116108797A - 基于触发器扇出数量的触发器替换方法、装置和存储介质 - Google Patents

基于触发器扇出数量的触发器替换方法、装置和存储介质 Download PDF

Info

Publication number
CN116108797A
CN116108797A CN202310354954.1A CN202310354954A CN116108797A CN 116108797 A CN116108797 A CN 116108797A CN 202310354954 A CN202310354954 A CN 202310354954A CN 116108797 A CN116108797 A CN 116108797A
Authority
CN
China
Prior art keywords
trigger
design
fanout
fan
emission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202310354954.1A
Other languages
English (en)
Other versions
CN116108797B (zh
Inventor
吴振宇
贺彬广
宋睿强
刘必慰
黄东昌
梁斌
郭阳
韩雨
宋芳芳
张沛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National University of Defense Technology
Original Assignee
National University of Defense Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National University of Defense Technology filed Critical National University of Defense Technology
Priority to CN202310354954.1A priority Critical patent/CN116108797B/zh
Publication of CN116108797A publication Critical patent/CN116108797A/zh
Application granted granted Critical
Publication of CN116108797B publication Critical patent/CN116108797B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/396—Clock trees
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Architecture (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本申请涉及集成电路设计技术领域的一种基于触发器扇出数量的触发器替换方法、装置和存储介质。所述方法包括：获取集成电路芯片布局后的设计，遍历设计中的每个发射触发器，得到每个发射触发器的扇出数量和设计中所有发射触发器扇出数量的最大值M；设置n个扇出数量阈值点；将集成电路芯片布局后的设计中扇出数量大于扇出数量阈值点的发射触发器替换为触发器时钟端到输出端的延时较小的高性能触发器，可以使得建立时间时序约束更容易满足，从而可以减少额外插入的缓冲器和反相器数目，进而减小芯片的面积和功耗。采用本方法可以降低芯片的面积和功耗，进而降低高性能计算成本。

Description

基于触发器扇出数量的触发器替换方法、装置和存储介质
技术领域
本申请涉及集成电路设计技术领域，特别是涉及一种基于触发器扇出数量的触发器替换方法、装置和存储介质。
背景技术
算法、数据和算力被视为推动人工智能发展的三大要素，其中算力更是被形容为支撑人工智能走向应用的“发动机”。人工智能研究组织OpenAI最近指出，“高级人工智能所需的计算能力每三个半月就会翻一番”。 这一速度已经超越了摩尔定律（每隔18个月，芯片中的晶体管数目翻倍）。在摩尔定律放缓的今天，依靠先进工艺红利来提高芯片能效日趋困难，然而，节能减排要求却日趋严厉。系统功耗是超级计算机发展面临的重要挑战，当今全球百万亿次级超级计算机系统功耗在1000千瓦左右。一台千万亿次超级计算机系统的功耗能达到数兆瓦，每年的电费开销高达数千万元。因此，迫切需要先进的芯片设计方法来降低高性能计算成本。
降低高性能计算的成本可以从计算芯片的功耗和面积两方面入手。目前绝大多数高性能计算芯片的核心计算部分都是同步电路，其基本结构如图1所示，包含发射触发器（UFF0）和捕获触发器（UFF1）、组合逻辑以及时钟树。若公式（1）成立，则建立时间时序约束满足，电路可以正常工作。公式1为：
(1)
其中，是发射时钟的延时，是发射触发器（UFF0）时钟端（CK）到输出端（Q）的延时，是组合逻辑的延时，是捕获时钟的延时，是时钟周期，是捕获触发器（UFF1）的建立时间。
同步电路在时钟的驱动下工作，要求满足建立时间时序约束，否则电路就会出现功能故障。建立时间时序约束要求发射触发器（UFF0）发射的数据在经过一段组合逻辑的延时后，在捕获时钟（相比发射时钟滞后一个时钟周期）到达捕获触发器（UFF1）之前的一段时间内，数据可以稳定的建立，这样就可以正确地被捕获时钟采样；否则捕获时钟就不会采样到正确的数据，从而出现功能错误。对于扇出数量较多的发射触发器（UFF0），其组合逻辑的延时（）往往相应较大，这会使得建立时间时序约束不满足，因而使得EDA工具在布局布线阶段插入额外的缓冲器和反相器来减小组合逻辑的延时（）。额外插入的缓冲器和反相器会增大芯片的面积和功耗，进而会提升高性能计算成本。
发明内容
基于此，有必要针对上述技术问题，提供一种基于触发器扇出数量的触发器替换方法、装置和存储介质。
一种基于触发器扇出数量的触发器替换方法，所述方法包括：
获取集成电路芯片布局后的设计，遍历设计中的每个发射触发器，得到每个发射触发器的扇出数量和设计中所有发射触发器扇出数量的最大值M。
根据预设的扇出数量阈值点的数量n和发射触发器扇出数量的最大值M，设置扇出数量阈值点，其中n为大于0且小于M的整数。
将每个发射触发器的扇出数量与第一个扇出数量阈值点进行比较，当发射触发器的扇出数量大于第一个扇出数量阈值点时，则将该发射触发器替换为高性能触发器，否则该发射触发器保持不变；然后继续完成标准单元Placement、时钟树综合、布线，得到第一个扇出数量阈值点对应的面积和功耗数据；继续对下一个扇出数量阈值点进行处理，直至遍历完所有扇出数量阈值点为止，得到每个扇出数量阈值点所对应的面积和功耗数据；所述高性能触发器是指发射触发器时钟端到输出端的延时比普通发射触发器小的发射触发器。
根据每个扇出数量阈值点所对应的面积和功耗数据，选择面积和功耗最小的设计作为最终设计。
在其中一个实施例中，根据预设的扇出数量阈值点的数量n和发射触发器扇出数量的最大值M，设置扇出数量阈值点，包括：根据预设的扇出数量阈值点的数量n和发射触发器扇出数量的最大值M，设置n个扇出数量阈值点为发射触发器扇出数量的最大值M的n等分点；或设置n个扇出数量阈值点为随机在大于0且小于M的整数中选择的n个点。
在其中一个实施例中，高性能触发器是由极低阈值晶体管构成，或由定制设计得到。
在其中一个实施例中，获取集成电路芯片布局后的设计，遍历设计中的每个发射触发器，得到每个发射触发器的扇出数量和设计中所有发射触发器扇出数量的最大值M，步骤前还包括：
对待设计的集成电路芯片进行RTL设计、逻辑综合、插扫描链以及芯片布局设计，得到集成电路芯片布局后的设计。
一种基于触发器扇出数量的触发器替换装置，所述装置包括：
触发器扇出数和扇出数量最大值确定模块，用于获取集成电路芯片布局后的设计，遍历设计中的每个发射触发器，得到每个发射触发器的扇出数量和设计中所有发射触发器扇出数量的最大值M。
扇出数量阈值点设置模块，用于根据预设的扇出数量阈值点的数量n和发射触发器扇出数量的最大值M，设置扇出数量阈值点，其中n为大于0且小于M的整数。
触发器替换模块，用于将每个发射触发器的扇出数量与第一个扇出数量阈值点进行比较，当发射触发器的扇出数量大于第一个扇出数量阈值点时，则将该发射触发器替换为高性能触发器，否则该发射触发器保持不变；然后继续完成标准单元Placement、时钟树综合、布线，得到第一个扇出数量阈值点对应的面积和功耗数据；继续对下一个扇出数量阈值点进行处理，直至遍历完所有扇出数量阈值点为止，得到每个扇出数量阈值点所对应的面积和功耗数据；所述高性能触发器是指发射触发器时钟端到输出端的延时比普通发射触发器小的触发器。
集成电路设计确定模块，用于根据每个扇出数量阈值点所对应的面积和功耗数据，选择面积和功耗最小的设计作为最终设计。
在其中一个实施例中，扇出数量阈值点设置模块，用于根据预设的扇出数量阈值点的数量n和发射触发器扇出数量的最大值M，设置n个扇出数量阈值点为发射触发器扇出数量的最大值M的n等分点；或设置n个扇出数量阈值点为随机在大于0且小于M的整数中选择的n个点。
在其中一个实施例中，触发器替换模块中高性能触发器是由极低阈值晶体管构成，或由定制设计得到。
在其中一个实施例中，触发器扇出数和扇出数量最大值确定模块前还包括集成电路芯片布局设计前设计模块，用于对待设计的集成电路芯片进行RTL设计、逻辑综合、插扫描链以及芯片布局设计，得到集成电路芯片布局后的设计。
一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述任一基于触发器扇出数量的触发器替换方法的步骤。
上述一种基于触发器扇出数量的触发器替换方法、装置和存储介质，所述方法包括：获取集成电路芯片布局后的设计，遍历设计中的每个发射触发器，得到每个发射触发器的扇出数量和设计中所有发射触发器扇出数量的最大值M；设置n个扇出数量阈值点；将集成电路芯片布局后的设计中扇出数量大于扇出数量阈值点的发射触发器替换为触发器时钟端到输出端的延时较小的高性能触发器，可以使得建立时间时序约束更容易满足，从而可以减少额外插入的缓冲器和反相器数目，进而减小芯片的面积和功耗。采用本方法可以降低芯片的面积和功耗，进而降低高性能计算成本。
附图说明
图1为现有技术中数字电路的典型组成；
图2为一个实施例中基于触发器扇出数量的触发器替换方法的流程示意图；
图3为一个实施例中基于触发器扇出数量的触发器替换装置的结构框图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在一个实施例中，如图2所示，提供了一种基于触发器扇出数量的触发器替换方法，该方法包括以下步骤：
步骤200：获取集成电路芯片布局后的设计，遍历设计中的每个发射触发器，得到每个发射触发器的扇出数量和设计中所有发射触发器扇出数量的最大值M。
具体的，遍历设计中的每个发射触发器是为了统计每个发射触发器的扇出数量和所有发射触发器扇出数量的最大值。M为大于0的整数。
步骤202：根据预设的扇出数量阈值点的数量n和发射触发器扇出数量的最大值M，设置扇出数量阈值点，其中n为大于0且小于M的整数。
具体的，预设的扇出数量阈值点的数量n可以根据计算资源的丰富程度而定，计算资源越丰富，n的值可以越大。
根据扇入数量阈值点的数量和捕获触发器扇入数量的最大值M进行设置，可以将n个扇入数量阈值点设置为捕获触发器扇入数量的最大值M的n等分点，也可以采用其他方式进行设置，如随机在大于0且小于M的整数中选择n个值作为n个扇入数量阈值点。
步骤204：将每个发射触发器的扇出数量与第一个扇出数量阈值点进行比较，当发射触发器的扇出数量大于第一个扇出数量阈值点时，则将该发射触发器替换为高性能触发器，否则该发射触发器保持不变；然后继续完成标准单元Placement、时钟树综合、布线，得到第一个扇出数量阈值点对应的面积和功耗数据；继续对下一个扇出数量阈值点进行处理，直至遍历完所有扇出数量阈值点为止，得到每个扇出数量阈值点所对应的面积和功耗数据；高性能触发器是指触发器时钟端到输出端的延时比普通触发器小的触发器。
具体的，普通触发器是指速度中等的触发器，典型情况下是由中等阈值电压晶体管构成。
步骤206：根据每个扇出数量阈值点所对应的面积和功耗数据，选择面积和功耗最小的设计作为最终设计。
上述基于触发器扇出数量的触发器替换方法中，所述方法包括：获取集成电路芯片布局后的设计，遍历设计中的每个发射触发器，得到每个发射触发器的扇出数量和设计中所有发射触发器扇出数量的最大值M；设置n个扇出数量阈值点；将集成电路芯片布局后的设计中扇出数量大于扇出数量阈值点的发射触发器替换为触发器时钟端到输出端的延时较小的高性能触发器，可以使得建立时间时序约束更容易满足，从而可以减少额外插入的缓冲器和反相器数目，进而减小芯片的面积和功耗。采用本方法可以降低芯片的面积和功耗，进而降低高性能计算成本。
在其中一个实施例中，步骤202包括：根据预设的扇出数量阈值点的数量n和发射触发器扇出数量的最大值M，设置n个扇出数量阈值点为发射触发器扇出数量的最大值M的n等分点，n个扇出数量阈值点分别为：；其中，，，……，；或设置n个扇出数量阈值点为随机在大于0且小于M的整数中选择的n个点。
在其中一个实施例中，步骤204中高性能触发器是由极低阈值晶体管构成，或由定制设计得到。
在其中一个实施例中，步骤200前还包括：对待设计的集成电路芯片进行RTL设计、逻辑综合、插扫描链以及芯片布局设计，得到集成电路芯片布局后的设计。
在一个具体的实施例中，在一个触发器扇出区域中发射触发器的扇出个数为3。若扇出数量阈值点<3，则要将发射触发器从普通发射触发器替换成高性能触发器。
对于多个扇出数量阈值点，在完成布线后，都能得到一个对应的面积和功耗数据。可以根据评估得到的面积和功耗结果挑选出最优的设计。
在一个实施例中，提供了一种基于触发器扇出数量的触发器替换方法，该方法是在现有集成电路开发流程（现有技术中集成电路开发流程包括：RTL设计、逻辑综合、插扫描链、芯片布局、标准单元Placement、时钟树综合、布线等流程）的基础上，在芯片布局之后，新增统计每个发射触发器的扇出数量、扇出数量判断以及将触发器替换为高性能触发器三个步骤。本实施例中基于触发器扇出数量的触发器替换方法的具体步骤包括：
第一步，准备好高性能触发器。在本实施例中，高性能触发器是指比普通发射触发器小的触发器，高性能触发器可以由极低阈值晶体管构成，也可以由定制设计得到。
第二步，在芯片布局完成后，遍历设计中的每个发射触发器，得到每个发射触发器的扇出数量，并得到所有发射触发器扇出数量的最大值M。
第三步，设置n个扇出数量阈值点分别为，典型的设置是，。n可以根据计算资源的丰富程度而定，计算资源越丰富，n的值可以越大。
第四步，对于每个发射触发器，将其扇出数量与扇出数量阈值点进行对比。若扇出数量大于扇出数量阈值点，则将该发射触发器替换为高性能触发器，否则保持不变。
第五步，完成后续的标准单元Placement、时钟树综合、布线，得到面积和功耗数据。
第六步，根据每个扇出数量阈值点，重复第四步和第五步，得到每个扇出数量阈值点所对应的面积和功耗数据。
第七步，根据每个扇出数量阈值点所对应的面积和功耗数据，挑选出面积和功耗最小的设计作为最终设计。
应该理解的是，虽然图2的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，如图3所示，提供了一种基于触发器扇出数量的触发器替换装置，包括：触发器扇出数和扇出数量最大值确定模块、扇出数量阈值点设置模块、触发器替换模块和集成电路设计确定模块，其中：
触发器扇出数和扇出数量最大值确定模块，用于获取集成电路芯片布局后的设计，遍历设计中的每个发射触发器，得到每个发射触发器的扇出数量和设计中所有发射触发器扇出数量的最大值M。
扇出数量阈值点设置模块，用于根据预设的扇出数量阈值点的数量n和发射触发器扇出数量的最大值M，设置扇出数量阈值点，其中n为大于0且小于M的整数。
触发器替换模块，用于将每个发射触发器的扇出数量与第一个扇出数量阈值点进行比较，当发射触发器的扇出数量大于第一个扇出数量阈值点时，则将该发射触发器替换为高性能触发器，否则该发射触发器保持不变；然后继续完成标准单元Placement、时钟树综合、布线，得到第一个扇出数量阈值点对应的面积和功耗数据；继续对下一个扇出数量阈值点进行处理，直至遍历完所有扇出数量阈值点为止，得到每个扇出数量阈值点所对应的面积和功耗数据；高性能触发器是指发射触发器时钟端到输出端的延时比普通发射触发器小的触发器。
集成电路设计确定模块，用于根据每个扇出数量阈值点所对应的面积和功耗数据，选择面积和功耗最小的设计作为最终设计。
在其中一个实施例中，扇出数量阈值点设置模块，用于根据预设的扇出数量阈值点的数量n和发射触发器扇出数量的最大值M，设置n个扇出数量阈值点为发射触发器扇出数量的最大值M的n等分点；或设置n个扇出数量阈值点为随机在大于0且小于M的整数中选择的n个点。
在其中一个实施例中，触发器替换模块中高性能触发器是由极低阈值晶体管构成，或由定制设计得到。
在其中一个实施例中，触发器扇出数和扇出数量最大值确定模块前还包括集成电路芯片布局设计前设计模块，用于对待设计的集成电路芯片进行RTL设计、逻辑综合、插扫描链以及芯片布局设计，得到集成电路芯片布局后的设计。
关于基于触发器扇出数量的触发器替换装置的具体限定可以参见上文中对于基于触发器扇出数量的触发器替换方法的限定，在此不再赘述。上述基于触发器扇出数量的触发器替换装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述方法实施例中方法的步骤。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）或闪存。易失性存储器可包括随机存取存储器（RAM）或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、双数据率SDRAM（DDRSDRAM）、增强型SDRAM（ESDRAM）、同步链路（Synchlink） DRAM（SLDRAM）、存储器总线（Rambus）直接RAM（RDRAM）、直接存储器总线动态RAM（DRDRAM）、以及存储器总线动态RAM（RDRAM）等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种基于触发器扇出数量的触发器替换方法，其特征在于，所述方法包括：
获取集成电路芯片布局后的设计，遍历设计中的每个发射触发器，得到每个发射触发器的扇出数量和设计中所有发射触发器扇出数量的最大值M；
根据预设的扇出数量阈值点的数量n和发射触发器扇出数量的最大值M，设置扇出数量阈值点，其中n为大于0且小于M的整数；
将每个发射触发器的扇出数量与第一个扇出数量阈值点进行比较，当发射触发器的扇出数量大于第一个扇出数量阈值点时，则将该发射触发器替换为高性能触发器，否则该发射触发器保持不变；然后继续完成标准单元Placement、时钟树综合、布线，得到第一个扇出数量阈值点对应的面积和功耗数据；继续对下一个扇出数量阈值点进行处理，直至遍历完所有扇出数量阈值点为止，得到每个扇出数量阈值点所对应的面积和功耗数据；所述高性能触发器是指发射触发器时钟端到输出端的延时比普通发射触发器小的发射触发器；
根据每个扇出数量阈值点所对应的面积和功耗数据，选择面积和功耗最小的设计作为最终设计。
2.根据权利要求1所述的方法，其特征在于，根据预设的扇出数量阈值点的数量n和发射触发器扇出数量的最大值M，设置扇出数量阈值点，包括：
根据预设的扇出数量阈值点的数量n和发射触发器扇出数量的最大值M，设置n个扇出数量阈值点为发射触发器扇出数量的最大值M的n等分点；或设置n个扇出数量阈值点为随机在大于0且小于M的整数中选择的n个点。
3.根据权利要求1所述的方法，其特征在于，高性能触发器是由极低阈值晶体管构成，或由定制设计得到。
4.根据权利要求1所述的方法，其特征在于，获取集成电路芯片布局后的设计，遍历设计中的每个发射触发器，得到每个发射触发器的扇出数量和设计中所有发射触发器扇出数量的最大值M，步骤前还包括：
对待设计的集成电路芯片进行RTL设计、逻辑综合、插扫描链以及芯片布局设计，得到集成电路芯片布局后的设计。
5.一种基于触发器扇出数量的触发器替换装置，其特征在于，所述装置包括：
触发器扇出数和扇出数量最大值确定模块，用于获取集成电路芯片布局后的设计，遍历设计中的每个发射触发器，得到每个发射触发器的扇出数量和设计中所有发射触发器扇出数量的最大值M；
扇出数量阈值点设置模块，用于根据预设的扇出数量阈值点的数量n和发射触发器扇出数量的最大值M，设置扇出数量阈值点，其中n为大于0且小于M的整数；
触发器替换模块，用于将每个发射触发器的扇出数量与第一个扇出数量阈值点进行比较，当发射触发器的扇出数量大于第一个扇出数量阈值点时，则将该发射触发器替换为高性能触发器，否则该发射触发器保持不变；然后继续完成标准单元Placement、时钟树综合、布线，得到第一个扇出数量阈值点对应的面积和功耗数据；继续对下一个扇出数量阈值点进行处理，直至遍历完所有扇出数量阈值点为止，得到每个扇出数量阈值点所对应的面积和功耗数据；所述高性能触发器是指发射触发器时钟端到输出端的延时比普通发射触发器小的触发器；
集成电路设计确定模块，用于根据每个扇出数量阈值点所对应的面积和功耗数据，选择面积和功耗最小的设计作为最终设计。
6.根据权利要求5所述的装置，其特征在于，扇出数量阈值点设置模块，用于根据预设的扇出数量阈值点的数量n和发射触发器扇出数量的最大值M，设置n个扇出数量阈值点为发射触发器扇出数量的最大值M的n等分点；或设置n个扇出数量阈值点为随机在大于0且小于M的整数中选择的n个点。
7.根据权利要求5所述的装置，其特征在于，触发器替换模块中高性能触发器是由极低阈值晶体管构成，或由定制设计得到。
8.根据权利要求5所述的装置，其特征在于，触发器扇出数和扇出数量最大值确定模块前还包括集成电路芯片布局设计前设计模块，用于对待设计的集成电路芯片进行RTL设计、逻辑综合、插扫描链以及芯片布局设计，得到集成电路芯片布局后的设计。
9.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至4中任一项所述的方法。
CN202310354954.1A 2023-04-06 2023-04-06 基于触发器扇出数量的触发器替换方法、装置和存储介质 Active CN116108797B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310354954.1A CN116108797B (zh) 2023-04-06 2023-04-06 基于触发器扇出数量的触发器替换方法、装置和存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310354954.1A CN116108797B (zh) 2023-04-06 2023-04-06 基于触发器扇出数量的触发器替换方法、装置和存储介质

Publications (2)

Publication Number Publication Date
CN116108797A true CN116108797A (zh) 2023-05-12
CN116108797B CN116108797B (zh) 2023-06-16

Family

ID=86261861

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310354954.1A Active CN116108797B (zh) 2023-04-06 2023-04-06 基于触发器扇出数量的触发器替换方法、装置和存储介质

Country Status (1)

Country Link
CN (1) CN116108797B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116882352A (zh) * 2023-07-19 2023-10-13 广芯微电子（广州）股份有限公司 一种芯片面积规划方法、装置、计算机设备及存储介质
CN116882352B (zh) * 2023-07-19 2024-05-31 广芯微电子（广州）股份有限公司 一种芯片面积规划方法、装置、计算机设备及存储介质

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203325A (ja) * 2000-01-19 2001-07-27 Hitachi Ltd 半導体集積回路装置とデジタル集積回路の設計方法
US20110239179A1 (en) * 2010-03-29 2011-09-29 Renesas Electronics Corporation Design method of semiconductor integrated circuit device
CN102831273A (zh) * 2012-08-30 2012-12-19 锐迪科科技有限公司 包含双边沿触发器的数字集成电路设计方法
CN104036090A (zh) * 2014-06-25 2014-09-10 龙芯中科技术有限公司 电路优化方法及装置
US9298866B1 (en) * 2014-09-30 2016-03-29 Cadence Design Systems Inc. Method and system for modeling a flip-flop of a user design
CN110520745A (zh) * 2017-04-20 2019-11-29 高通股份有限公司 使用端点临界传感器电路估计时序驰豫
US20200097626A1 (en) * 2018-09-24 2020-03-26 Advanced Micro Devices, Inc. Metastability insertion using the x-state
CN113792509A (zh) * 2021-11-16 2021-12-14 苏州浪潮智能科技有限公司 一种复位信号平衡方法和装置
WO2022110815A1 (zh) * 2020-11-30 2022-06-02 浙江大学 基于时序裕度和时序路径的分步多阈值电压单元分配方法
CN115496647A (zh) * 2022-10-20 2022-12-20 西安理工大学 一种gpu模块低功耗处理方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203325A (ja) * 2000-01-19 2001-07-27 Hitachi Ltd 半導体集積回路装置とデジタル集積回路の設計方法
US20110239179A1 (en) * 2010-03-29 2011-09-29 Renesas Electronics Corporation Design method of semiconductor integrated circuit device
CN102831273A (zh) * 2012-08-30 2012-12-19 锐迪科科技有限公司 包含双边沿触发器的数字集成电路设计方法
CN104036090A (zh) * 2014-06-25 2014-09-10 龙芯中科技术有限公司 电路优化方法及装置
US9298866B1 (en) * 2014-09-30 2016-03-29 Cadence Design Systems Inc. Method and system for modeling a flip-flop of a user design
CN110520745A (zh) * 2017-04-20 2019-11-29 高通股份有限公司 使用端点临界传感器电路估计时序驰豫
US20200097626A1 (en) * 2018-09-24 2020-03-26 Advanced Micro Devices, Inc. Metastability insertion using the x-state
WO2022110815A1 (zh) * 2020-11-30 2022-06-02 浙江大学 基于时序裕度和时序路径的分步多阈值电压单元分配方法
CN113792509A (zh) * 2021-11-16 2021-12-14 苏州浪潮智能科技有限公司 一种复位信号平衡方法和装置
CN115496647A (zh) * 2022-10-20 2022-12-20 西安理工大学 一种gpu模块低功耗处理方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
欧阳一鸣;刘娟;梁华国;陈田;: "一种基于选择触发的低功耗扫描链结构", 计算机工程与应用, no. 01 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116882352A (zh) * 2023-07-19 2023-10-13 广芯微电子（广州）股份有限公司 一种芯片面积规划方法、装置、计算机设备及存储介质
CN116882352B (zh) * 2023-07-19 2024-05-31 广芯微电子（广州）股份有限公司 一种芯片面积规划方法、装置、计算机设备及存储介质

Also Published As

Publication number Publication date
CN116108797B (zh) 2023-06-16

Similar Documents

Publication Publication Date Title
US20170061057A1 (en) Integrated circuit design method reducing clock power and integrated clock gater merged with flip-flops
US20160246911A1 (en) Designing Memories in VLSI Design Using Specific Memory Models Generated from Generic Memory Models
CN116776796A (zh) 一种电路时序修复的方法、计算机设备、存储介质
US8042074B2 (en) Circuit design device, circuit design program, and circuit design method
Campos-Aguillón et al. A Mini-MIPS microprocessor for adiabatic computing
CN116108797B (zh) 基于触发器扇出数量的触发器替换方法、装置和存储介质
US20240119110A1 (en) Method, apparatus, electronic device and computer-readablestorage medium for computational flow graph schedulingscheme generation
Zhang et al. Hold time closure for subthreshold circuits using a two-phase, latch based timing method
JP2005093563A (ja) 半導体集積回路およびその設計方法
US8762922B1 (en) System for reducing leakage power of electronic circuit
CN116432587A (zh) 基于触发器扇入数量的触发器替换方法、装置和存储介质
CN104849647A (zh) 对于电路可靠性老化的方法和装置
US6434727B1 (en) Methods of making hard macro cell using timing interval
US8850381B1 (en) Automatic clock to enable conversion for FPGA based prototyping systems
CN116090399B (zh) 基于数据输出端建立时间裕量的触发器转换方法及装置
CN112131810B (zh) 建立时间违例修复方法、装置、电子设备及可读存储介质
CN116384318A (zh) 基于数据输入端建立时间裕量的触发器转换方法及装置
Fujita et al. Post-silicon patching for verification/debugging with high-level models and programmable logic
US20030144826A1 (en) Register repositioning method for functional verification systems
US10817633B2 (en) Timing model, timing model building method, and related top-level analysis method
US9548089B2 (en) Pipelining an asynchronous memory reusing a sense amp and an output latch
CN113361084B (zh) 芯片设计方法、装置、设备、可读存储介质以及程序产品
CN116755993B (zh) 芯片功耗评估方法、装置、电子装置和存储介质
Gupta et al. Ultra-Low Voltage Enablement for Standard Cells with Moment based LVF
CN112800704A (zh) 基于功能buffer的芯片后端改版方法、装置及计算机设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant