CN104849647A - 对于电路可靠性老化的方法和装置 - Google Patents

对于电路可靠性老化的方法和装置 Download PDF

Info

Publication number
CN104849647A
CN104849647A CN201410052000.6A CN201410052000A CN104849647A CN 104849647 A CN104849647 A CN 104849647A CN 201410052000 A CN201410052000 A CN 201410052000A CN 104849647 A CN104849647 A CN 104849647A
Authority
CN
China
Prior art keywords
parameter value
stage
emulation
reliability
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410052000.6A
Other languages
English (en)
Inventor
张致琛
X·豪尔斯
M·D·施洛夫
王传政
张奇林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Priority to CN201410052000.6A priority Critical patent/CN104849647A/zh
Priority to US14/558,694 priority patent/US20150234961A1/en
Publication of CN104849647A publication Critical patent/CN104849647A/zh
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/36Circuit design at the analogue level
    • G06F30/367Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/04Ageing analysis or optimisation against ageing

Abstract

一种用于集成电路可靠性老化仿真的方法,包括:将所述目标时间段划分成N个阶段,包括第一阶段和第二阶段;获取可靠性模型的用于所述第一阶段的第一参数值;对于所述第一阶段,基于所述可靠性模型和所述第一参数值对所述电路进行第一仿真,以获取第一老化结果;获取所述可靠性模型的用于所述第二阶段的第二参数值;以及对于所述第二阶段,基于所述可靠性模型和所述第二参数值对所述电路进行第二仿真,以获取第二老化结果。

Description

对于电路可靠性老化的方法和装置
技术领域
本发明涉及集成电路,更具体地,涉及用于仿真电路可靠性老化的方法和装置。
背景技术
可靠性老化在IC设计中已经变成重要的考虑。有多种效应涉及半导体装置可靠性(例如,热载流子注入(HCI)、负偏置温度不稳定性(NBTI)、正偏置温度不稳定性(PBTI),等等),其可以导致装置特性偏移,并因此会影响电路性能以及导致电路故障。
在电路设计期间,常常使用可靠性模型来针对目标时间段对电路进行仿真,以检查可靠性问题。可靠性模型可以包括多种参数,诸如,对于MOS(金属-氧化物-半导体)装置,有跨栅极和源极的电压(Vgs)、跨漏极和源极的电压(Vds)、跨体和源极的电压(Vbs)、阈值电压(Vth)、温度、装置类型(基于初始Vt以及栅极电介质类型和厚度)以及几何特征(沟道长度和宽度等),等等。例如,对于Vth简化的可靠性模型可以表示为Vth=f(Vgs,Vds,T)。
通常,集成电路被设计用于考虑到老化和劣化工作若干年,例如10年。因此,典型的目标时间段可以是例如10年,有时包括在应力(例如,高的温度和较高的电压/电流)下。然而,常规的可靠性老化仿真方法可能是不准确的,因为它们并未考虑目标时间段上的逐渐的损伤加剧。这样的劣化可以表示为,例如,装置特性的漂移(即,参数值中的改变)。
通常,常规的老化仿真利用静态器件信息计算损伤。也就是说,在对于目标时段的仿真中,初始参数(诸如,特性、应力偏置等)保持不变。然而,MOS装置随着时间逐渐劣化,并因此,器件特性(诸如,Ids和Vth)会随时间改变。器件上的应力偏置也随着时间改变。利用静态器件参数计算劣化的常规方法不能考虑这样的信息,并因此会产生不准确的结果。
因此,存在对于更准确的老化仿真方法的需要,以解决或至少减轻前述常规方法的不利之处。
发明概述
根据本公开的一个实施例,提供了一种用于针对预定的目标时间段的电路可靠性老化仿真的方法,所述方法包括:将所述目标时间段划分成N个阶段,包括第一阶段和第二阶段,其中N是等于或大于2的自然数;获取可靠性模型的用于所述第一阶段的第一参数值;对于所述第一阶段,基于所述可靠性模型和所述第一参数值对所述电路进行第一仿真,以获取第一老化结果;基于所述第一老化结果获取所述可靠性模型的用于所述第二阶段的第二参数值;以及对于所述第二阶段,基于所述可靠性模型和所述第二参数值对所述电路进行第二仿真,以获取第二老化结果。
根据本公开的一个实施例,提供了一种针对目标时间段进行电路的可靠性老化仿真的装置,所述装置包括:划分模块,用于将所述目标时间段划分成N个阶段,包括第一阶段和第二阶段,其中N是等于或大于2的自然数;以及仿真模块,用于:获取可靠性模型的用于所述第一阶段的第一参数值;对于所述第一阶段,基于所述可靠性模型和所述第一参数值对所述电路进行第一仿真,以获取第一老化结果;基于所述第一老化结果获取所述可靠性模型的用于所述第二阶段的第二参数值;以及对于所述第二阶段,基于所述可靠性模型和所述第二参数值对所述电路进行第二仿真,以获取第二老化结果。
根据本公开的一个实施例,提供了一种针对目标时间段进行电路的可靠性老化仿真的装置,所述装置包括:划分模块,用于将所述目标时间段划分成N个阶段,包括第一阶段和第二阶段,其中N是等于或大于2的自然数;第一获取模块,用于获取可靠性模型的用于所述第一阶段的第一参数值;第一仿真模块,用于对于所述第一阶段,基于所述可靠性模型和所述第一参数值对所述电路进行第一仿真,以获取第一老化结果;第二获取模块,用于基于所述第一老化结果获取所述可靠性模型的用于所述第二阶段的第二参数值;以及第二仿真模块,用于对于所述第二阶段,基于所述可靠性模型和所述第二参数值对所述电路进行第二仿真,以获取第二老化结果。
附图说明
本申请包括附图,其构成本说明书的一部分,示出了本发明的实施例,并与说明书一起来解释本发明的原理。通过参考附图阅读下面的详细说明,可以更好地理解本发明。在附图中:
图1是示出了根据本发明一个实施例的可靠性老化仿真方法的简化框图;
图2是根据本发明一个实施例的用于电路的可靠性老化仿真的示例性装置的框图;
图3是根据本发明一个实施例的用于可靠性老化仿真的装置的示例性框图;
图4是对其应用根据本发明一实施例的老化可靠性测试的示例性电路的电路图;以及
图5A和5B是示出了与对图4的电路进行常规的老化可靠性仿真的结果相比,对图4的电路进行根据本发明的可靠性老化仿真的方法的结果的图。
应当理解,附图仅仅是示例性的,而不意图限制本发明的范围。还应当理解,这些附图是布局平面图的简化的图示以不使本发明的要旨模糊。
从下面的结合附图的详细说明,本发明的其它优点、目的以及方面将变得明显的。
具体实施方式
下文中,将结合附图描述本发明的实施例。
如在此所使用的,术语“半导体装置”(可以简化的,“装置”)表示任何可以通过部分或完全利用半导体特性工作的装置,诸如MOS晶体管。
根据本发明的一个实施例,提供了一种针对预定的目标时间段的集成电路的可靠性老化仿真的方法。所述方法包括:将所述目标时间段划分成N个阶段,包括第一阶段和第二阶段,其中N是等于或大于2的自然数;获取可靠性模型的用于第一阶段的第一参数值;对于所述第一阶段,基于所述可靠性模型和第一参数值对电路进行第一仿真,以获取第一老化结果;基于所述第一老化结果获取所述可靠性模型的用于所述第二阶段的第二参数值;以及对于所述第二阶段,基于所述可靠性模型和第二参数值对所述电路进行第二仿真以获取第二老化结果。
根据本公开的另一实施例,提供了一种针对预定的目标时间段的集成电路的可靠性老化仿真的装置。所述装置包括:划分模块,用于将所述目标时间段划分成N个阶段,包括第一阶段和第二阶段,其中N是等于或大于2的自然数;以及仿真模块,用于:获取可靠性模型的用于第一阶段的第一参数值;对于所述第一阶段,基于所述可靠性模型和所述可靠性模型的第一参数值对电路进行第一仿真,以获取第一老化结果;基于所述第一老化结果获取所述可靠性模型的用于所述第二阶段的第二参数值;以及对于所述第二阶段,基于所述可靠性模型和所述可靠性模型的第二参数值对所述电路进行第二仿真以获取第二老化结果。
根据本公开的另一实施例,提供了一种针对预定的目标时间段的集成电路的可靠性老化仿真的装置。所述装置包括:划分模块,用于将所述目标时间段划分成N个阶段,包括第一阶段和第二阶段,其中N是等于或大于2的自然数;以及第一获取模块,用于获取可靠性模型的用于第一阶段的第一参数值;第一仿真模块,用于对于所述第一阶段,基于所述可靠性模型和所述可靠性模型的第一参数值对电路进行第一仿真,以获取第一老化结果;第二获取模块,用于基于所述第一老化结果获取所述可靠性模型的用于所述第二阶段的第二参数值;以及,第二仿真模块,用于对于所述第二阶段,基于所述可靠性模型和所述可靠性模型的第二参数值对所述电路进行第二仿真,以获取第二老化结果。
如上所述,通常,可靠性老化仿真方法/工具使用可靠性模型来针对目标时间段对电路(和/或其装置)的老化进行仿真。可靠性模型可以涉及多种参数,诸如,对于MOS(金属-氧化物-半导体)装置,有跨栅极和源极的电压(Vgs)、跨漏极和源极的电压(Vds)、跨体和源极的电压(Vbs)、阈值电压(Vth)、温度、装置类型(基于初始Vt以及栅极电介质类型和厚度)、以及几何特征(沟道长度和宽度等),等等。然而,常规的可靠性老化仿真方法/工具对于模型的相应的参数使用“静态的”参数值,也就是说,参数值对于整个目标时间而言在仿真中保持不变。
现在参考图1,示出了根据本公开一个实施例的用于对于目标时间段进行电路的可靠性老化仿真的方法的简化框图。所述方法可以通过仿真器101(例如,Hspice仿真器)来实现。可靠性老化仿真的目标时间段可以划分成N个阶段,包括第一阶段以及第二阶段。也就是说,N是等于或大于2的自然数。这里,应当理解,诸如“第一”和“第二”的术语被用来任意地区分这样的术语描述的要素。因此,所述第一和第二阶段可以是从所述目标时间段划分成的所述N个阶段选择的任意两个阶段。另外,所述目标时间段对于所述仿真是预定的,并且对目标时间段的值没有特别限制,然而,10年可以作为目标时间段的示例。
可以至少对于第一和第二阶段进行老化仿真,例如,基于可靠性模型103来进行。仿真可以对于目标时间段的N个阶段中的每一个进行。对于每一个阶段的仿真可以产生老化或劣化结果109。如本领域技术人员将理解的,可以对于电路中的一个或多个装置进行老化仿真。在某些实施例中,老化结果109可以是对于目标时间段的N个阶段中的当前阶段计算的漂移参数值。例如,老化结果可以是,例如,随着老化仿真进行通过当前阶段的Vth的漂移值(ΔVth),其可以是由于热载流子注入(HCI)效应或偏置温度不稳定性(BTI)效应导致的。顺便提及,还构思,老化结果可以是漂移的Vth,也就是说,先前Vth(即,就在当前阶段之前的时间点处的阈值电压,例如,初始值(Vth0))加上通过所述当前阶段的漂移,因此,例如,对于第一阶段,漂移的Vth可以被表示为:Vth0+ΔVth。因此,老化结果可以包括不同的表示,只要它们与参数的漂移相关或基于参数的漂移即可。
例如,将目标时间段划分成两个阶段。在第一阶段,获取可靠性模型103的用于第一阶段的第一参数值。所述第一参数值可以是用于可靠性老化仿真的初始参数值(例如,Vth0),其在常规的方法/工具中将保持恒定。通过对于第一阶段的仿真,获得第一老化结果(例如,Vth或ΔVth)。
来自第一阶段的第一老化结果可以馈送回(107)以用于第二阶段仿真。在一优选实施例中,第一老化结果对应于漂移参数值,第一老化结果与第一参数值组合以获取可靠性模型103的用于第二阶段的第二参数值。在另一优选实施例中,第一老化结果对应于漂移的参数值,第一老化结果直接用作可靠性模型的用于第二阶段的第二参数值。从而,基于第一老化结果获得了用于第二阶段的第二参数值。然后,基于可靠性模型103以及可靠性模型103的第二参数值对电路进行第二阶段仿真,以获取第二老化结果。
在目标时间段包括两个以上阶段的情况下,也就是说,在目标时间段划分成N个阶段(其中N是等于或大于3的自然数)的情况下,对于每一个另外的迭代重复与上面所描述的类似的处理过程。在这样的情况下,如上述的第二阶段,可以基于第(i-1)老化结果获得可靠性模型的用于第i阶段的第i参数值,其中i表示范围从3到N的自然数。
同样地,可以通过组合第(i-1)老化结果和第(i-1)参数值获得第i参数值。对于目标时间段的第i阶段,可以基于可靠性模型和可靠性模型的第i参数值对电路进行第i阶段仿真,以及获得第i老化结果。
在一优选实施例中,第i老化结果是对于第i阶段计算的漂移参数值。例如,第i老化结果是在第i阶段仿真中发生的阈值电压的漂移,ΔVth_i。在另一优选实施例中,第i老化结果是随着老化仿真进行直至第i阶段的结束计算的漂移的参数值。在这样的情况下,例如,第i老化结果可以被表示为从而可以获得可靠性模型的用于下一(第i+1)阶段的第(i+1)参数值。注意,随着可靠性老化仿真进行直至第N阶段结束计算的漂移的参数值(诸如,阈值电压)可以包括初始参数值和所述第N阶段前的每一个阶段的漂移参数值的和,并因此,对于参数阈值电压可以表示为
在一优选实施例中,基于电路的网表105进行所述仿真。网表105可以由电路的电路图/布局115产生,例如,通过本领域中已知的网表产生工具产生。
通过上面所描述的仿真迭代,获得最终劣化结果111,诸如,从第N阶段计算的漂移的参数值。基于该最终劣化结果,如本领域中已知的,通过电路性能仿真产生老化的电路性能113。
可以在电路制造之前进行所述仿真,从而使得如果仿真揭示质量差的电路,这意味着该电路可能在短时间中故障或偏移至不可接受的程度,于是将响应于仿真结果修改电路。
图2是根据本公开的一个实施例的用于可靠性老化仿真的装置200的框图。上述的方法可以通过装置200实施。类似地,可靠性老化仿真可以针对目标时间段,例如,在应力下10年。装置200包括划分模块201和仿真模块203。
划分模块201将目标时间段划分成多个(N>=2)阶段,包括第一阶段和第二阶段。仿真模块203获取可靠性模型的用于第一阶段的第一参数值,以及对于第一阶段基于所述可靠性模型和可靠性模型的第一参数值对电路进行第一仿真,以获取第一老化结果。在一优选实施例中,获取用于可靠性老化仿真的初始参数值作为用于第一阶段的第一参数值。
仿真模块203还基于所述第一老化结果获取所述可靠性模型的用于所述第二阶段的第二参数值,以及对于第二阶段基于所述可靠性模型和第二参数值对电路进行第二仿真,以获取第二老化结果。用于第二阶段的第二参数值可以通过组合第一老化结果以及第一参数值来获得。
在一优选实施例中,仿真模块203基于第(i-1)老化结果获取可靠性模型的用于第i阶段的第i参数值,其中i表示从3至N的自然数,以及对于目标时间段的第i阶段基于所述可靠性模型以及可靠性模型的第i参数值对电路进行第i仿真以获取第i老化结果。在一优选实施例中,可以通过组合第(i-1)老化结果和第(i-1)参数值获得第i参数值。
注意,随着可靠性老化仿真进行直至第N阶段的结束计算的漂移的参数值可以包括初始参数值和所述第N阶段前的每一个阶段的漂移参数值。
通过上面描述的仿真迭代,获得最终劣化结果,诸如,上述的从第N阶段计算的漂移的参数值。
在一优选实施例中,装置200还包括性能仿真模块205,用于利用所述最终劣化结果进行仿真。
在另一优选实施例中,装置200还包括网表产生模块207,用于基于电路的布局图和/或电路图产生电路的网表。所述仿真可以至少部分地基于所述网表进行。
图3是根据本发明另一实施例的用于电路的可靠性老化仿真的装置300的框图。本发明的方法可以通过装置300实施。装置300包括划分模块301,其用于将目标时间段划分成N个阶段,包括第一阶段和第二阶段,其中N是等于或大于2的自然数。
装置300还包括:第j获取模块303,用于获取可靠性模型的用于第j阶段的第j参数值;以及第j仿真模块305,用于对于目标时间段的第j阶段基于所述可靠性模型以及所述可靠性模型的第j参数值对电路进行第j仿真,以获取第j老化结果,其中j表示从1至N的自然数。
具体地,装置300包括:第一获取模块,用于获取可靠性模型的用于第一阶段的第一参数值;以及第一仿真模块,用于对于第一阶段基于可靠性模型和可靠性模型的第一参数值对电路进行第一仿真,以获取第一老化结果。
装置300还包括:第二获取模块,用于基于所述第一老化结果获取所述可靠性模型的用于所述第二阶段的第二参数值;以及第二仿真模块,用于对于第二阶段基于可靠性模型和可靠性模型的第二参数值对电路进行第二仿真,以获取第二老化结果。在一优选实施例中,该装置还包括第i获取模块,用于基于第(i-1)老化结果获取可靠性模型用于第i阶段的第i参数值,其中i表示从3至N的自然数;以及,第i仿真模块,用于对于目标时间段的第i阶段基于所述可靠性模型以及可靠性模型的第i参数值对电路进行第i仿真以获取第i老化结果。
图4是对其应用根据本发明一实施例的老化可靠性测试的示例性电路400的电路图。例如,电路400可以是环形振荡器,其包括使能(enable)端子、输出端子、与门401、以及串联连接在使能端子和输出端子之间的九个非门或反相器403_1至403_9。第9非门403_9的输出馈送回到与门401的输入,而与门401的另一输入连接至使能端子。另外,使能端子连接到电压源405。
图5A和5B是示出了与对图4的电路进行常规的老化可靠性仿真的结果相比,对图4的电路执行本发明的方法的结果的图。图5A和5B的横坐标表示以年(Y)计的电路使用,而图5A的纵坐标表示以秒计的环周期,图5B的纵坐标表示环周期偏移(%)。如图5A和5B中所示,与应用常规方法的情况相比,根据本发明仿真和修改的电路的环周期漂移降低。因此,说明根据本发明可以准确地仿真和估计电路的性能的劣化。
本发明可以以方法和用于践行这些方法的装置的形式实施。本发明也可以以有形介质实施的程序代码的形式实施,所述介质诸如,磁记录介质、光学记录介质、固态存储器、CD-ROM、或任意其它非瞬时性机器可读存储介质,其中,在该程序代码被加载到机器(诸如,计算机)中并由机器执行时,该机器成为用于践行本发明的装置。本发明也可以以例如存储在非瞬时性机器可读存储介质中(包括被加载机器中和/或由机器执行)的程序代码的形式实施,其中,在该程序代码被加载到机器(诸如,计算机)中并由机器执行时,该机器成为用于践行本发明的装置。在实现在通用处理器上时,该程序代码段与处理器组合以提供类似于特定逻辑电路地操作的独特装置。
本领域普通技术人员应当理解,在此的任意框图表示实施本发明原理的示例性的模块的概念性视图。
类似地,将理解,任何流程图或框图表示不同处理过程,所述处理过程基本上可以以计算机可读介质表示,并因此由计算机或处理器执行,无论是否明确示出了计算机或处理器。
本领域技术人员将清楚,电路元件不同功能也可以实现为软件形式的处理模块。所述软件可以采用在例如数字信号处理器、微控制器、或通用计算机等中。
还将理解,本领域技术人员可以对上面为了解释本发明的实质而说明和示出的部分的细节、材料和布置等进行多种改变而不偏离如下面的权利要求表示的本发明的范围。
尽管下面的方法权利要求中的元素被利用相应的标号以特定的顺序引述,但是除非该权利要求引用以另外的方式暗示了用于实现这些要素的某些或全部的特定序列,否则并不意图必然将这些要素限制为以该特定顺序实现。
此处对“一个实施例”或“一实施例”的引用意指结合该实施例所述的特定特征、结构或特性可以包括在本发明的至少一个实施例中。在说明书中不同位置使用的短语“在一个实施例中”并不必然全部涉及同一实施例,也不是分立或替代实施例必然与其它实施例彼此排斥的。
因为实现本发明的方法的装置就其最主要部分而言是由本领域技术人员所知的电子学模块和电路构成的,因此为了不使本发明的教导模糊或混乱,并未在比被认为对于理解和领会本发明的重要概念所必须的程度更大的程度上解释电路的细节。
此外,本领域技术人员将认识到,上面描述的操作的功能或步骤之间的边界仅是说明性的。多个操作的功能可以组合到单个操作中,和/或单个操作的功能可以分布在另外的操作中。此外,替代的实施例可以包括特定的操作的多个实例,并且在多种其它实施例中操作的顺序可以改变。
尽管此处参考特定实施例描述了本发明,但是也可以进行多种修改和改变而不偏离如下面的权利要求所提出的本发明的范围。因此,本申请文件和附图应被认为是说明性的而不是限制性的意思,并且意图将所有这样的修改包括在本发明的范围内。在此就特定实施例描述的任何益处、优点、或对问题的解决方案不应被认为是任何或全部权利要求的关键的、需要的、或实质性的特征或要素。
此外,如在此所使用的术语“一”(“a”或“an”)被定义为一个或一个以上。此外,权利要求中引入性的短语诸如"至少一个”和"一个或更多个"的使用不应当被认为暗示了通过一(不定冠词“a”或“an”)而对另一权利要求要素的引入将含这样引入的权利要求要素的任何特定权利要求限制到仅包含一个这样的要素的发明,即使在同一权利要求包括引入性的短语“一个或多个”或“至少一个”以及“一”(不定冠词诸如“a”或“an”)时也是如此。对于“所述”(定冠词)的使用也是如此。
除非以另外的方式说明,诸如“第一”和“第二”的术语被用来任意地区分这样的术语描述的要素。因此,这些术语并不必然意图表示这些要素的时间上的或其它优先级。
上面已经参考附图描述了本发明的实施例然而,应当理解,这些实施例仅仅是示例性的,而不是对本申请的权利要求的限制。本发明的实施例可以自由地组合而不超出本发明的范围。此外,基于本发明的教导,本领域普通技术人员可以对本发明的实施例和细节进行各种修改,而不偏离本发明的范围,因此,意图将所有这些修改包含在所附权利要求所限定的精神和范围内。

Claims (20)

1.一种用于针对预定的目标时间段的电路可靠性老化仿真的方法,所述方法包括:
将所述目标时间段划分成N个阶段,包括第一阶段和第二阶段,其中N是等于或大于2的自然数;
获取可靠性模型的用于所述第一阶段的第一参数值;
对于所述第一阶段,基于所述可靠性模型和所述第一参数值对所述电路进行第一仿真,以获取第一老化结果;
基于所述第一老化结果获取所述可靠性模型的用于所述第二阶段的第二参数值;以及
对于所述第二阶段,基于所述可靠性模型和所述第二参数值对所述电路进行第二仿真,以获取第二老化结果。
2.如权利要求1所述的方法,其中:
获取所述第一参数值包括获取用于所述可靠性老化仿真的初始参数值作为所述第一参数值;以及
获取所述第二参数值包括将所述第一老化结果和所述第一参数值组合以获取用于所述第二阶段的所述第二参数值。
3.如权利要求1所述的方法,其中所述第一老化结果是对于所述第一阶段计算的漂移参数值,或者随着所述可靠性老化仿真进行到所述第一阶段的结束计算的漂移的参数值,以及
所述第二老化结果是对于所述第二阶段计算的漂移参数值,或随着所述可靠性老化仿真进行到所述第二阶段的结束计算的相应参数的漂移的值。
4.如权利要求1所述的方法,还包括:
基于第i-1老化结果,获取所述可靠性模型的用于第i阶段的第i参数值,其中i表示从3到N的自然数;以及
对于所述目标时间段的所述第i阶段,基于所述可靠性模型和所述第i参数值对所述电路进行第i仿真,以获取第i老化结果。
5.如权利要求4所述的方法,其中获取所述第i参数值包括:将所述第(i-1)老化结果和第(i-1)参数值组合以获取所述可靠性模型的用于所述第i阶段的第i参数值。
6.如权利要求4所述的方法,其中所述第i老化结果是对于所述第i阶段计算的漂移参数值,或者,随着所述可靠性老化仿真进行直至所述第i阶段的结束计算的漂移的参数值。
7.如权利要求1所述的方法,还包括:
基于随着所述可靠性老化仿真进行直至第N阶段的结束计算的漂移的参数值,进行性能仿真。
8.如权利要求1所述的方法,其中所述可靠性老化仿真基于所述电路的网表进行,并且所述方法还包括:
基于所述电路的电路图或布局中的至少一个产生所述电路的网表。
9.一种针对目标时间段进行电路的可靠性老化仿真的装置,所述装置包括:
划分模块,用于将所述目标时间段划分成N个阶段,包括第一阶段和第二阶段,其中N是等于或大于2的自然数;以及
仿真模块,用于:
获取可靠性模型的用于所述第一阶段的第一参数值;
对于所述第一阶段,基于所述可靠性模型和所述第一参数值对所述电路进行第一仿真,以获取第一老化结果;
基于所述第一老化结果获取所述可靠性模型的用于所述第二阶段的第二参数值;以及
对于所述第二阶段,基于所述可靠性模型和所述第二参数值对所述电路进行第二仿真,以获取第二老化结果。
10.如权利要求9所述的装置,其中,
获取所述第一参数值包括:获取用于所述可靠性老化仿真的初始参数值作为所述第一参数值;并且
获取所述第二参数值包括:将所述第一老化结果和所述第一参数值组合以获取所述第二参数值。
11.如权利要求9所述的装置,其中:
所述第一老化结果是对于所述第一阶段计算的漂移参数值,或者,随着所述可靠性老化仿真进行到直至所述第一阶段的结束计算的漂移的参数值,以及
所述第二老化结果是对于所述第二阶段计算的漂移参数值,或者,随着所述可靠性老化仿真进行到直至所述第二阶段的结束计算的漂移的参数值。
12.如权利要求9所述的装置,其中所述仿真模块还被配置用于:
基于第i-1老化结果,获取所述可靠性模型的用于第i阶段的第i参数值,其中i表示从3到N的自然数;以及
对于所述目标时间段的所述第i阶段,基于所述可靠性模型和所述可靠性模型的所述第i参数值对所述电路进行第i仿真,以获取第i老化结果。
13.如权利要求12所述的装置,其中所述获取第i参数值包括:
将所述第(i-1)老化结果和第(i-1)参数值组合以获取所述可靠性模型的用于所述第i阶段的第i参数值。
14.如权利要求12所述的装置,其中所述第i老化结果是对于所述第i阶段计算的漂移参数值,或者,随着所述可靠性老化仿真进行直至所述第i阶段的结束计算的漂移的参数值。
15.如权利要求14所述的装置,还包括:
性能仿真模块,用于基于随着所述可靠性老化仿真进行直至第N阶段的结束计算的漂移的参数值,进行性能仿真。
16.如权利要求9所述的装置,还包括:
网表产生模块,用于基于所述电路的电路图或布局中的至少一个产生所述电路的网表,
其中所述可靠性老化仿真基于所述网表进行。
17.一种针对目标时间段进行电路的可靠性老化仿真的装置,所述装置包括:
划分模块,用于将所述目标时间段划分成N个阶段,包括第一阶段和第二阶段,其中N是等于或大于2的自然数;
第一获取模块,用于获取可靠性模型的用于所述第一阶段的第一参数值;
第一仿真模块,用于对于所述第一阶段,基于所述可靠性模型和所述第一参数值对所述电路进行第一仿真,以获取第一老化结果;
第二获取模块,用于基于所述第一老化结果获取所述可靠性模型的用于所述第二阶段的第二参数值;以及
第二仿真模块,用于对于所述第二阶段,基于所述可靠性模型和所述第二参数值对所述电路进行第二仿真,以获取第二老化结果。
18.如权利要求17所述的装置,其中:
获取所述第一参数值包括:获取用于所述可靠性老化仿真的初始参数值;以及
获取所述第二参数值包括:将所述第一老化结果和所述第一参数值组合。
19.如权利要求所述的装置17,其中所述第一老化结果是对于所述第一阶段计算的漂移参数值,或者,随着所述可靠性老化仿真进行直至所述第一阶段的结束计算的漂移的参数值,以及
所述第二老化结果是对于所述第二阶段计算的漂移参数值,或者,随着所述可靠性老化仿真进行到直至所述第二阶段的结束计算的漂移的参数值。
20.如权利要求17所述的装置,还包括:
第i获取模块,用于基于第i-1老化结果,获取所述可靠性模型的用于第i阶段的第i参数值,其中i表示从3到N的自然数;以及
第i仿真模块,用于对于所述目标时间段的所述第i阶段,基于所述可靠性模型和所述可靠性模型的所述第i参数值对所述电路进行第i仿真,以获取第i老化结果。
CN201410052000.6A 2014-02-17 2014-02-17 对于电路可靠性老化的方法和装置 Pending CN104849647A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410052000.6A CN104849647A (zh) 2014-02-17 2014-02-17 对于电路可靠性老化的方法和装置
US14/558,694 US20150234961A1 (en) 2014-02-17 2014-12-02 Method and apparatus for circuit reliability aging

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410052000.6A CN104849647A (zh) 2014-02-17 2014-02-17 对于电路可靠性老化的方法和装置

Publications (1)

Publication Number Publication Date
CN104849647A true CN104849647A (zh) 2015-08-19

Family

ID=53798322

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410052000.6A Pending CN104849647A (zh) 2014-02-17 2014-02-17 对于电路可靠性老化的方法和装置

Country Status (2)

Country Link
US (1) US20150234961A1 (zh)
CN (1) CN104849647A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113176482A (zh) * 2020-01-08 2021-07-27 中芯国际集成电路制造(天津)有限公司 测试电路、测试系统及其测试方法
CN114062896A (zh) * 2021-11-11 2022-02-18 深圳市慧邦电子科技有限公司 一种集成电路的成品测试方法和存储介质

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110866370A (zh) * 2019-11-11 2020-03-06 中国科学院微电子研究所 一种电路可靠性逻辑仿真方法、装置、设备及存储介质
KR20210066628A (ko) 2019-11-28 2021-06-07 삼성전자주식회사 집적 회로의 에이징을 추정하기 위한 방법 및 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001357093A (ja) * 2000-06-14 2001-12-26 Fujitsu Ltd 回路シミュレーション方法、回路シミュレーション装置、及び記憶媒体
CN101416151A (zh) * 2006-03-08 2009-04-22 动力学专家有限公司 可靠性仿真方法和系统
CN101427289A (zh) * 2006-04-19 2009-05-06 沃尔沃技术公司 用于预测电气元件的老化特性的影响的方法和用于仿真此特性的仿真模型
US7567891B1 (en) * 2000-09-29 2009-07-28 Cadence Design Systems, Inc. Hot-carrier device degradation modeling and extraction methodologies
CN103744008A (zh) * 2013-12-12 2014-04-23 华为技术有限公司 确定电路老化性能的方法和装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508617B2 (en) * 2012-03-02 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Test chip, test board and reliability testing method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001357093A (ja) * 2000-06-14 2001-12-26 Fujitsu Ltd 回路シミュレーション方法、回路シミュレーション装置、及び記憶媒体
US7567891B1 (en) * 2000-09-29 2009-07-28 Cadence Design Systems, Inc. Hot-carrier device degradation modeling and extraction methodologies
CN101416151A (zh) * 2006-03-08 2009-04-22 动力学专家有限公司 可靠性仿真方法和系统
CN101427289A (zh) * 2006-04-19 2009-05-06 沃尔沃技术公司 用于预测电气元件的老化特性的影响的方法和用于仿真此特性的仿真模型
CN103744008A (zh) * 2013-12-12 2014-04-23 华为技术有限公司 确定电路老化性能的方法和装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113176482A (zh) * 2020-01-08 2021-07-27 中芯国际集成电路制造(天津)有限公司 测试电路、测试系统及其测试方法
CN113176482B (zh) * 2020-01-08 2023-03-07 中芯国际集成电路制造(天津)有限公司 测试电路、测试系统及其测试方法
CN114062896A (zh) * 2021-11-11 2022-02-18 深圳市慧邦电子科技有限公司 一种集成电路的成品测试方法和存储介质

Also Published As

Publication number Publication date
US20150234961A1 (en) 2015-08-20

Similar Documents

Publication Publication Date Title
US8122404B2 (en) Performing a statistical timing abstraction for a hierarchical timing analysis of VLSI circuits
US10346273B2 (en) Automated analog fault injection
Pagliarini et al. Analyzing the impact of single-event-induced charge sharing in complex circuits
US10025895B2 (en) Circuit simulation using a recording of a reference execution
KR101773490B1 (ko) 데이터-의존 회로 경로 응답들을 이용하는 고유하고 복제불가한 플랫폼 식별자들
CN104849647A (zh) 对于电路可靠性老化的方法和装置
US8930864B2 (en) Method of sharing and re-using timing models in a chip across multiple voltage domains
US8813006B1 (en) Accelerated characterization of circuits for within-die process variations
US10176283B2 (en) Equivalence checking of analog models
Tille et al. Incremental solving techniques for SAT-based ATPG
Koppaetzky et al. RT level timing modeling for aging prediction
US9632894B2 (en) Apparatus for error simulation and method thereof
Luth et al. Towards a methodology for self-verification
Poudel et al. Design and evaluation of a PVT variation-resistant TRNG circuit
Rodopoulos et al. Understanding timing impact of BTI/RTN with massively threaded atomistic transient simulations
Wang et al. Effectiveness of circuit-level continuation methods for Trojan State Elimination verification
Sathyanarayana et al. An efficient unused integrated circuits detection algorithm for parallel scan architecture.
US20080177523A1 (en) Method for quality assured semiconductor device modeling
Barke et al. Robustness validation of integrated circuits and systems
CN104657558A (zh) 提取lod效应模型的方法
CN105843974A (zh) 电路老化仿真方法及装置
US10776545B2 (en) Method of determing a worst case in timing analysis
Hartl et al. Improved backwards analysis for architectural vulnerability factor estimation
Altieri et al. Evaluation and mitigation of aging effects on a digital on-chip voltage and temperature sensor
Kazma et al. Investigating the efficiency and accuracy of a data type reduction technique for soft error analysis

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Texas in the United States

Applicant after: NXP America Co Ltd

Address before: Texas in the United States

Applicant before: Fisical Semiconductor Inc.

CB02 Change of applicant information
RJ01 Rejection of invention patent application after publication

Application publication date: 20150819

RJ01 Rejection of invention patent application after publication