JP2001338010A - 集積回路の設計方法 - Google Patents

Abstract

(57)【要約】 【課題】トランザクション解析技術を、ＬＳＩの消費電
力解析に適用し、設計初期に低電力化をめざした設計を
実現する。 【解決手段】 ステップＳＴ１１，１２，１３でア−キ
テクチャ設計（AD）、ア−クテクチャ・フロアプラン
（AF）、トランザクション解析（TA）を行う。ＳＴ１４
でトランザクション解析結果に基づくフロアプラン（T
F）を行う。ＳＴ１５で機能部品と接続の面積推定（C
E）を行い、ＳＴ１６で面積ベ−スのフロアプラン（C
F）、ＳＴ１７で面積最適化（CO）を行い、ＳＴ１８で
面積仕様を満足しているかどうか確認（CR）する。ＳＴ
１９では消費電力推定（PE）を行い、ＳＴ２０で消費電
力仕様を満足しているかどうかを確認（PR）する。並列
化で低電力化を実現する場合はＳＴ２１からＳＴ２２の
低電力化設計（PD）を行う。消費電力仕様を満足した後
は、ＳＴ２３で電源配線・フロアプランを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、システムＬＳＩ等
の集積回路の設計方法に係わり、特に上位レベルでトラ
ンザクション解析を組み入れたフロアプランを実現する
ことによる低電力化設計対策に関するものである。

【０００２】

【従来の技術】近年、システムＬＳＩなどの集積回路の
多機能・高性能化に伴う消費電力が重要視されている。
集積回路における消費電力は、電池寿命の製品価値やパ
ッケージなど、コストに大きく影響するからである。そ
こで、低電力化設計のための消費電力解析が必要になっ
てきている。

【０００３】ここで、システムＬＳＩなどの集積回路の
設計は、システム設計，ＲＴＬ設計，フロアプラン合
成，配置，配線・検証という大きな流れに沿って行なわ
れ、次第に具体化される。そして、回路要素の配置や配
線が具体化されると、集積回路の消費電力の推定（解
析）も可能になる。ここで、消費電力Ｐは、Ｃを容量，
ｆを周波数，Ｖを電圧とすると、下記式（１） Ｐ＝Ｋ・Ｃ・ｆ・Ｖ² （１） によって表される。ただし、Ｋは遷移確率である。

【０００４】式（１）の右辺のパラメータのうち，電圧
Ｖは設計仕様によって定まる。また、周波数は集積回路
の機能・論理設計の段階で把握できる。容量Ｃは、配置
配線が定まると、集積回路内の各素子の面積や配線の面
積から推定が可能である。

【０００５】そこで、従来の集積回路の設計段階におけ
る消費電力の推定は、仮配置配線あるいは実配置配線が
終了した段階で行なわれるのが一般的である。そして、
消費電力が見積もられると、これを最適化するための設
計の繰り返しが行なわれ、最終的に低消費電力型の集積
回路が設計されることになる。

【０００６】

【発明が解決しようとする課題】しかしながら、近年の
ごとく、システムＬＳＩなどの大規模な集積回路が出現
すると、消費電力の最適化はもちろんのこと、消費電力
の推定に多大の時間が費やされるようになってきてい
る。特に、最近は、入力データが膨大な画像を扱うアプ
リケーションが多くなっている。そして、同一回路を利
用する場合であっても、実行するアプリケーション異な
れば、消費電力は異なる。そのために、集積回路の自動
設計における消費電力解析は複雑さを増してきており、
解析に要する期間も長期化の傾向がある。このように、
現在のところ、現実に利用可能な自動設計段階での消費
電力の解析手法は未だ提示されていない。

【０００７】そこで、配置配線を行なう前に、上流側で
消費電力を見積もることにより、設計段階における消費
電力の推定をより効率的に行なうことが考えられる。そ
のためには、式（１）の右辺の各パラメータを上流の設
計段階で推定することができればよい。

【０００８】ところが、式（１）の各パラメータのうち
容量Ｃを上流側で見積もるのに適切な手段が未だ講じら
れていないのが現状である。ここで、本発明者達は、ト
ランザクション解析技術を消費電力の解析に利用するこ
とを想到するに至った。

【０００９】従来、トランザクション解析技術は、主と
して大規模なネットワークシステムを設計する際に利用
されていた。ネットワークシステムは、細分化された通
信網を、通信網に接続された各端末機が能動的に利用す
るものであり、基本的に通信網を統合的に制御する機構
は備えられていない。そのために、ネットワークシステ
ムを構築する際には、利用状況を想定した通信網の処理
能力を検討する必要があった。この“利用状況を想定す
る”方法として、トランザクション解析技術が利用され
ていた。

【００１０】ただし、従来のトランザクション解析に
は、このような大規模なシステム内でやりとりされるデ
ータの論理を検証する機能は含まれいない。従来のトラ
ンザクション解析技術は、処理能力の低下をもたらすト
ランザクション即ち処理の混雑度合いを解析するため
に、トランザクションの発生・流れ・消滅のみを把握し
ようとする解析技術である。

【００１１】一方、近年のプロセス技術の進歩に伴う素
子や回路要素の微細化に伴い、ＬＳＩの多機能・高性能
化が進んできており、ＬＳＩの設計に際しては、既存部
品を有効に利用する再利用設計手法を取りいれないこと
には、多機能・高性能なＬＳＩを市場要求の時期までに
開発することが難しくなってきた。このような再利用設
計手法を用いて構築されるＬＳＩは、いわばネットワー
クシステムとして捉えることもできる。すなわち、ＬＳ
Ｉにおいては、所望の機能を有する再利用部品がＬＳＩ
内部の通信網である基幹配線に接続され、この再利用部
品が端末機に相当する。そして、各再利用部品が、所望
の目的を果たすために、能動的に基幹配線を利用してデ
ータを互いに転送し処理するのである。

【００１２】それにも関わらず、従来、トランザクショ
ン解析技術が消費電力の解析に利用されていなかったの
は、下記２つの理由によるものと考えられる。１つは、
消費電力の位置づけであり、もう１つは、トランザクシ
ョン処理の内容にある。

【００１３】まず、消費電力の位置づけに関して述べ
る。ネットワークシステムは、通信網に接続される端末
機が、物理的に分散している。また、その端末機を接続
する通信網は電気抵抗の小さい材料により構成されてい
る。したがって、ネットワークシステムにおいては、シ
ステム全体の消費電力が問題になることはあまりなかっ
た。つまり、トランザクション解析技術を消費電力の解
析に利用するための動機付けがなかった。

【００１４】次に、トランザクション処理の内容に関し
て述べる。ネットワークシステムにおいては、ある処理
を行なう機能から出力されるトランザクション量は、入
力されるトランザクション量やデータが入力される頻度
に依存する。しかしながら、システムＬＳＩにおいて
は、上述のような処理だけでなく、圧縮や伸張などのよ
うに、入力されるデータの性質によって出力されるトラ
ンザクション量が大きく異なる場合がある。このような
データの性質の相違に起因するトランザクション量のば
らつきを消費電力の解析に如何に組み込んでいくかにつ
いては、あるモデルが必要となってくるが、従来、その
ようなモデル自体存在していない。

【００１５】本発明の目的は、トランザクション解析技
術を消費電力の解析に利用しうるモデルを確立すること
により、低電力化検討を容易にかつ効率的に行うことが
できる集積回路の設計方法を提供することにある。

【００１６】

【課題を解決するための手段】本発明の集積回路の設計
方法は、設計対象となる集積回路のトランザクション量
を事象として統計分布であらわして格納するデータベー
スを備えたトランザクション解析用モデルを利用して、
トランザクション解析を行なう方法である。

【００１７】この方法により、トランザクションが集積
回路の動作頻度をよく反映している事実に着目して、現
実的な時間内で消費電力推定などを行なう際に、高速な
解析が可能になる。

【００１８】上記トランザクション解析モデルが、上記
統計分布に基づき、複数のトランザクション量と発生頻
度とを選択するものであることにより、設計資源をより
効率的に利用するための選択が可能になる。

【００１９】上記トランザクション解析モデルのデータ
ベースが、上記統計分布として正規分布を格納している
ことにより、上記トランザクション解析用モデルを容易
に作成することができる。

【００２０】上記トランザクション解析は、アプリケー
ションを実行し、統計分布を抽出することによって行な
われることにより、実際に則した解析が可能なトランザ
クション解析用モデルを利用して、高精度でかつ高速な
解析が可能になる。

【００２１】本発明の集積回路の設計方法は、設計対象
となる集積回路のハードウエアの機能毎に、トランザク
ション量と、処理サイクル数と、動作周波数と、面積と
を格納したハードウエアの面積推定データベースを備え
たハードウエアの面積推定モデルを利用して、ハードウ
エアの面積を最適化する方法である。

【００２２】この方法により、設計の早期の段階で既存
情報に基づくハードウエアの面積を算出することが可能
になる。

【００２３】上記ハードウエアの面積推定データベース
は、ハードウエアの機能毎に、基本トランザクション量
と、基本処理サイクル数と、基本動作周波数と、基本面
積とを格納しており、上記ハードウエアの面積推定モデ
ルは、上記基本トランザクション量，上記基本処理サイ
クル数，上記基本動作周波数及び上記基本面積と、所望
トランザクション量，所望処理サイクル数及び所望動作
周波数から面積を算出する面積算出式をさらに備えてい
ることにより、算出されたハードウエアの面積が適正か
どうかを迅速に判断することが可能になる。

【００２４】上記ハードウエアの面積推定モデルは、上
記所望トランザクション量と上記算出された面積とから
求められる，上記面積算出式を補正するための補正係数
をさらに備えていることにより、ハードウエア面積の推
定を高精度で行なうことが可能になる。

【００２５】本発明の集積回路の設計方法は、設計対象
の集積回路のハードウエア機能毎のトランザクション当
りのエネルギーと補正係数とを格納する消費電力推定デ
ータベースと、上記消費電力推定データベースのエネル
ギー及び補正係数と、所望トランザクション量と、所望
動作周波数と、トランザクション反転化率とから消費電
力を算出する消費電力算出式とを備えたハードウエアの
消費電力推定モデルを利用して、消費電力解析を行なう
方法である。

【００２６】この方法により、トランザクション量及び
その反転化率が消費電力をよく反映している点に着目し
て、迅速に消費電力を算出することが可能になる。

【００２７】上記ハードウエアの消費電力推定モデルに
おける上記トランザクション反転化率は、上記所望トラ
ンザクション量を有するトランザクションが時間的に１
つ前のトランザクションから変化した割合を示すもので
あることにより、消費電力の推定処理がより迅速にな
る。

【００２８】上記ハードウエアの消費電力推定モデル
は、実測値との比率から求められる，上記消費電力算出
式を補正するための補正係数をさらに備えていることに
より、消費電力の推定精度の向上を図ることができる。

【００２９】上記消費電力の推定が行なわれたモジュー
ルのうち実測が終了したモジュールの消費電力の推定結
果と実測結果の比を、実測が終了していない他のモジュ
ールの推定消費電力に乗じて、推定結果を修正すること
により、推定結果をより実際に即した消費電力に近づけ
ることができる。

【００３０】本発明の消費電力の推定方法は、ハードウ
エアにより構成される機能モジュール及び上記機能モジ
ュールの接続を確定するためのアーキテクチャを設計す
るステップ（ａ）と、上記機能モジュール及び上記接続
に対してトランザクション解析を行なうステップ（ｂ）
と、上記トランザクション解析から得られたハードウエ
アの構成をフロアプランするステップ（ｃ）と、上記ス
テップ（ａ）〜（ｃ）を繰り返して、ハードウエア構成
の最適解を決定するステップ（ｄ）とを含んでいる。

【００３１】この方法により、効率的なハードウエア資
源の割り当てとフロアプランを可能にする。

【００３２】上記ステップ（ｃ）においては、上記フロ
アプランとして上記機能モジュールの相対的な位置情報
をもたせることにより、より最適なフロアプランを得る
ことが可能になる。

【００３３】本発明の集積回路の設計方法は、集積回路
のアーキテクチャ中のハードウエアにより構成される機
能モジュール及び上記機能モジュールの接続に対してト
ランザクション解析を行なうステップ（ａ）と、上記ト
ランザクション解析の結果に基づいて上記機能モジュー
ルの面積及び上記接続のために必要な面積を算出するス
テップ（ｂ）と、上記機能モジュールの面積及び上記接
続のために必要な面積に基づきフロアプランを行なうス
テップ（ｃ）と、上記フロアプランで生成された回路の
面積を縮小する方向に最適化するステップ（ｄ）と、上
記ステップ（ａ）〜（ｄ）を繰り返した後、ハードウエ
ア構成と面積の最適解を決定するステップ（ｅ）とを含
んでいる。

【００３４】この方法により、効率的なハードウエア資
源の割り当てと面積の検討とが可能になる。

【００３５】上記ステップ（ｃ）における接続のために
必要な面積の算出は、上記機能モジュール間の接続部分
のトランザクション解析の結果に基づいて適切なビット
サイズを求めた後、上記ビットサイズに対してレイアウ
ト設計時のレイアウト配線幅及びレイアウト間隔サイズ
を求める処理を含んでいることにより、接続に必要な面
積の算出が容易になる。

【００３６】本発明の集積回路の設計方法は、集積回路
のアーキテクチャ中のハードウエアにより構成される機
能モジュール及び上記機能モジュールの接続に対してト
ランザクション解析を行なうステップ（ａ）と、上記ト
ランザクション解析の結果に基づいて上記機能モジュー
ルの面積及び上記接続の面積を算出するステップ（ｂ）
と、上記機能モジュール毎の消費電力を算出するステッ
プ（ｃ）と、上記接続の面積と接続のための配線の単位
面積あたりの容量とから配線容量を算出し、この配線容
量と上記接続のトランザクション数とからモジュール間
の接続による消費電力を算出するステップ（ｄ）と、上
記ステップ（ｃ）及び（ｄ）の算出結果に基づいて、集
積回路全体の消費電力を算出するステップ（ｅ）と、上
記ステップ（ａ）〜（ｅ）を繰り返した後に、ハードウ
エア構成と面積及び消費電力の最適解を決定するステッ
プ（ｆ）とを含んでいる。

【００３７】この方法により、トランザクションが消費
電力をよく反映している点に着目しつつ、迅速かつ正確
に消費電力を算出することが可能になる。

【００３８】上記ステップ（ｅ）の後、上記ステップ
（ｅ）で算出された消費電力が所望の消費電力値内に収
まるか否かを判断するステップ（ｇ）と、上記ステップ
（ｇ）で、上記算出された消費電力が所望の消費電力値
内に収まらないときには、低電力化のための機能モジュ
ールの並列化が可能か否かを判断するステップ（ｈ）と
をさらに含み、上記ステップ（ｈ）の判断で、機能モジ
ュールの並列化が可能なときには機能モジュールの並列
化を行なった後、機能モジュールの並列化が不能なとき
にはそのままでステップ（ａ）に戻ることにより、面積
と消費電力の最適化が短期間で行なわれる。

【００３９】上記ステップ（ｆ）の後、電源配線の設計
を行なうステップをさらに含み、ハードウエア構成と面
積及び消費電力の最適解を決定することにより、電源配
線を含めた面積の算出が可能になる。

【００４０】上記ステップ（ｅ）は、上位レベルの設計
データと、設計制約とに基づいて、下位レベルの設計構
造を推定するサブステップ（ｅ１）と、上記下位レベル
の設計データに対して、機能シミュレーションを行なう
サブステップ（ｅ２）と、上記機能シミュレーションか
ら抽出された上記動作情報と下位レベルの設計構造とか
ら消費電力を推定するサブステップ（ｅ３）とを含むこ
とにより、より正確な消費電力情報を得ることができ
る。

【００４１】上記サブステップ（ｅ１）の後、上記サブ
ステップ（ｅ３）の前に、上記動作情報から上記下位レ
ベルの設計データ構造を構成する要素及び接続のための
配線幅を決定するステップをさらに含み、上記ステップ
（ｅ３）では、上記下位レベルの設計データ構造を構成
する要素及び接続のための配線幅をも考慮して、消費電
力を推定することが好ましい。

【００４２】本発明の集積回路の設計方法は、上位レベ
ルの設計データに対して、機能シミュレーションを行な
うステップ（ａ）と、上記上位レベルの設計データと、
上記機能シミュレーションから抽出された動作情報と、
設計制約とに基づいて、下位レベルの設計構造を推定す
るステップ（ｂ）と、上記動作情報と上記下位レベルの
設計構造とから消費電力を推定するステップ（ｃ）とを
含んでいる。

【００４３】この方法により、上位レベルの設計データ
と動作情報とを利用して、正確な消費電力の推定を行な
うことができる。

【００４４】上記上位レベルは、コントロール・データ
・フロー・グラフであり、上記下位レベルは、ＲＴＬレ
ベル（レジスタ，トランスファレベル）であることによ
り、消費電力の推定精度が向上する。

【００４５】上記ステップ（ａ）の後、上記ステップ
（ｃ）の前に、上記動作情報から上記下位レベルの設計
データ構造を構成する要素及び接続のための配線幅を決
定するステップ（ｋ）をさらに含み、上記ステップ
（ｃ）では、上記下位レベルの設計データ構造を構成す
る要素及び接続のための配線幅をも考慮して、消費電力
を推定することが好ましい。

【００４６】上記ステップ（ｋ）では、上記下位レベル
の設計データ構造を構成する要素として、レジスタ数，
演算器数，選択器数及び配線数を決定することができ
る。

【００４７】

【発明の実施の形態】（発明の基本設計手順）まず、本
発明の基本設計手順について説明する。図１は、本発明
による，設計の上流側でトランザクションを利用して低
消費電力型の集積回路を設計するための基本的な設計手
順を示すフローチャートである。各ステップにおける重
要な処理の詳細については後述することとして、まず、
設計の流れを概略的に説明する。

【００４８】ステップＳＴ１１で、アーキテクチャ設計
（ＡＤ）を行ない、ステップＳＴ１２でアークテクチャ
・フロアプラン（ＡＦ）を行なって、機能部品及び接続
関係を２次元のイメージとして表わす。次に、ステップ
ＳＴ１３で、後述する手順により、トランザクション解
析（ＴＡ）を行なう。次に、ステップＳＴ１４で、トラ
ンザクション解析結果に基づいて機能部品や接続の構成
を検討するために、トランザクションベースのフロアプ
ラン（ＴＦ）を行う。具体的には、機能部品を接続する
バス配線幅や、メモリサイズ、機能部品の構成を検討す
る。そして、ステップＳＴ１４’で、バス配線幅や、メ
モリサイズ、機能部品等のハードウエア構成が最適化さ
れたかどうかを判断して、最適な構成を求めるまでステ
ップＳＴ１３とステップＳＴ１４との処理を繰り返す。

【００４９】次に、ステップＳＴ１５で、機能部品の面
積と、機能部品同士の間の接続に要する部材（主として
バス配線）の面積（以下、単に「接続面積」という）と
の面積推定（ＣＥ）を行なう。ここでは、機能部品面積
推定用モデルと、接続面積推定用モデルから、回路全体
の面積を推定する。

【００５０】そして、ステップＳＴ１６で、面積ベース
のフロアプラン（ＣＦ）を行ない、ステップＳＴ１７
で、面積の最適化（ＣＯ）を行なう。そして、ステップ
ＳＴ１８において、このフロアプランに対して、回路の
面積が面積仕様を満足しているかどうかの確認を行なう
（ＣＲ）。そして、面積仕様を満足していなければ、再
度ステップＳＴ１１に戻って、アーキテクチャ設計の検
討（ＡＤ）からステップＳＴ１７の面積の最適化（Ｃ
Ｏ）までの処理を繰り返す。そして、ステップＳＴ１８
の判別で、面積仕様を満足していれば、次のステップＳ
Ｔ１９へ進む。

【００５１】次に、ステップＳＴ１９で、消費電力の推
定（ＰＥ）を行なう。このとき、後述するように、機能
部品面積，接続面積や、トランザクション解析結果か
ら、設計対象となる集積回路の消費電力を推定する。そ
して、ステップＳＴ２０で、消費電力仕様を満足してい
るかどうかを確認（ＰＲ）する。そして、ステップＳＴ
２０の判別で、消費電力の仕様を満足していれば、次の
ステップＳＴ２３へ進む一方、消費電力の仕様を満足し
ていない場合には、ステップＳＴ２１に移行して、機能
部品の並列化を行なうべきか否かの判断を行なう。そし
て、機能部品の並列化を行なうと判断した場合には、ス
テップＳＴ２２でタイミングをずらせて処理を分ける並
列化処理を行なってから、ステップＳＴ１４に戻って、
トランザクションベースのフロアプランからやり直す。
一方、ステップＳＴ２１の判別において、機能部品の並
列化で対応しないと判断した場合には、再度ステップＳ
Ｔ１１に戻って、アーキテクチャ設計からやり直す。

【００５２】なお、トランザクション解析のためには、
上記ステップＳＴ１２は必ずしもなくてもよい。アーキ
テクチャの構造が一応現れていればトランザクション解
析が可能だからである。

【００５３】そして、上述の処理を繰り返した後、ステ
ップＳＴ２０の判別において、消費電力の仕様を満足す
るようになった場合には、ステップＳＴ２３に進み、ス
テップＳＴ２３で、電源配線・フロアプランを行なう。
このステップＳＴ２３では、ステップＳＴ１９の消費電
力推定結果に基づき、電源配線を適切なサイズで適切な
個所に挿入するのである。この処理によって挿入電源配
線分の面積が増大するので、その後、ステップＳＴ２４
で、再度回路面積の確認（ＰＲ）を行なって、回路面積
が面積仕様を満足していれば、この処理を終了する一
方、面積仕様を確認していなければ、ステップＳＴ１１
に戻って、アーキテクチャ設計（ＡＤ）からやり直す。

【００５４】なお、あらかじめ構造がわかっているアー
キテクチャを利用する場合には、アーキテクチャ設計の
ためのステップＳＴ１１を行なう必要がないことは言う
までもな区、本発明は係る場合にも適用することができ
る。

【００５５】また、消費電力の推定のために、必ずしも
ステップＳＴ１６における面積ベースフロアプランを行
なう必要はない。面積がわかっていれば消費電力の推定
を行なうことが可能だからである。

【００５６】次に、上記各ステップにおける処理の詳細
について説明する。

【００５７】（アーキテクチャ設計）ここで、ステップ
ＳＴ１１におけるアーキテクチャ設計（ＡＤ）は、Ｃ言
語などを利用した従来から汎用されている設計手法を用
いればよい。

【００５８】（アークテクチャ・フロアプラン）図２
（ａ）は、ステップＳＴ１２のアークテクチャ・フロア
プラン（ＡＦ）で設計する回路構成の例を示すブロック
回路図である。ここで、構成しようとしている集積回路
ｆ１は、ＣＰＵｆ２，メモリｆ３，圧縮部ｆ４，補正部
ｆ５と、ＣＰＵｆ２，メモリｆ３，圧縮部ｆ４及び補正
部ｆ５間を接続する配線net1部ｆ６とからなるものとす
る。

【００５９】（トランザクション解析）図３は、ステッ
プＳＴ１３のトランザクション解析（ＴＡ）において、
使用する集積回路ｆ１の各部の動作タイミングを示すタ
イミングチャートである。ここでは、このタイミングチ
ャートに基づき、配線net１部ｆ６中を移動する（流れ
る）データ量について説明する。図３のタイミングチャ
ートから、ｊｏｂ１において圧縮部ｆ４がメモリｆ３か
らデータを読み込む（read）時刻と、次のｊｏｂ２にお
いて補正部ｆ５がデータをメモリｆ３から読み込む（re
ad）時刻とが重なっていることがわかる。ｊｏｂ２とｊ
ｏｂ３との間、ｊｏｂ３とｊｏｂ４との間においても同
様である。

【００６０】図４（ａ）は、配線net1部ｆ６において図
３のタイミングチャートに示すｊｏｂを行なう場合に発
生するトランザクション量を示す図である。配線net1部
ｆ６は、メモリｆ３，圧縮部ｆ４及び補正部ｆ５の間を
接続しているために、図３に示す圧縮部ｆ４と補正部ｆ
５と間のデータ読み込みが重なる時刻に、大きなデータ
量を扱うことが可能な構成にしておく必要がなる。つま
り、配線net1部ｆ６だけでは、６４ｂｉｔｓのデータを
同時に扱うことができないことがわかる。

【００６１】トランザクション解析では、このようなデ
ータ（トランザクション）の移動（流れ）に伴って資源
（リソース）が占有されていく状況を解析することがで
きる。上記の例でトランザクション解析を行なう対象と
なる資源はバスであるが、ＣＰＵ ｆ２， メモリ ｆ
３， 圧縮部 ｆ４、補正部 ｆ５ 各々を対象資源として
解析することも可能である。

【００６２】（トランザクション解析用モデル）図５
は、従来から一般的に行なわれているトランザクション
解析用モデルを説明するための図である。まず、図５に
示すトランザクション解析モデルの内容について説明す
る。

【００６３】mainMem ｔ１は、トランザクション解析に
おいて扱われるリソースモデルを示す。 sourceJob動作
ｔ２により、トランザクションを発生させるために発生
間隔と発生量を設定する。 getMem 動作ｔ３により、リ
ソースモデルmainMem ｔ１からリソースを確保する。 a
djust 動作ｔ４により、補正処理に必要な時間を設定す
る。disk動作ｔ５により、diskに書き込む時間を設定す
る。 relmem 動作ｔ６により、確保されたリソースを開
放し、 sinkJob動作ｔ７によって処理を終了する。この
ように、従来のトランザクション解析用モデルを利用す
ることにより、トランザクションの発生間隔，発生量や
処理時間を扱うことによって、対象となる資源が占有さ
れる状況を解析することができる。

【００６４】次に、本発明のトランザクション解析用モ
デルの特徴的な内容について、圧縮部ｆ４を例にとって
説明する。圧縮あるいは伸張等で扱われるトランザクシ
ョンは、処理するデータの性質（又は種類）に依存して
変化するのに対し、図５に示す従来のトランザクション
解析モデルにおける補正部ｆ５のadjust動作ｔ４のよう
な処理時間だけを表すモデルでは、処理するデータの性
質に依存して内容が変化するトランザクション解析用モ
デル（以下、「データ依存性のあるトランザクション解
析モデル」という）を表現することができない。

【００６５】データ依存性のあるトランザクション解析
用モデルを組み立てるためには、トランザクションの変
化率と、その変化が起きる確率が必要である。図６は、
圧縮部ｆ４のトランザクション解析用モデルを示す図で
ある。同図においては、トランザクションの変化率とし
てデータ圧縮率を示している。また、変化が起きる確率
を発生頻度（割合）とする。トランザクション解析時間
内で圧縮部が出力するデータの発生頻度を１００％とし
た場合、データを全く圧縮しないデータ圧縮率０％のデ
ータを出力する頻度（割合）は５％であり、圧縮率２０
％のデータを出力する頻度（割合）は１０％であり、圧
縮率４０のデータを出力する頻度（割合）は８０％であ
り、圧縮率８０％のデータを出力する頻度（割合）は５
％であるものとする。この頻度情報は、設計対象となる
回路の特性から把握される。

【００６６】図７は、図６に示すトランザクション解析
用モデルを使用して、２５６bitsのデータを入力した時
の出力データのbits数と発生頻度とを整理して示す図で
ある。入力が２５６bitsであるとすれば、圧縮率０％の
時は２５６bitsの出力データを、圧縮率２０％の時は２
０４bitsの出力データを、圧縮率４０％の時は１５３bi
tsの出力データを、圧縮率８０％の時は５１bitsの出力
データがそれぞれ得られる。各出力データの発生頻度
は、図６に定義されているように ５％，１０％，８０
％，５％であるので、最も頻繁に出力されるデータは１
５３bitsの出力データである。また、５％の確率で２５
６bitsのデータが出力される。即ち、主な処理だけを取
り扱うのであれば、１５３bitsの出力データまでを扱う
ことが可能な規模で十分であるが、５％の確率で発生す
る２５６bitsの出力データをも取り扱いうるためには、
構成を検討することが必要である。

【００６７】このように、本実施形態のデータ依存性の
あるトランザクション解析モデルを用いることにより、
頻度とデータ量とを把握することができ、資源を有効に
利用するための最適な構成を設計することができる。

【００６８】（トランザクション解析用正規分布モデ
ル）一方、上記圧縮部ｆ４のトランザクション解析用モ
デルのように、トランザクションの変化率とその変化が
起きる確率とを明確に定義できない場合は、正規分布
（normal distribution ）モデルを利用することも可能
である。正規分布は、多数のデータを扱う場合にもっと
も汎用的に利用される分布であり、分布形状は、平均値
を中心とする左右対称形の分布であるので、平均値，上
限値，下限値のうちのいずれか２値が定まると、全体の
分布形状は一意的に定まる。

【００６９】図８（ａ），（ｂ）は、順に、圧縮部ｆ４
の正規分布モデルとこの正規分布モデルを利用した場合
のトランザクション解析用モデルとを示す図である。図
８（ａ）に示すように、正規分布モデルは、平均値をav
erage とし、標準偏差をσとした場合、average までの
累積発生頻度（確率）が５０％、average ＋σまでの累
積発生頻度（確率）が８４（２％、average ＋２σまで
の累積発生頻度（確率）が９７．７％、average ＋３σ
までの累積発生頻度（確率）が９９．９％と定義されて
いる。したがって、上限の圧縮率が８０％、下限が０％
であれば、これらから、平均値＝（８０＋０）／２＝４
０ と求めることができる。また、上限圧縮率８０％と
平均値４０％のみ示されている場合は、４０−（８０−
４０）＝０ と下限値を求めることができる。同様に、
下限圧縮率と平均値が示されている場合には、上限圧縮
率を求めることができる。図８（ｂ）に示すように、正
規分布モデルを用いると、２５６bitsの入力デ−タの圧
縮率と累積発生頻度とを求めることができる。上限をav
erage＋３σに対応させ、下限をaverage−３σに対応さ
せている。また、σ＝｛（average ＋３σ）−average
｝／３ からσ＝１３．３ を求め、average ＋σ、ave
rage ＋２σを求めている。

【００７０】（トランザクション解析用モデル）また、
実際のアプリケ−ション結果から図６に示すようなデー
タ依存性のあるトランザクション解析用モデルを定義す
ることによって、高速かつ高精度の解析を実現すること
ができる。

【００７１】（トランザクションベ−ス・フロアプラ
ン）次に、ステップＳＴ１４におけるトランザクション
ベ−ス・フロアプラン（ＴＦ）の処理内容について説明
する。

【００７２】図２（ａ）に示すステップＳＴ１２におけ
るア−キテクチャ・フロアプラン（ＡＦ）に対して、図
４（ａ）に示す配線net1部ｆ６の解析結果から、圧縮部
ｆ４と補正部ｆ５のメモリアクセス処理が重なる時間に
６４bitsのトランザクション量を処理する配線幅が必要
になることがわかる。

【００７３】そこで、この処理を実現するための集積回
路ｆ’の構成を、ステップＳＴ１４のトランザクション
ベ−ス・フロアプラン（ＴＦ）において、図２（ｂ）に
示すように表示する。この構成の特徴は、図２（ａ）に
おける配線net1部ｆ６の代わりに配線幅の情報も含んだ
配線net1' 部ｆ6'を有する点である。そして、圧縮部ｆ
４、補正部ｆ５から配線net1' 部ｆ6'の基幹に至るまで
の経路は３２のトランザクション量を処理する配線幅で
ある。しかし、ある限られた期間だけ多く発生するトラ
ンザクションのために、基幹となる配線部分まで大きく
設計することは無駄である。

【００７４】そこで、図１に示すステップＳＴ１４’に
おける判断で最適化されていないと判断したときには、
図２（ｃ）に示すように、ＣＰＵｆ２，メモリｆ３，圧
縮部ｆ４及び補正部ｆ５を接続する配線net1’部ｆ６’
とは別に、補正部ｆ５とメモリｆ３を接続する配線net2
部ｆ７を有する集積回路ｆ１”を表示して、再度、ステ
ップＳＴ１３のトランザクション解析（ＴＡ）を行う。
図４（ｂ）は、図２（ｃ）に示す集積回路ｆ１”を行な
ったトランザクション解析の結果を示す図である。同図
に示すように、配線net1’部ｆ6'と配線net2部ｆ７とで
処理が行なわれるので、不具合はないと考えられる。そ
して、この解析結果をステップＳＴ１４のトランザクシ
ョンベース・フロアプランに反映させて、図２（ｃ）に
示す集積回路ｆ１”の構成を採用して、配線net1’部ｆ
6'，配線net2部ｆ７の配線幅を決定する。

【００７５】その場合、配線net2部ｆ７の長さを考慮せ
ずにメモリｆ３と補正部ｆ５とを接続すると、図２
（ｄ）に示す集積回路ｆ１''' のような構成になるおそ
れもあり得る。そこで、既知情報であるＣＰＵｆ２の面
積、トランザクション解析で予測できるメモリｆ３の面
積、それらの配置関係などに基づいて、ラフな配線長情
報を配線時の目安にすることが好ましい。

【００７６】（面積推定）ステップＳＴ１５の面積推定
（ＣＥ）の処理は、以下に説明する機能面積推定モデル
Ｃm1と接続面積推定モデルＣn1とを用いて行う。

【００７７】−機能面積推定モデル− 図９は、機能面積面積推定モデルＣm1の構成を示す図で
ある。同図に示すように、機能面積推定モデルＣm1は、
面積推定データベースＣm2と、面積推定式Ｃm3と、面積
補正係数Ｃm4とがを備えている。面積推定デ−タベ−ス
Ｃm2には、既存の機能ｘ毎にトランザクション量Ｔrans
（ｘ），動作周波数Freq（ｘ），サイクル数Ｃycle
（ｘ），面積Area（ｘ）が登録されている。面積を算出
したい回路に対しては、この面積推定デ−タベ−スＣm2
に登録されている機能ｘ，トランザクション量Ｔrans
（ｘ），動作周波数Freq（ｘ），サイクル数Ｃycle
（ｘ）に対応する面積Area（ｘ）を参照する。例えば、
圧縮−Ａの場合、Ｔrans（圧縮−Ａ）＝２５６，Freq
（圧縮−Ａ）＝５０，Ｃycle（圧縮−Ａ）＝１０であれ
ば、Area（圧縮−Ａ）＝１００である。但し、この面積
推定デ−タベ−スＣm2だけでは、Ｔrans（圧縮−Ａ）＝
１２８としたとき（Ａ方式）の圧縮機能は、求めること
はできない。

【００７８】そこで、面積推定デ−タベ−スＣm2を補間
するための、面積推定式Ｃm3を定義する。面積推定式Ｃ
m3においては、求めたい面積をτとし、面積推定デ−タ
ベ−スＣm2に存在しないトランザクション量α、動作周
波数β、サイクル数γと、面積推定デ−タベ−スＣm2が
基本とするトランザクション量Ｔrans（ｘ），動作周波
数Freq（ｘ），サイクル数Ｃycle（ｘ）とから求める。
また、ｋ（ｘ）は補正係数であり、面積補正係数Ｃm4か
ら求める。

【００７９】以上のように、これらの面積推定デ−タベ
−スＣm2、面積推定式Ｃm3、面積補正係数Ｃm4により面
積推定モデルＣm１を構成しておく。

【００８０】図１０は、面積推定モデルＣm1を利用して
面積推定を行なった結果、得られた面積を示す図であ
る。トランザクション量１２８、動作周波数５０、サイ
クル数１の場合、（１２８／１２８）×（５０／５０）
×（１／１）×１＝ １となる。また、トランザクショ
ン量２５６、動作周波数１００、サイクル数２の場合、
（２５６／１２８）×（１００／５０）×（１／２）×
１＝ ２となる。

【００８１】このように、より下位の工程で求めた面積
値と面積推定モデルＣm1で推定した面積値とが互いに異
なる場合、面積補正係数Ｃm4を用いて補正することがで
きる。この補正係数はトランザクション量と算出される
面積の比率から求める。

【００８２】−接続面積推定− 図１１は、接続面積推定を行なうための接続面積推定モ
デルＣn1の構成を示す図である。同図に示すように、接
続面積推定モデルＣn1は、接続面積推定デ−タベ−スＣ
n2と、接続面積推定式Ｃn3とによって構成されている。
接続面積推定デ−タベ−スＣn2には、プロセスｙ毎のレ
イアウト配線幅ｗｗ（ｙ）と、配線ピッチｗｐ（ｙ）と
が登録されており、これらを加算したｗｗ（ｙ）＋ｗｐ
（ｙ）の値を、ステップＳＴ１４のトランザクションベ
−ス・フロアプラン（ＴＦ）での接続ビットサイズBitS
ize に乗じて配線幅を推定し、さらに、この配線幅｛Bi
tSize ×（ｗｗ（ｙ）＋ｗｐ（ｙ））｝に配線長WireLe
ngthを乗じて接続面積εを推定する。

【００８３】（面積ベ−スフロアプラン）次に、ステッ
プＳＴ１６の面積ベ−スフロアプラン（ＣF）における
処理について説明する。このステップの処理において
は、ステップＳＴ１５の面積推定（ＣE）の処理で求め
た機能モジュ−ル面積及び接続面積を、フロアプランに
反映させる。図２（ｅ）は、ステップＳＴ１６の面積ベ
−スフロアプラン（ＣＦ）の処理において設計されるレ
イアウトを示す図である。また、図２（ｆ）は、ステッ
プＳＴ１７の面積最適化（ＣＯ）の処理を行った結果得
られるレイアウトを示す図である。そして、ステップＳ
Ｔ１８で、図２（ｆ）に示すレイアウトの面積が面積仕
様を満足しているかどうかを確認する。

【００８４】（消費電力推定）次に、ステップＳＴ１９
の消費電力推定で用いる消費電力推定モデルについて説
明する。

【００８５】−消費電力推定モデル１− 図１２は、トランザクション解析結果を用いて、各機能
の消費電力を推定する消費電力推定モデルｐ１の構成を
示す図である。同図に示すように、消費電力推定モデル
ｐ１は、消費電力推定デ−タベ−スｐ２と消費電力推定
式ｐ３とによって構成されている。消費電力推定デ−タ
ベ−スｐ２には、機能ｘ毎にトランザクション当りのエ
ネルギ−Energy（ｘ）と補正係数ｍ（ｘ）とが登録され
ている。補正係数ｍ（ｘ）は、既に実測されている消費
電力値から求める。実測値がない場合は１とする。消費
電力推定式ｐ３では、求めたい消費電力をＰとし、消費
電力Ｐを消費電力推定デ−タベ−スｐ２に登録されてい
るトランザクション当りのエネルギ−Energy（ｘ）と、
補正係数ｍ（ｘ）と、所望のトランザクション量αと、
所望の動作周波数βとトランザクション反転化率ｎｐと
の積として求める。トランザクション反転化率ｎｐは、
現在のトランザクションの時間的に１つ前のトランザク
ションからの変化率を示す。

【００８６】図１２に示す消費電力推定デ−タモデル p
１に登録されている乗算器を使用して消費電力推定した
例について説明する。トランザクション量が３２で、動
作周波数５０毎に処理されるものとする。一方、消費電
力推定デ−タベ−スｐ２から、トランザクションあたり
のエネルギ−は０．３で、補正係数０．８であることが
わかっている。トランザクション反転化率ｎｐは、時間
的に１つ前のトランザクションとの変化を示し、トラン
ザクション量３２であることから、３の変化があったも
のとするとｎｐ（ｎ→ｎ＋１）＝０．０９となる。次
に、１０の変化があるとするとｎｐ（ｎ＋１→ｎ＋２）
＝０．３１であり、これらの平均はｎｐ＝０．２０とな
る。以上により、この例では、所望の消費電力Ｐを、 Ｐ＝０．８×０．２×３２×５０×０．３＝７６．８ のように求めることができる。

【００８７】その後、ステップＳＴ２０の消費電力確認
ステップでは、ステップＳＴ１９で求めた消費電力の確
認を行う。

【００８８】そして、ステップＳＴ２０における確認結
果から、ステップＳＴ２１で低電力化のために並列化で
対応するか否かを確認し、ステップＳＴ２１で並列化設
計（ＰＤ）の処理を行なう。並列化を行なった場合、ト
ランザクションは分割されるので、再度トランザクショ
ン解析を行なうことなく、並列化した機能部品に対して
トランザクションを分割する。

【００８９】（電源配線・フロアプラン）ステップＳＴ
２３で、ステップＳＴ２０の消費電力解析結果を、反映
したフロアプランを行う。電力消費が多い部分に対し
て、電源配線本数や、電源配線面積を考慮した電源配線
設計を行う。

【００９０】（モデル改善）図１３は、ステップＳＴ１
５の面積推定処理、ステップＳＴ１９の消費電力推定処
理で求めた面積及び消費電力の改善方法を説明するため
の図である。同図において、機能Ａの消費電力ｐ２１，
機能Ｂの消費電力ｐ２２，機能Ｃの消費電力ｐ２３の推
定結果が３，１０，５（いずれも任意単位）である。最
初に、機能Ａの回路を設計によって具体化して、その解
析結果が４であった場合の補正係数は１．３である。そ
こで、機能Ｂ，Ｃがまだ具体化されていない場合、機能
Ｂ，Ｃの推定結果に対しても、１．３の補正係数を適用
し、推定値の補正を行なう。その結果、機能Ｂの消費電
力は６．５（任意単位）、機能Ｃは１３（任意単位）と
なり、機能Ｂ，Ｃを具体的に設計しなくても、推定結果
の補正を行なうことができる。

【００９１】（第２の実施形態）次に、第２の実施形態
においては、上記第１の実施形態の消費電力推定モデル
の生成方法について説明する。本実施形態においては、
ハードウエアの機能として上位レベルの設計データが用
意されている場合の上記図１のステップＳＴ１９におけ
る消費電力推定モデルの生成方法について説明する。

【００９２】図１４は、本実施形態における消費電力推
定モデルを作成する流れを示すフローチャートである。

【００９３】ステップＳＴ３０で、あらかじめ用意され
ている設計データＤＤ１と、機能シミュレーション用の
テストベンチ，設計制約，テクノロジデータとを入力
し、ステップＳＴ３１で、設計データＤＤ１の構文解析
を行なってコントロール・データ・フロー・グラフ（Ｃ
ＤＦＧ）を生成する。

【００９４】図１５（ａ），（ｂ），（ｃ）は、順に、
設計データＤＤ１の例であるプログラム，それから生成
されるコントロール・データ・フロー・グラフ，及びこ
れを具体化した回路を示す図である。まず、図１５
（ａ）のプログラムの構文解析を行なうことにより、図
１５（ｂ）に示すコントロール・データ・フロー・グラ
フ（ＣＤＦＧ−１）が生成される。この処理は、単純な
処理である。図１５（ｂ）に示すように、コントロール
・データ・フロー・グラフ（ＣＤＦＧ−１）は、cond１
０，cond２０，cond３０及びcond４０により構成されて
いる。図１５（ｃ）は、ＣＤＦＧ−１をハードウエアで
実現した場合の構造を示すブロック回路図である。同図
に示すように、排他的論理和演算を行なう要素ｐ３０
と、ネットｎ３１，ｎ３２を介してそれぞれ入力される
入力データin０とin１との加算処理を行なう要素ｐ３１
と、ネットｎ３３，ｎ３４を介して入力される入力デー
タin２，in３の加算処理を行なう要素ｐ３２と、ネット
ｎ３６を介して入力される入力データin４と、ネットｎ
３５を介して入力されるタスクｐ３２の出力との加算処
理を行なう要素ｐ３３と、タスクｐ３０，ｐ３１，ｐ３
３の出力のうちいずれか１つを選択して出力する要素ｐ
３４（マルチプレクサ）とによって図１５（ａ）に示す
プログラムを実行するためのハードウエアが構成され
る。

【００９５】次に、図１４に示すフローチャート中のス
テップＳＴ３２において、図１５（ｂ）に示すコントロ
ール・データ・フロー・グラフＣＤＦＧ−１に対して、
演算子間に変数“ｔ（＝in０＋in１）”を挿入する２項
演算展開処理を行なう。図１６（ａ），（ｂ），（ｃ）
は、順に、上述のプログラムに対して２項演算展開処理
を行なった後のプログラム，それから生成されるコント
ロール・データ・フロー・グラフ，及びこれを具体化し
た回路を示す図である。このとき、図１５（ｂ）に示す
コントロール・データ・フロー・グラフＣＤＦＧ−１に
２項演算展開処理を施すことにより、図１６（ｂ）に示
すコントロール・データ・フロー・グラフＣＤＦＧ−２
が得られる。図１６（ｂ）に示すように、２項演算展開
処理により、コントロール・データ・フロー・グラフＣ
ＤＦＧ−１のcond３０は、コントロール・データ・フロ
ー・グラフＣＤＦＧ−２のcond３１に変換される。そし
て、図１６（ｃ）に示すように、ハードウエア上では、
図１５（ｃ）に示す構成に加えて、ネットｎ３５中に変
数“ｔ”を定義するための要素ｐ３７が挿入される。

【００９６】次に、ステップＳＴ３５で、設計制約に基
づいてコントロール・データ・フロー・グラフＣＤＦＧ
−２の最適化を行なう。その際、設計制約がタイミング
重視のときには、コントロール・データ・フロー・グラ
フＣＤＦＧ−２で挿入した変数“ｔ”、つまり、図１６
（ｃ）に示す要素ｐ３７をレジスタとして構成する（ス
ケジューリング）。レジスタとして要素ｐ３７を構成し
ない場合には、配線として実現する。また、設計制約が
面積重視の場合には、図１８に示すように、図１６
（ｃ）に示す要素ｐ３１，ｐ３２の代わりに、これらの
２つの要素ｐ３１，ｐ３２を共有化した加算要素ｐ４２
と、そのための選択要素ｐ４０，ｐ４１とを配置する。

【００９７】以上のように、ステップＳＴ３５におい
て、設計制約に従ってスケジューリングと共有化とを繰
り返すことにより、コントロール・データ・フロー・グ
ラフＣＤＦＧの最適化処理を行なって、ステップＳＴ３
６に示すアーキテクチャ推定により各要素の構成を決定
する。つまり、レジスタ数，演算器数，ＭＵＸ（マルチ
プレクサ）数，配線数などを推定する。

【００９８】次に、図１４のフロー中のステップＳＴ３
３において、テストベンチとコントロール・データ・フ
ロー・グラフＣＤＦＧ−２とステップＳＴ３６における
アーキテクチャ推定により決定された各要素の構成とを
用いて、機能シミュレーションを実行し、設計データを
構成する各要素のトグル情報とビット幅情報とを抽出す
る。このとき、抽出されたビット幅情報から図１６
（ｃ）に示すハードウエア中の各要素の大きさを決定す
る。ビット幅情報として、バス構造になっているネット
の最大動作幅を各ネットのトグル情報から抽出する。図
１７は、図１６（ｃ）の各ネットの最大動作幅，構成要
素を表にして示す図である。

【００９９】次に、各ネットが接続する要素の大きさを
決定する。最大動作幅が８ビットであるネットｎ３１，
ｎ３２に接続される要素ｐ３１は、８ビットの入力を満
足する加算要素である必要があり、最大動作幅が６であ
るネットｎ３３，ｎ３４に接続される要素ｐ３２は、６
ビットの入力を満足する加算要素である必要がある。ま
た、最大動作幅が７であるネットｎ３５に接続される要
素ｐ３７は、７ビットの入力を満足する加算要素である
必要がある。さらに、最大動作幅が８ビットであるネッ
トｎ３６に接続される要素ｐ３４は、８ビットの入力を
満足する加算要素である必要がある。以上のようにし
て、ハードウエアを決定する。

【０１００】次に、ステップＳＴ３８で、ステップＳＴ
３６で推定したアーキテクチャ中の各要素にステップＳ
Ｔ３７で抽出したトグル情報を割り当てることにより、
消費電力解析を行なって、ステップＳＴ３９で、解析結
果として消費電力を出力する。

【０１０１】図１９は、ステップＳＴ３３における機能
シミュレーションにおいて得られた図１６（ｃ）中の各
要素ｐ３１〜３４のトグル数の設計データの例を示す図
である。また、図２０は、図１６（ｃ）中の各要素の大
きさ（ビット）と、１トグルあたりに消費するエネルギ
ーとを表にして格納するテクノロジデータの例を示す図
である。

【０１０２】上記図１９，図２０に基づいて、下記式 Ｐ＝（１０×１０＋２０×５＋１０×１５＋１０×１
０）／Ｔ＝４５０／Ｔ が得られる。ただし、Ｔは解析時間を示す。

【０１０３】また、図１２における消費電力推定モデル
ｐ１の消費電力推定データベースｐ２中の消費エネルギ
ーEnergy（ｘ）は、下記式 Energy（ｘ）＝（１０＋１０＋２０×５＋１０×１５＋
１０×１０）／（１０＋２０＋１０＋１０）＝９ のように算出される。

【０１０４】以上のように、本実施形態では、ハードウ
エアの機能として上位レベルの設計データが用意されて
いる場合に、これを利用して、設計制約に基づいて下位
レベルの構造を推定し、さらにこれを利用して消費電力
の推定を行なうことにより、より正確な消費電力を推定
を行なうことができる。

【０１０５】

【発明の効果】本発明によると、トランザクションが消
費電力を反映している点に着目し、トランザクション解
析を統計分布から行なう設計方法や、トランザクション
解析を利用して面積フロアプラン，消費電力推定などを
行なうようにしたので、設計効率の向上を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明による，設計の上流側でトランザクショ
ンを利用して低消費電力型の集積回路を設計するための
基本的な設計手順を示すフローチャート図である。

【図２】（ａ）〜（ｄ）は、各設計工程における各フロ
アプランを示す図である。

【図３】トランザクション解析において、使用する集積
回路の各部の動作タイミングを示すタイミングチャート
図である。

【図４】（ａ），（ｂ）は、あるｊｏｂを行なう場合に
おける配線のトランザクション量の例を示す図である。

【図５】従来から一般的に行なわれているトランザクシ
ョン解析用モデルを説明するための図である。

【図６】圧縮部のトランザクション解析用モデルを示す
図である。

【図７】圧縮部のトランザクション解析用モデルを使用
して、２５６bitsのデータを入力した時の出力データの
bits数と発生頻度とを整理して示す図である。

【図８】（ａ），（ｂ）は、順に、圧縮部の正規分布モ
デルとこの正規分布モデルを利用した場合のトランザク
ション解析用モデルとを示す図である。

【図９】機能面積推定モデルの構成を示す図である。

【図１０】面積推定モデルを利用して面積推定を行なっ
た結果、得られた面積を示す図である。

【図１１】接続面積推定を行なうための接続面積推定モ
デルの構成を示す図である。

【図１２】トランザクション解析結果を用いて、各機能
の消費電力を推定する消費電力推定モデルの構成を示す
図である。

【図１３】面積推定処理、消費電力推定処理で求めた面
積及び消費電力の改善方法を説明するための図である。

【図１４】第２の実施形態における消費電力推定モデル
を作成する流れを示すフローチャート図である。

【図１５】（ａ），（ｂ），（ｃ）は、順に、プログラ
ム，それから生成されるコントロール・データ・フロー
・グラフ，及びこれを具体化した回路を示す図である。

【図１６】（ａ），（ｂ），（ｃ）は、順に、プログラ
ムに対して２項演算展開処理を行なった後のプログラ
ム，それから生成されるコントロール・データ・フロー
・グラフ，及びこれを具体化した回路を示す図である。

【図１７】図１６（ｃ）の各ネットの最大動作幅，構成
要素を表にして示す図である。

【図１８】図１６（ｃ）に示す２つの要素を共有化した
ときの構成を示す図である。

【図１９】機能シミュレーションにおいて得られた図１
６（ｃ）中の各要素のトグル数の設計データの例を示す
図である。

【図２０】図１６（ｃ）中の各要素の大きさ（ビット）
と、１トグルあたりに消費するエネルギーとを表にして
格納するテクノロジデータの例を示す図である。

【符号の説明】

ＳＴ１１ ア−キテクチャ設計（ＡＤ）ステップ ＳＴ１２ ア−キテクチャ・フロアプラン（Ａ
Ｆ）ステップ ＳＴ１３ トランザクション解析（ＴＡ）ステッ
プ ＳＴ１４ トランザクションベ−ス・フロアプラ
ン（ＴＦ）ステップ ＳＴ１５ 面積推定（ＣＥ）ステップ ＳＴ１６ 面積ベ−ス・フロアプラン（ＣＦ）ス
テップ ＳＴ１７ 面積最適化（ＣＯ）ステップ ＳＴ１８ 面積確認（ＣＲ）ステップ ＳＴ１９ 消費電力推定（ＰＥ）ステップ ＳＴ２０ 消費電力確認（ＰＲ）ステップ ＳＴ２１ 処理の並列化確認（ＤＲ）ステップ ＳＴ２２ 並列化設計（ＰＤ）ステップ ＳＴ２３ 電源配線・フロアプラン（ＰＦ）ステ
ップ ＳＴ２４ 面積確認（ＰＲ）ステップ

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 21/82 Ｃ 21/822 27/04 Ｆ (72)発明者 小川 修 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B046 AA08 BA04 JA07 KA05 5F038 CA05 CA20 CD13 DF04 DF05 DF08 EZ09 EZ10 EZ20 5F064 BB09 BB12 DD07 DD50 EE08 EE09 EE10 EE15 EE52 HH06 HH08 HH09

Claims (24)

【特許請求の範囲】
1. 【請求項１】 設計対象となる集積回路のトランザクシ
   ョン量を事象として統計分布であらわして格納するデー
   タベースを備えたトランザクション解析用モデルを利用
   して、トランザクション解析を行なうことを特徴とする
   集積回路の設計方法。
2. 【請求項２】 請求項１記載の集積回路の設計方法にお
   いて、 上記トランザクション解析モデルは、上記統計分布に基
   づき、複数のトランザクション量と発生頻度とを選択す
   るものであることを特徴とする集積回路の設計方法。
3. 【請求項３】 請求項１又は２記載の集積回路の設計方
   法において、 上記トランザクション解析モデルのデータベースは、上
   記統計分布として正規分布を格納していることを特徴と
   する集積回路の設計方法。
4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
   の集積回路の設計方法において、 上記トランザクション解析は、アプリケーションを実行
   し、統計分布を抽出することによって行なわれることを
   特徴とする集積回路の設計方法。
5. 【請求項５】 設計対象となる集積回路のハードウエア
   の機能毎に、トランザクション量と、処理サイクル数
   と、動作周波数と、面積とを格納したハードウエアの面
   積推定データベースを備えたハードウエアの面積推定モ
   デルを利用して、ハードウエアの面積を最適化すること
   を特徴とする集積回路の設計方法。
6. 【請求項６】 請求項５記載の集積回路の設計方法にお
   いて、 上記ハードウエアの面積推定データベースは、ハードウ
   エアの機能毎に、基本トランザクション量と、基本処理
   サイクル数と、基本動作周波数と、基本面積とを格納し
   ており、 上記ハードウエアの面積推定モデルは、上記基本トラン
   ザクション量，上記基本処理サイクル数，上記基本動作
   周波数及び上記基本面積と、所望トランザクション量，
   所望処理サイクル数及び所望動作周波数から面積を算出
   する面積算出式をさらに備えていることを特徴とする集
   積回路の設計方法。
7. 【請求項７】 請求項６記載の集積回路の設計方法にお
   いて、 上記ハードウエアの面積推定モデルは、上記所望トラン
   ザクション量と上記算出された面積とから求められる，
   上記面積算出式を補正するための補正係数をさらに備え
   ていることを特徴とする集積回路の設計方法。
8. 【請求項８】 設計対象の集積回路のハードウエア機能
   毎のトランザクション当りのエネルギーと補正係数とを
   格納する消費電力推定データベースと、 上記消費電力推定データベースのエネルギー及び補正係
   数と、所望トランザクション量と、所望動作周波数と、
   トランザクション反転化率とから消費電力を算出する消
   費電力算出式とを備えたハードウエアの消費電力推定モ
   デルを利用して、消費電力解析を行なうことを特徴とす
   る集積回路の設計方法。
9. 【請求項９】 請求項８記載の集積回路の設計方法にお
   いて、 上記ハードウエアの消費電力推定モデルにおける上記ト
   ランザクション反転化率は、上記所望トランザクション
   量を有するトランザクションが時間的に１つ前のトラン
   ザクションから変化した割合を示すものであることを特
   徴とする集積回路の設計方法。
10. 【請求項１０】 請求項８記載の集積回路の設計方法に
    おいて、 上記ハードウエアの消費電力推定モデルは、実測値との
    比率から求められる，上記消費電力算出式を補正するた
    めの補正係数をさらに備えていることを特徴とする集積
    回路の設計方法。
11. 【請求項１１】 請求項８〜１０のうちいずれか１つに
    記載の集積回路の設計方法において、 上記消費電力の推定が行なわれたモジュールのうち実測
    が終了したモジュールの消費電力の推定結果と実測結果
    の比を、実測が終了していない他のモジュールの推定消
    費電力に乗じて、推定結果を修正することを特徴とする
    集積回路の設計方法。
12. 【請求項１２】 ハードウエアにより構成される機能モ
    ジュール及び上記機能モジュールの接続を確定するため
    のアーキテクチャを設計するステップ（ａ）と、 上記機能モジュール及び上記接続に対してトランザクシ
    ョン解析を行なうステップ（ｂ）と、 上記トランザクション解析から得られたハードウエアの
    構成をフロアプランするステップ（ｃ）と、 上記ステップ（ａ）〜（ｃ）を繰り返して、ハードウエ
    ア構成の最適解を決定するステップ（ｄ）とを含む集積
    回路の設計方法。
13. 【請求項１３】 請求項１２記載の集積回路の設計方法
    において、 上記ステップ（ｃ）においては、上記フロアプランとし
    て上記機能モジュールの相対的な位置情報をもたせるこ
    とを特徴とする集積回路の設計方法。
14. 【請求項１４】 集積回路のアーキテクチャ中のハード
    ウエアにより構成される機能モジュール及び上記機能モ
    ジュールの接続に対してトランザクション解析を行なう
    ステップ（ａ）と、 上記トランザクション解析の結果に基づいて上記機能モ
    ジュールの面積及び上記接続のために必要な面積を算出
    するステップ（ｂ）と、 上記機能モジュールの面積及び上記接続のために必要な
    面積に基づきフロアプランを行なうステップ（ｃ）と、 上記フロアプランで生成された回路の面積を縮小する方
    向に最適化するステップ（ｄ）と、 上記ステップ（ａ）〜（ｄ）を繰り返した後、ハードウ
    エア構成と面積の最適解を決定するステップ（ｅ）とを
    含む集積回路の設計方法。
15. 【請求項１５】 請求項１４記載の集積回路の設計方法
    において、 上記ステップ（ｃ）における接続のために必要な面積の
    算出は、上記機能モジュール間の接続部分のトランザク
    ション解析の結果に基づいて適切なビットサイズを求め
    た後、上記ビットサイズに対してレイアウト設計時のレ
    イアウト配線幅及びレイアウト間隔サイズを求める処理
    を含むことを特徴とする集積回路の設計方法。
16. 【請求項１６】 集積回路のアーキテクチャ中のハード
    ウエアにより構成される機能モジュール及び上記機能モ
    ジュールの接続に対してトランザクション解析を行なう
    ステップ（ａ）と、 上記トランザクション解析の結果に基づいて上記機能モ
    ジュールの面積及び上記接続の面積を算出するステップ
    （ｂ）と、 上記機能モジュール毎の消費電力を算出するステップ
    （ｃ）と、 上記接続の面積と接続のための配線の単位面積あたりの
    容量とから配線容量を算出し、この配線容量と上記接続
    のトランザクション数とからモジュール間の接続による
    消費電力を算出するステップ（ｄ）と、 上記ステップ（ｃ）及び（ｄ）の算出結果に基づいて、
    集積回路全体の消費電力を算出するステップ（ｅ）と、 上記ステップ（ａ）〜（ｅ）を繰り返した後に、ハード
    ウエア構成と面積及び消費電力の最適解を決定するステ
    ップ（ｆ）とを含む集積回路の設計方法。
17. 【請求項１７】 請求項１６記載の集積回路の設計方法
    において、 上記ステップ（ｅ）の後、上記ステップ（ｅ）で算出さ
    れた消費電力が所望の消費電力値内に収まるか否かを判
    断するステップ（ｇ）と、 上記ステップ（ｇ）で、上記算出された消費電力が所望
    の消費電力値内に収まらないときには、低電力化のため
    の機能モジュールの並列化が可能か否かを判断するステ
    ップ（ｈ）とをさらに含み、 上記ステップ（ｈ）の判断で、機能モジュールの並列化
    が可能なときには機能モジュールの並列化を行なった
    後、機能モジュールの並列化が不能なときにはそのまま
    でステップ（ａ）に戻ることを特徴とする集積回路の設
    計方法。
18. 【請求項１８】 請求項１６又は１７記載の集積回路の
    設計方法において、 上記ステップ（ｆ）の後、電源配線の設計を行なうステ
    ップをさらに含み、ハードウエア構成と面積及び消費電
    力の最適解を決定することを特徴とする集積回路の設計
    方法。
19. 【請求項１９】 請求項１６記載の集積回路の設計方法
    において、 上記ステップ（ｅ）は、 上位レベルの設計データと、設計制約とに基づいて、下
    位レベルの設計構造を推定するサブステップ（ｅ１）
    と、 上記下位レベルの設計データに対して、機能シミュレー
    ションを行なうサブステップ（ｅ２）と、 上記機能シミュレーションから抽出された上記動作情報
    と下位レベルの設計構造とから消費電力を推定するサブ
    ステップ（ｅ３）とを含むことを特徴とする集積回路の
    設計方法。
20. 【請求項２０】 請求項１９記載の集積回路の設計方法
    において、 上記サブステップ（ｅ１）の後、上記サブステップ（ｅ
    ３）の前に、上記動作情報から上記下位レベルの設計デ
    ータ構造を構成する要素及び接続のための配線幅を決定
    するステップをさらに含み、 上記ステップ（ｅ３）では、上記下位レベルの設計デー
    タ構造を構成する要素及び接続のための配線幅をも考慮
    して、消費電力を推定することを特徴とする集積回路の
    設計方法。
21. 【請求項２１】 上位レベルの設計データに対して、機
    能シミュレーションを行なうステップ（ａ）と、 上記上記レベルの設計データと、上記機能シミュレーシ
    ョンから抽出された動作情報と、設計制約とに基づい
    て、下位レベルの設計構造を推定するステップ（ｂ）
    と、 上記動作情報と上記下位レベルの設計構造とから消費電
    力を推定するステップ（ｃ）とを含む集積回路の設計方
    法。
22. 【請求項２２】 請求項２１記載の集積回路の設計方法
    において、 上記上位レベルは、コントロール・データ・フロー・グ
    ラフであり、 上記下位レベルは、ＲＴＬレベル（レジスタ，トランス
    ファレベル）であることを特徴とする集積回路の設計方
    法。
23. 【請求項２３】 請求項２１記載の集積回路の設計方法
    において、 上記ステップ（ａ）の後、上記ステップ（ｃ）の前に、
    上記動作情報から上記下位レベルの設計データ構造を構
    成する要素及び接続のための配線幅を決定するステップ
    （ｋ）をさらに含み、 上記ステップ（ｃ）では、上記下位レベルの設計データ
    構造を構成する要素及び接続のための配線幅をも考慮し
    て、消費電力を推定することを特徴とする集積回路の設
    計方法。
24. 【請求項２４】 請求項２３記載の集積回路の設計方法
    において、 上記ステップ（ｋ）では、上記下位レベルの設計データ
    構造を構成する要素として、レジスタ数，演算器数，選
    択器数及び配線数を決定することを特徴とする集積回路
    の設計方法。