JP2003030267A - タイミングバジェット設計方法 - Google Patents

Abstract

(57)【要約】 【課題】ＬＳＩの設計において、初期の段階で信号遅延
を適切に考慮しながら、論理ブロックの配置等を行うこ
との出来るタイミングバジェット設計方法を提供する。 【解決手段】ＬＳＩの論理設計の段階で、論理ブロック
を構築する際、各ブロックの端子間のディレイ値の最大
値を設計者の見積り、あるいは、ネットリスト作成後
は、ネットリストの情報を基に設定する。端子は、グル
ープ化することができる。複数の端子間の接続における
ディレイ値は、最も大きいもので代表させる。また、論
理ブロック内にある複数の内部記憶素子は、１又は複数
のインターナルラッチによって代表させ、端子とインタ
ーナルラッチ及びインターナルラッチと端子間のディレ
イ値も複数あるディレイ値の中から最大のものを選択
し、これによってディレイ値の代表値とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩの設計段階
におけるタイミングバジェット設計方法にかかり、特に
は、ＬＳＩの論理ブロックを配置する場合に、信号遅延
を適切に考慮しながらＬＳＩの設計を行うことのできる
方法に関する。

【０００２】

【従来の技術】従来、ＬＳＩの設計は、ＬＳＩに組み込
むべき論理を組み立て、この論理をブロックに分けた
後、この論理ブロックをＬＳＩのどの部分に配置するか
を決定するフロアプランのステップと、該フロアプラン
によって配置された論理ブロックをトランジスタなどの
素子で置き換えるステップと、該素子間を配線するステ
ップとからなっている。

【０００３】

【発明が解決しようとする課題】しかし、上記従来の設
計方法では、フロアプランの時点では、後に、論理回路
を配線したときに生じる信号遅延が所定の仕様を満たす
か否かについて検討を行わずに、論理ブロックの配置を
決めていたため、実際に論理ブロックを素子で置き換え
論理回路を形成し、これらの間を配線すると、信号遅延
が仕様を満たさない場合が生じていた。

【０００４】このとき、従来では、論理ブロックの配置
を換える必要があるため、再びフロアプランのステップ
に戻って、作業をやり直すという手戻りが頻繁に生じる
結果となっていた。この手戻り作業におけるフロアプラ
ンのやり直しにおいては、論理のブロック分けの仕方の
見直しも含まれることがしばしばである。

【０００５】このように、従来のＬＳＩの設計手法で
は、手戻りが頻繁に生じ、設計に時間がかかると共に、
設計者の労力も多く、設計にかけるコストが大きいとい
う問題があった。

【０００６】これは、フロアプランにおいて、信号遅延
を全く考慮しないで作業を行うため、実際に、論理回路
を配置してみると信号遅延が仕様を満たさないことが頻
繁に起こることによると考えられる。

【０００７】本発明の課題は、ＬＳＩの設計において、
初期の段階で信号遅延を適切に考慮しながら、論理ブロ
ックの配置等を行うことの出来るタイミングバジェット
設計方法を提供することである。

【０００８】

【課題を解決するための手段】タイミングバジェット設
計方法は、ＬＳＩの設計において、タイミングバジェッ
トを評価しながら設計を進める方法であって、ＬＳＩに
組み込まれる論理を設計し、該論理を論理ブロックに分
割するステップと、該論理ブロックの端子間のディレイ
値を設定し、信号遅延のモデルを構築するステップと、
該論理ブロック間の接続関係と共に、該設定されたディ
レイ値を設計者に表示するステップと、該ディレイ値を
考慮しながら、論理ブロックの設計を行うステップとを
備えることを特徴とする。

【０００９】本発明によれば、論理ブロックのディレイ
値を考慮しながらＬＳＩの設計を進めるタイミングバジ
ェット設計方法を提供することによって、ＬＳＩの設計
が進んだ段階で、信号のディレイが要求される時間内に
収まらなくなる事態を減らすことが出来、従って、設計
段階における手戻りの回数を減らし、設計にかかるコス
トを減少して、効率の良いＬＳＩの設計を実現すること
が出来る。

【００１０】

【発明の実施の形態】図１は、本発明の実施形態を適用
したＬＳＩの設計・製造段階を説明する図である。

【００１１】ステップＳ１は、レジスタ・トランスファ
ー・レベル設計（Register Transfer Level設計）と
呼ばれる段階であり、ＲＴＬ記述を用いてＬＳＩに実装
すべき論理の設計をするものである。本発明の実施形態
においては、このＲＴＬ設計の段階において、設計者が
自分の見積りで信号遅延（ディレイ）値を決定し、概略
のディレイ値を各論理ブロック間で計算しながら、論理
ブロックの設計をする。これにより、設計者は、論理ブ
ロック間を配線した場合のディレイ値を概略望ましい値
に設定することが出来る。

【００１２】ステップＳ２においては、ステップＳ１に
おいて作成されたＲＴＬ記述に基づいて、各論理ブロッ
ク間の論理合成（論理の構築）がなされる。これは、一
旦ＲＴＬ記述が得られれば、既存のプログラムによって
自動的に実行可能である。ステップＳ２の論理合成によ
り、ステップＳ３に示されるネットリストが生成され
る。ネットリストとは、ＬＳＩに実装されるトランジス
タなどのコンポーネント間が論理的にどのように接続さ
れるかを示したデータである。

【００１３】ステップＳ４においては、ステップＳ３で
得られたネットリストを基に、各論理ブロックをＬＳＩ
のどの部分に配置するかを決定するフロアプランを作成
する。このフロアプランを作成する段階においても、本
発明の実施形態を利用する。すなわち、ネットリストに
よってどのコンポーネントがどのコンポーネントと接続
されるかが分かるので、これらの情報から、論理ブロッ
クを接続した場合のディレイ値を算出し、当該ＬＳＩの
動作に要求されるディレイ値になっているか否かを判断
することが出来る。ここで、ディレイ値が要求される値
を満足しない場合には、ステップＳ２の論理合成に戻っ
てネットリストの再作成などを行う。ステップＳ４のフ
ロアプランの作成において、ディレイ値が要求される値
に収まった場合には、ステップＳ５において、各論理ブ
ロックの配置情報が得られる。

【００１４】ステップＳ５において配置情報が得られる
と、ステップＳ６において、得られた配置情報に基づい
て各論理ブロックを配置し、仮の配線を行う。そして、
ステップＳ６において、得られた仮配線に基づいて、配
線長から遅延計算を行い、ステップＳ７において、遅延
シミュレーションを行う。

【００１５】ステップＳ７の遅延シミュレーションで
は、仮に配線を行っているので、ネットリストからでは
分からない、配線の迂回は位置などによる遅延の存在な
どが明らかになる。ここで、遅延シミュレーションの結
果、ディレイ値が要求される値になっていない場合に
は、ステップＳ４のフロアプランを再作成する。また、
ステップＳ４のフロアプランの再作成でも不十分と考え
られる場合には、ステップＳ２の論理合成に戻って、作
業を再び行う。

【００１６】ステップＳ７の遅延シミュレーションにお
いて、ディレイ値が要求される値に収まったと判明した
場合には、ステップＳ８において、各論理ブロック内の
各コンポーネントをセル単位で自動配置及び自動配線す
る。そして、ステップＳ９において、全てのコンポーネ
ントが配置・配線された状態での遅延計算を行い、ステ
ップＳ１０において、遅延シミュレーションを行う。ス
テップＳ１０の遅延シミュレーションにおいて、ディレ
イ値が要求される値になっていないと判断された場合に
は、ステップＳ８の自動配置配線をやり直す、あるい
は、フロアプランを作成し直す、あるいは、論理合成を
やり直すなどして、作業を繰り返す。ステップＳ１０の
遅延シミュレーションにおいて、ディレイ値が要求され
る値に収まったと判断された場合には、ＬＳＩの設計が
完了したとして、ステップＳ１１の製造段階に入る。

【００１７】図２は、本発明の実施形態に従ったタイミ
ングバジェット設計装置における論理ブロックのタイミ
ング条件の設定方法を説明する図である。図２の四角で
囲まれた部分は、タイミングバジェットの評価のための
ディレイ値の分布を示すモデルの論理ブロックとその内
部で定義されるディレイ値の設定の様子を示す。また、
図２上部の記述は、論理ブロックのディレイ値の分布の
モデルを記述している。本実施形態では、論理ブロック
内に多数含まれるはずのＦＦやラッチなどの記憶素子を
一つもしくは複数個の内部記憶素子グループで代表させ
て、論理ブロックのタイミング条件を記述する。

【００１８】論理ブロックのタイミングは、ＲＴＬ設計
の段階で本実施形態を利用する場合は、チップ全体のサ
イクルタイムから各論理ブロック単位のタイミングを設
計者の感で大まかに割り振ったり、論理ブロックの大き
さや内部のセル数から見積もる。また、フロアプランを
作成する段階で、本実施形態を利用する場合は、ネット
リストの情報を基に、各論理ブロックの設計担当者は、
内部のセルのつながりをみながらパスごとにテクノロジ
情報（各コンポーネントの製造者が提供する特性デー
タ）から得られるＲＣ（抵抗とキャパシタ）の代表値を
元にディレイ値を計算してタイミング条件を記述する。

【００１９】図２上部の記述においては、２つの端子グ
ループが定義されている。端子グループは、pingrp A
及びpingrp Bと名付けられており、pingrp Aには、ビ
ット０〜ビット１１からなる端子ADDRA T、ADDRA C、
ADDRB T、ADDRB C及び、ビット０〜ビット２からなる
NULL T及び、NULL Cなどからなる。同様に、pingrpB
は、ビット０〜ビット１１からなるDOUTとXDOUTが定義
されている。

【００２０】また、ＦＦ１、ＦＦ２、ＦＦ３などの内部
記憶素子は、一つのインターナルラッチＩＬ０として定
義されている。更に、path from A to B delay 5
00という記載は、Ａ端子（今の場合、端子グループＡ）
からＢ端子（今の場合、端子グループＢ）へのパスのデ
ィレイ値が５００ｐｓであると定義している。同様に、
Ａ端子からＯＦＬＧ端子へのパスのディレイ値は６００
ｐｓ、Ａ端子からＩＬ（インターナルラッチ）へのディ
レイ値は２５０ｐｓ、ＩＬから端子Ｂへのディレイ値は
２３０ｐｓ、端子ＣＫ０からＢ端子へは４５０ｐｓ、端
子ＣＫ１からＢ端子へは４３０ｐｓ、端子ＲＳＴ０から
Ｂ端子へは４００ｐｓ、端子ＲＳＴ１からＢ端子へは４
２０ｐｓのディレイがあることが定義され、１つの論理
ブロックのタイミング条件のモデル化を行っている。

【００２１】このように、本来なら多数ある内部記憶素
子を、１つまたは複数のインターナルラッチで代表し、
タイミング条件を記述することにより、論理ブロックの
タイミング条件のモデル化を簡単化する事が出来る。

【００２２】図３は、本発明の実施形態に従った、論理
ブロックのタイミング条件のモデル化方法の変形例を説
明する図である。本実施形態では、論理ブロックのタイ
ミング条件記述において、論理ブロックを階層的に記述
する。すなわち、図３下に示されるように、外枠の大き
な論理ブロックの中に、ブロック１と示される小さな論
理ブロックが含まれている。このようにすることによ
り、タイミング条件記述の自由度を増やし、より正確な
モデル化ができるようにすることができる。

【００２３】図３上部は、タイミング記述例であり、
（ａ）で示される行より上の部分は、図２と同様なの
で、説明を省略する。（ａ）で示される行の下側には、
ブロック１を通過するパスのディレイ値が設定されてい
る。ブロック１には、入力が二つと出力が二つ設けられ
ている。Ａ端子からブロック１のin 1端子へのディレ
イ値は、２００ｐｓであり、Ａ端子からブロック１のin
2端子へは１５０ｐｓ、ブロック１のout 1からＢ端
子へは３００ｐｓ、ブロック２のout 2からＢ端子へは
２５０ｐｓのディレイがあることが定義されている。更
に、ブロック１内部のディレイも設定することが可能で
あり（不図示）、例えば、図２右下のように設定するこ
とが可能である。また、前述したように、本実施形態の
タイミング条件の記述は、ネットリストが作成されたの
後では、各タイミング条件記述をネットリストから作成
することができる。図４は、ネットリストとタイミング
条件記述、モデルとの関係を説明する図である。

【００２４】図４のようにネットリストからモデルを簡
略化してタイミング条件を記述できるように作成する場
合、下記の３種類のディレイを求めることにより、ブロ
ックのタイミング条件記述を作成する。 ・１つの入力ピン→すべての内部記憶素子の経路のｍａ
ｘディレイ ・１つの入力ピン→１つの出力ピンの経路のｍａｘディ
レイ ・全ての内部記憶素子→１つの出力ピンの経路のｍａｘ
ディレイ すなわち、モデルにおいては、内部記憶素子は、１つ以
上のインターナルラッチに集合的に代表されるので、ネ
ットリストにおいて、複数の内部記憶素子とその接続関
係が記載されていても、これらは、モデルにおいては、
１つあるいは複数のインターナルラッチへの接続、イン
ターナルラッチからの接続に集約される。ここで、イン
ターナルラッチへの接続において使用するディレイ値
は、ネットリストで記述されるインターナルラッチへの
複数の記述の内、ディレイ値が最も大きい接続を代表し
て１つ設定する。同様に、インターナルラッチからの接
続においても、最もディレイ値の大きい接続を１つ代表
して設定する。

【００２５】また、論理ブロック内における端子から端
子への接続も、ネットリストにおいては、複数の経路が
記述される可能性があるが、このような複数の経路の
内、最もディレイ値が大きい経路を代表して１つ設定す
る。このようにして、構成されたモデルに基づいて、タ
イミング条件記述を行う。

【００２６】ここで、ディレイ値は、前述したように、
ネットリストができあがった後は、テクノロジ情報を基
に、算出する。図５は、パスディレイの計算式例を示す
図である。

【００２７】同図においては、ブロック１のインターナ
ルラッチから始まり、ブロック２を通過して、ブロック
３のインターナルラッチで終了するパスのディレイ値が
チップ内サイクルタイム（ここでは、１０００ｐｓとし
ている）ないに収まるか田舎の検証を行う。

【００２８】計算の仕方としては、まず送り側ＦＦであ
るインターナルラッチのディレイ値をａとする。また、
ブロック１内でのインターナルラッチから出力端子まで
のディレイ値ｂとし、同様に、ブロック１の出力からブ
ロック２の入力までのディレイ値をｃ、ブロック２内の
ディレイ値をｄ、ブロック２からブロック３までのディ
レイ値をｅ、そして、ブロック３内の入力端子からイン
ターナルラッチまでのディレイ値をｆ、ブロック３のイ
ンターナルラッチのディレイ値をｇとすると、これらを
合計したものが、信号遅延量（パスのディレイ値）であ
り、これにクロックスキューαを加算したものが、チッ
プ内サイクルタイムである１０００ｐｓ内に収まるか否
かを判断することによって、ディレイ値が適切に設計さ
れているかを判断することが出来る。

【００２９】図６及び図７は、ブロック間ネットリスト
とブロックのタイミング条件記述から、ブロックをまた
がる記憶素子間のディレイが目標ディレイに収まってい
るかをチェックし、チェック結果を出力する方法を説明
する図である。

【００３０】図６は、パスディレイのリストを生成する
処理のフローチャートである。まず、ステップＳ２０に
おいて、ネットリスト、タイミング記述、サイクルタイ
ムを入力する。そして、ネットリストからパスを抽出し
（ステップＳ２１）、ステップＳ２２において、パスの
ディレイ値をタイミング記述より図５で説明した計算式
より計算する。そして、ステップＳ２３において、パス
のディレイ値がサイクルタイムをオーバーしているか否
かを判断し、オーバーしていない場合には、ステップＳ
２１に進み、別のパスについて処理をする。ステップＳ
２３において、パスのディレイ値がサイクルタイムをオ
ーバーしていると判断された場合には、ステップＳ２４
において、パスリストを出力し、設計者に新たなネット
リストの作成やフロアプランの作成などを行わせる。

【００３１】図７は、パスディレイのリストとモデルの
例を示す図である。同図上がモデル例であり、同図下が
パスディレイのリストの例である。同図下のリストにお
いて、その１番のリストでは、ＦＦから出て、ブロック
間を通り、別のブロックのＦＦで終端するパスを記述し
ている。出力論理ブロックはＦＡＤと名付けられてお
り、ＦＡＤのインターナルラッチからパスは始まる。Ｆ
ＡＤのインターナルラッチは、ＦＡＤの端子、Ａ１４８
に接続されていることが１番のリストの最初の行から分
かり、ディレイ値は１５５２ｐｓであることが分かる。
次の行では、ブロック間のネットを示しており、ＦＡＤ
の端子Ａ１４８からブロックＯＰＲの端子Ａ６４Ｈへの
接続を示している。また、このネットの名前として、Ｍ
ＦＡＤ ＲＥＳＵＬＴ ＢＹＴＥ７ Ｐ７が付けられ
ている。このネットのディレイ値は０ｐｓと設定されて
いる。更に、ＯＰＲの端子Ａ６４ＨからＯＰＲのインタ
ーナルラッチまでのパスが１番のリストの最後の行に記
載されており、ディレイ値は、１２９ｐｓであることが
記載されている。このパスの全体のディレイ値は、リス
トの後ろから２番目のコラムに記載されており、１６８
１ｐｓとなっている。リストの最後のコラムには、タイ
ムサイクルである１０００ｐｓとパスの全体のディレイ
値との差が記載されており、今の場合、パスのディレイ
値がタイムサイクルに比べて６８１ｐｓだけ大きいこと
が示されている。

【００３２】その他のリストの読み方も同様なので説明
を省略する。図８は、論理ブロックのタイミング条件を
入力ピン及び出力ピンでの信号到達時刻に変換した論理
ブロックのタイミングバジェットを作成する方法を説明
する図である。

【００３３】下記のように入力ピンにArrival time
（到着時間）、出力ピンにDeparturetime（出力時間）
を作成する。作成する方法は、各ピンより後ろ側にパス
をトレースをして内部記憶素子までの最大ディレイを計
算することにより決定される。

【００３４】到着時間及び出力時間のモデルにおける設
定フォーマット例としては、以下のようにする。 入力ピンのフォーマット input delay 通過時刻 入力ピン名 通過時刻は、入力ピンを通過するパスの内で最もディレ
イ値の大きいパスの通過時刻が設定される。

【００３５】入力ピン名は、処理対象のブロックの入力
ピン名である。 出力ピンのフォーマット output delay 通過時刻 出力ピン名 通過時刻は、出力ピンを通過するパスの内で最もディレ
イ値の大きいパスの通過時刻が設定される。

【００３６】出力ピン名は、処理対象のブロックの出力
ピン名である。図８下の記述例では、ブロック１の入力
ピンとして、Ａ０１、Ａ０２、Ａ０３、・・・があり、
ブロック１の出力ピンとして、Ｏ０１、Ｏ０２、・・・
があることが示されている。入力ピンへの到着時刻は、
問題のピンを通るパスを後ろ方向に辿っていき、いずれ
かの論理ブロックのインターナルラッチに至るまでに通
過した部分のディレイ値を合計したものの内、最も時刻
の遅いパスについての到着時刻である。従って、入力ピ
ンＡ０１の到着時刻は４３１．００ｐｓとなっている
が、これは、いずれかの論理ブロック内のインターナル
ラッチからの伝搬遅延の最大値が４３１．００ｐｓであ
るので、当該インターナルラッチの出発時刻を０とする
と時刻４３１．００ｐｓには入力ピンＡ０１に到着する
と言う意味である。同様に、入力ピンＡ０２の到着時刻
は４２３．００ｐｓであり、入力ピンＡ０３の到着時刻
は５３１．００ｐｓであることが記述されている。

【００３７】また、出力ピンの出力時刻は、ある出力ピ
ンから当該論理ブロック内を入力ピンまで辿ったパスの
中で、最もディレイ値の合計が大きいパスのディレイ値
を入力ピンの到着時刻に加算したものとなる。従って、
出力ピンＯ０１の出力時刻は、８０２．００ｐｓであ
り、出力ピン００２の出力時刻は、８２２．００ｐｓと
記述されている。

【００３８】なお、ブロック１には、図８に示されてい
る以外の入力ピン及び出力ピンが設けられており、その
記述が省略されている。従って、必ずしも、入力ピンＡ
０１に信号が時刻４３１．００ｐｓに入力し、出力ピン
Ｏ０１から時刻８０２．００ｐｓに信号が出力されると
いう意味ではない。同図の記述は一般的なものであり、
出力ピンＯ０１、Ｏ０２から出力される信号は、入力ピ
ンＡ０１、Ａ０２、Ａ０３のいずれかから入っていなく
てはいけないというものではない。

【００３９】図９は、本発明の実施形態を利用して各パ
スのディレイ値を算出した結果、ディレイ値が要求を満
たさないと判明した場合の処理の方法を示す図である。
本実施形態においては、タイミングバジェット（タイミ
ングのずれの許容範囲）の修正に対して、タイミングバ
ジェットに矛盾がないかをチェックする。

【００４０】すなわち、図９に示されるように、サイク
ルタイム内に信号の到着時刻が収まらないパス（ＮＧパ
ス）が発見されたとすると、これを設計者が画面上で認
識し、各論理ブロックの入力及び出力ピンでの到着時刻
及び出力時刻を手修正する。その結果、図９の下側の図
のようになったとする。この場合、ブロック３の入力時
刻atimeが、前段の論理ブロック２の出力時刻dtimeより
小さな値となっている。信号がブロック２からブロック
３に伝搬する場合に、ブロック３の到着時刻が、ブロッ
ク２の出発時刻より前の時刻になるのは矛盾であるの
で、エラーであるとし、設計者に表示の色を変えるなど
して警告する。また、同様に、ブロック３内において、
出力ピンの出力時刻dtimeが入力ピンの到着時刻atimeよ
り小さいのは矛盾であるので、エラーとして、同じく設
計者に警告する。

【００４１】このように、上述の実施形態のモデルを設
計者の端末のスクリーンに表示して、設計者がキーボー
ドなどを用いてモデルの変更を可能とすることにより、
効率的に設計を行うことが出来る。

【００４２】図１０は、タイミングバジェットの修正方
法の他の例を説明する図である。また、上述のように、
サイクルタイム内にパスの到着時刻が収まらない場合
に、到着時刻及び出力時刻を修正する方法として、以下
のような方法がある。すなわち、ブロックをまたがる記
憶素子間のディレイが目標ディレイに収まっていない場
合、目標ディレイに収まるように比例配分計算で自動的
にブロックのタイミングバジェット記述を作成する。こ
のための計算式が以下の式である。

【００４３】

【数１】

【００４４】なお、τ：回路内のサイクルタイム、Ｔ
（Ａ、Ｂａｃｋｗａｒｄ）：Ａから後方に開始点までト
レースしたときのｍａｘ値、Ｔ（Ａ、Ｆｏｒｗａｒ
ｄ）：Ａから前方に終了点までトレースしたときのｍａ
ｘ値である。Ｂ、Ｃ、Ｄについても同様である。

【００４５】このような比例計算によって到着時刻、出
力時刻を調整することにより、各パスの部分のディレイ
値を均等に調整することが出来る。この演算は、計算機
に行わせ、結果のみを設計者に提示して（例えば、端末
のスクリーン上に表示して）、設計者にその結果を利用
するか否かを判断させても良い。

【００４６】また、上記のように比例配分を行う際、既
に設計が完了しているブロックについては、変更しない
ように固定するようにするとより便利になる。すなわ
ち、各論理ブロックの内部は、異なる設計者が設計する
ことが多いので、他の設計者からその人の担当ブロック
の設計が終了したという通知を受けた場合には、設計が
終了したブロックについては、ディレイ値を変更するた
めに再設計を行わせるのではなく、設計の終わっていな
いブロックにタイミングのずれを吸収させるようにす
る。これにより、先に設計の終わったブロックから固定
されていくので、設計が何遍も後戻りするようなことな
しに進行するようになる。

【００４７】また、設計の終わっていないブロックにタ
イミングバジェットの調整を吸収させる場合にも、前述
の各ブロックのピンについて比例配分によるタイミング
バジェットを決定する方式を適用して、あるブロックの
設計が完了している場合などは、そのブロックをタイミ
ングバジェット的に固定することにより、固定されてい
ないブロックに比例配分するようにすれば、タイミング
バジェットの調整を、設計の終わっていないブロック間
で均等に調整することができ、１つのブロックにタイミ
ングバジェットの吸収を行わせるような負荷の不均等を
避けることが出来る。

【００４８】図１１は、目標到達度を加味しながらタイ
ミングバジェットを調整する方法を説明する図である。
前述のようにタイミングバジェットの比例配分を行う
際、各ブロック毎の目標到達度を表示して、それを加味
しながら調整する。各ブロックの目標到達度は、それぞ
れ設計段階に応じて異なる。ブロック１を調整したいが
関連するブロック２、３にどれだけのディレイの許容が
あるか分からないので調整具合が分からない場合が多
い。この場合、ブロック２、３の目標到達度が仮に１０
０％固定であったとき、ブロック１だけでディレイを調
整するしかない。このとき関連する他のブロックの目標
到達度が表示されれば、自分と他とで調整を配分するこ
とが明瞭に分かる。このような目標到達度を加味しなが
ら比例配分を行う。

【００４９】この目標到達度は、各ブロックの設計者が
自分の設計作業がどの程度まで進行しているかを概略の
パーセンテージで示す。この場合、目標達成度の値をタ
イミングバジェットの調整に使用する。すなわち、比例
配分でディレイを調整する場合、目標達成度が１００％
の場合には、調整量は０とするが、例えば、あるブロッ
クと別のブロックが目標達成度が３０％と５０％である
場合には、５：３の重みを付けて比例配分するなどであ
る。

【００５０】図１１には、様々な場合の上記方法の説明
がなされている。ケース１は、ブロック２と３の目標達
成度が１００％であるので、ブロック１〜ブロック３に
至るパスにおいて、ディレイを調整できるのは、ブロッ
ク１のみであり、ブロック１内でディレイを調整しなく
てはならない。ケース２は、ブロック３の目標達成度が
１００％であり、ディレイの調整が出来ないが、ブロッ
ク１は、目標達成度が５０％、ブロック２は、目標達成
度が３０％である。従って、ディレイの調整は、ブロッ
ク１とブロック２で行えばよい。この場合、例えば、ブ
ロック１とブロック２のディレイの調整比率を３：５と
するようにすればよい。また、ケース３の場合、ブロッ
ク１の目標達成度は５０％、ブロック２の目標達成度は
３０％、ブロック３の目標達成度は４０％であるので、
ブロック１〜ブロック３の全てをディレイ調整に使うこ
とが出来る。このときの調整比率は、１／５：１／３：
１／４としても良いし、あるいは、各ブロックの目標達
成率がほぼ同じであると概略認識して、各ブロックがお
互いに同等の比率で調整するとしてもよい。

【００５１】また、ブロックのタイミングバジェット記
述（到着時刻、出力時刻の記述）からタイミング条件記
述（ディレイ値の記述）に変換する場合には、例えば、
入力ピンＡがatime＝ｐで、出力ピンＸがdtime＝ｑの場
合、タイミング条件記述におけるピンＡからＸまでのデ
ィレイ値をｑ−ｐとして算出する。

【００５２】図１２は、内部記憶素子のグループ化にお
ける記述例を示している図である。本発明の実施形態に
おいては、論理ブロックのタイミングバジェット記述や
タイミング条件記述において、内部記憶素子にクロック
スキューを与えることができる。

【００５３】そのために、内部記憶素子をグループ化し
て、ＩＬ１ ＩＬ２、・・・、ＩＬｎのような名前を付
与し、そのグループに対してスキュー値を指定し、その
グループに属する内部記憶素子を羅列する。

【００５４】記述例としては、図１２の例がある。図１
２においては、ＣＺＥＵ２ＡＬＵ Ａというモデルにおい
て、内部記憶素子を代表するインターナルラッチがＩＬ
１〜ＩＬ４まで記述されている。ＩＬ１は、クロックス
キューが０ｐｓであり、ＩＬ２は、１００ｐｓ、ＩＬ３
は３００ｐｓ、ＩＬ４は−１００ｐｓと設定されてい
る。また、このようなクロックスキューを持つ内部記憶
素子が、それぞれの行に記述され、グループ化されてい
る。

【００５５】図１３は、ブロックのタイミングバジェッ
ト記述やタイミング条件記述において、内部記憶素子に
クロックスキューを与える方式において、記述を簡略化
するようにルールを設ける方法を説明する図である。

【００５６】同図（１）に示されているように、モデル
内で、ＩＬという記号が省略された場合には、クロック
スキューを０と扱う。同図（２）に示されるように、
「ＩＬ」というグループ名を持つグループは、ディフォ
ルトの設定であるとし、「ＩＬｎ」（ｎは整数）という
名前のグループと「ＩＬ」のグループの両方に同じ内部
記憶素子が含まれている場合には、「ＩＬｎ」の設定を
優先するようにする。また、（３）のように、インター
ナルラッチＩＬのグループ名は、「ＩＬｎ」と言う名前
とし、グループの記述の場合、ｎの数字が大きいグルー
プが小さいグループより上に記述されていても良いと
し、また、ｎは連続数字で使用しなくても、とびとびの
数字でグループ名を指定しても良いとする。また、
（４）のように、ＩＬグループ名が二重定義された場合
には、警告を発するとし、ＩＬグループの記述順では、
後に記述された記述文の設定を優先する。また、ＩＬグ
ループ内で、異なる内部記憶素子であるＦＦが二重に定
義された場合には、警告を出すものとし、基本的には後
に記述されたグループ定義文を優先する。

【００５７】図１４は、クロックスキューを考慮したタ
イミングのチェック例を説明する図である。ブロック間
ネットリストとブロックのタイミング条件記述と前述の
内部記憶素子のクロックスキューから、ブロックをまた
がる記憶素子間のディレイが目標ディレイに収まってい
るかをチェックする。

【００５８】例えば、図１４の上段の図のように、クロ
ックスキューが０ｐｓの場合、タイミングの調整は、前
述の到着時刻、出力時刻の記述から得られたパスのタイ
ミング時間がサイクルタイム（今の場合１０００ｐｓ）
に収まっているか否かを判断する。また、図１４の中段
の図のように、発側のインターナルラッチＩＬのクロッ
クスキューが−３００ｐｓで、着側のインターナルラッ
チＩＬのクロックスキューが５００ｐｓである場合に
は、通常のサイクルタイム１０００ｐｓに、３００ｐｓ
と５００ｐｓを加えた１８００ｐｓの間にタイミングが
収まるか否かを判断する。これは、発側のインターナル
ラッチが３００ｐｓ進んでおり、着側のインターナルラ
ッチが５００ｐｓ遅れているため、クロックに従ったタ
イミングを合わせるためには、サイクルタイムにクロッ
クのスキューを加えた８００ｐｓを加えた分だけタイミ
ングが遅れても十分であることになるからである。一
方、図１４の下段の図のように、発側のインターナルラ
ッチは、クロックスキューが０ｐｓで、着側のクロック
スキューが−２００ｐｓである場合には、着側のクロッ
クが２００ｐｓ進んでいるため、信号は、その分早く到
着しなくてはならない。従って、当該パスのタイミング
は、サイクルタイム１０００ｐｓから２００ｐｓを引い
た、８００ｐｓ以内に収まらなければならない。

【００５９】以上のようにすれば、クロックスキューを
考慮したタイミングの調整を行うことが出来る。図１５
は、本発明の実施形態に従った、フロアプラン上での信
号やパスを表示する方法を説明する図である。

【００６０】本表示方法では、設計者の使用する端末の
スクリーン上において、ブロック図の信号名とネットリ
ストの信号名の対応表を基に、フロアプラン上でブロッ
ク図上の信号やクリティカルパスを表示する。

【００６１】図１５左のブロックダイアグラムは、各機
能ブロック間の接続関係を示す図である。一方、図１５
右は、デザインプランナ画面であり、実際の素子や機能
ブロックのＬＳＩ上での配置を示す図である。設計者の
使用する設計用ツールをインストールした端末では、こ
のような図がスクリーンに表示されるが、設計者は、ブ
ロックダイアグラムにおける信号や配線を表示用に記述
することによって、デザインプランナ画面上において、
記述した信号が実際にはどのような経路を通って伝搬す
るか、あるいは、記述した配線がどのような経路を使っ
て配線されているかを視覚的にとらえることが出来る。

【００６２】これにより、設計したＬＳＩの信号の流れ
や配線が設計上好ましくない配置となっていないかどう
かを確認することが出来る。図１６は、図１５の表示に
おける表示方法の別の例を説明する図である。

【００６３】本発明の実施形態においては、フロアプラ
ン上で、信号を条件によりグループ化してグループに名
前を与え、指定されたグループ名を基にフロアプラン上
に信号の流れを表示する。

【００６４】例えば、図１６の左上の記述に示されてい
るように、inter-blockはブロック間の配線を示し、Len
gth≧８０００gridは、配線の長さがデザインププラン
ナ画面上のグリッドの数で、８０００グリッド以上の長
さを持つものを表示することを指示するもので、このグ
ループにＡというグループ名を付けている。Inter-bloc
k（p,q）は、ｐとｑで指定されるブロック間を示し、Bu
s Ａ＊は、この名前のバスによって接続されているブ
ロックを示し、これをＢというグループ名でグループ化
している。Inter-block＆＆Length≧３０００grid⇒Ｃ
も同様である。これらのグループ化による表示例が、図
１６の右上の図である。

【００６５】例えば、グループＡのように、配線長が長
い場合、設計した直後では、通常、非常に複雑な経路を
辿って配線されている可能性が高い。従って、配線長の
長い配線をデザインプランナ画面上に表示させることに
より、配線の最適化を考える上で非常に有益な視覚的情
報が得られる。

【００６６】また、図１６の下段に示されるように、信
号を条件によりグループ化する際、リピータセルがない
として条件を判定する。これは、以前に設計したＬＳＩ
の設計情報を資源として再利用しながら、新しいＬＳＩ
の設計をするのに有効である。すなわち、以前に設計し
たＬＳＩの設計情報は、完成品の設計情報であるため
に、多くの場所に、リピータが挿入されている。しか
し、新しくＬＳＩを設計する場合には、以前のＬＳＩと
異なる機能のＬＳＩとなるので、実装される論理も異な
り、配線も異なったものとなる。従って、タイミングの
調整などに使用されるリピータをどこに配置したらよい
かについては、以前のＬＳＩとは全く異なったものとな
るのが通常である。従って、ディレイ値を見積もるため
には、リピータが無い状態から設計をはじめた方が効率
がよいので、以前のＬＳＩの設計情報を資源として再利
用する場合、リピータがないとして、信号条件など、前
述した表示のための条件を判定して表示させることは有
効である。

【００６７】この場合は、図１６の左上の図のように、
通常は「Consider-repeaterの場合」という状態で信号
をグループ化するが、リピータを無視することが指定さ
れた場合には、「Ignore-repeaterの場合」のようにリ
ピータがないと仮定して条件の判定を行い、信号のグル
ープ化を行うようにする。

【００６８】リピータが設計情報に含まれているが、表
示の際にリピータの存在を無視する場合の概念を示した
図が図１６の下の図である。リピータを考慮する場合と
しない場合では、ディレイの大きさが異なってくるの
で、当該表示を見て、適切にディレイの設計を行うよう
にする。

【００６９】図１７は、本発明の実施形態に従ったタイ
ミングバジェット設計装置のブロック構成図である。本
実施形態のタイミングバジェット設計装置１０は、モデ
ル・タイミング条件記述部１１、演算部１２、既存設計
ツール１３及び表示装置１４からなっている。ＬＳＩの
設計者であるユーザは、既存設計ツールを使ってＬＳＩ
の設計を行うが、このとき、論理ブロックの構築やネッ
トリストの作成、フロアプランの作成において、表示装
置１４に必要な情報を表示しながら設計を行う。このと
き、本発明の実施形態では、タイミングバジェットを評
価しながら設計するために、モデル・タイミング条件記
述部１１と、モデルやタイミング条件記述の必要な演算
を行う演算部１２とを更に備える。

【００７０】モデル・タイミング条件記述部１１では、
ユーザの入力によって、図２に示したようなモデルの記
述とそのモデルの中のタイミング条件の記述を解釈し、
モデルを構築すると共に、構築されたモデルを表示装置
１４に表示する。また、タイミングバジェットの調整な
どの処理や、配線のデザインプランナ画面上での表示を
行う場合には、演算部１２に必要な演算を行わせ、その
結果を表示装置１４に表示させる。

【００７１】ＬＳＩ設計者であるユーザは、表示装置１
４の表示を見ながら、インタラクティブに設計作業を進
め、モデルを用いてタイミングバジェットの調整をしな
がら、図１に示したような設計段階をクリアしていく。

【００７２】図１８は、本発明の実施形態に従ったタイ
ミングバジェット設計装置をプログラムで実現する場合
に必要とされるコンピュータのハードウェア環境を説明
する図である。

【００７３】ＣＰＵ２１は、バス２０によって接続され
たＲＯＭ２２あるいは、ＲＡＭ２３からプログラムを逐
次読み込みつつ実行する。本発明の実施形態を実現する
プログラムは、ハードディスクなどの記憶装置２７から
ＲＡＭ２３にコピーされた後、ＣＰＵ２１によって実行
されるか、フロッピー（登録商標）ディスク、ＣＤ−Ｒ
ＯＭ、ＤＶＤ、ＭＯなどの可搬記録媒体２９に記録され
ている当該プログラムを読み取り装置２８によって読み
取り、ＲＡＭ２３にコピーしてＣＰＵ３２が実行する。
また、可搬記録媒体２９に記録された当該プログラムを
記憶装置２７にコピーすることによってコンピュータに
インストールしてから実行しても良い。

【００７４】入出力装置３０は、キーボード、マウス、
テンプレート、ＣＲＴモニタ、液晶モニタなどからな
り、ＬＳＩの設計者であるユーザからの入力をＣＰＵ２
１に命令として通知したり、モデルの構築にあたって
は、タイミング記述などのモデルの記述を記憶装置２７
に格納させたりする。また、モデルをグラフィカルに表
示したり、デザインプランナ画面を表示するためにも使
用される。

【００７５】通信インターフェース２４は、ネットワー
ク２５を介して、コンピュータを情報提供者２６と接続
し、情報提供者２６から当該プログラムのダウンロード
を可能とするものである。あるいは、情報提供者２６の
代わりに、ＬＳＩ設計者であって、他の論理ブロックを
設計しているユーザと接続し、互いにネットワーク環境
下で当該プログラムを実行し、設計を進めても良い。こ
の場合には、各設計者が設定する目標達成度をネットワ
ークを介して、全てのＬＳＩ設計者であるユーザに通知
することが出来るので、より設計環境を便利なものとす
ることが出来る。

【００７６】（付記１）ＬＳＩの設計において、タイミ
ングバジェットを評価しながら設計を進める方法であっ
て、ＬＳＩに組み込まれる論理を設計し、該論理を論理
ブロックに分割するステップと、該論理ブロックの端子
間のディレイ値を設定し、信号遅延のモデルを構築する
ステップと、該論理ブロック間の接続関係と共に、該設
定されたディレイ値を設計者に表示するステップと、該
ディレイ値を考慮しながら、論理ブロックの設計を行う
ステップと、を備えることを特徴とするタイミングバジ
ェット設計方法。

【００７７】（付記２）前記論理ブロックの端子は、複
数の端子をグループ化して設定されることを特徴とする
付記１に記載のタイミングバジェット設計方法。 （付記３）前記ディレイ値として、複数のディレイ値が
考えられる場合、その中の最大値を代表値として設定す
ることを特徴とすることを特徴とすることを特徴とする
付記１に記載のタイミングバジェット設計方法。

【００７８】（付記４）前記ディレイ値を設定するステ
ップにおいて、前記論理ブロック内に、複数の内部記憶
素子がある場合、該複数の内部記憶素子を１つ以上のイ
ンターナルラッチで代表して、ディレイ値を設定するこ
とを特徴とする付記１に記載のタイミングバジェット設
計方法。

【００７９】（付記５）前記論理ブロックは、論理ブロ
ックの中に別の論理ブロックを含むように階層構造を有
することを特徴とする付記１に記載のタイミングバジェ
ット設計方法。

【００８０】（付記６）前記ディレイ値は、ネットリス
トから得られる情報を用いて設定されることを特徴とす
る付記１に記載のタイミングバジェット設計方法。 （付記７）前記ディレイ値から、一の論理ブロックへの
信号の到着時刻と出力時刻を算出することによって、信
号伝搬タイミングのタイミング条件を記述することを特
徴とする付記１に記載のタイミングバジェット設計方
法。

【００８１】（付記８）前記タイミング条件に基づい
て、論理ブロックをまたがる内部記憶素子間のタイミン
グバジェットが目標値に収まっていない場合、各論理ブ
ロックのタイミングバジェットを比例配分に従って変更
することを特徴とする付記７に記載のタイミングバジェ
ット設計方法。

【００８２】（付記９）前記タイミングバジェットの変
更において、既に設計を終えている論理ブロックのタイ
ミングバジェットは変更しないことを特徴とする付記８
に記載のタイミングバジェット設計方法。

【００８３】（付記１０）前記各論理ブロックの設計の
達成度を考慮して各論理ブロックのタイミングバジェッ
トを変更することを特徴とする付記８に記載のタイミン
グバジェット設計方法。

【００８４】（付記１１）前記ディレイ値の他に、内部
記憶素子にクロックスキューを与え、該ディレイ値とク
ロックスキューを考慮して、前記論理ブロックの設計を
することを特徴とする付記１に記載のタイミングバジェ
ット設計方法。

【００８５】（付記１２）前記論理ブロックに指定され
る信号名とネットリストの信号名からデザインプランナ
画面上に信号の流れ、あるいは、パスの配置を表示する
ことを特徴とする付記１に記載のタイミングバジェット
設計方法。

【００８６】（付記１３）前記信号の流れ、あるいは、
パスの配置は、信号あるいはパスを条件によりグループ
化して指定することによって表示されることを特徴とす
る付記１２に記載のタイミングバジェット設計方法。

【００８７】（付記１４）前記信号あるいはパスを表示
させる際の前記条件の判断において、パス上にリピータ
がないと見なして該条件を判断することを特徴とする付
記１３に記載のタイミングバジェット設計方法。

【００８８】（付記１５）ＬＳＩの設計において、タイ
ミングバジェットを評価しながら設計を進める装置であ
って、ＬＳＩに組み込まれる論理を設計し、該論理を論
理ブロックに分割する手段と、該論理ブロックの端子間
のディレイ値を設定し、信号遅延のモデルを構築する手
段と、該論理ブロック間の接続関係と共に、該設定され
たディレイ値を設計者に表示する手段と、該ディレイ値
を考慮しながら、論理ブロックの設計を行う手段と、を
備えることを特徴とするタイミングバジェット設計装
置。

【００８９】（付記１６）ＬＳＩの設計において、タイ
ミングバジェットを評価しながら設計を進める方法であ
って、ＬＳＩに組み込まれる論理を設計し、該論理を論
理ブロックに分割するステップと、該論理ブロックの端
子間のディレイ値を設定し、信号遅延のモデルを構築す
るステップと、該論理ブロック間の接続関係と共に、該
設定されたディレイ値を設計者に表示するステップと、
該ディレイ値を考慮しながら、論理ブロックの設計を行
うステップと、を備えることを特徴とするタイミングバ
ジェット設計方法をコンピュータに実行させるプログラ
ム。

【００９０】（付記１７）ＬＳＩの設計において、タイ
ミングバジェットを評価しながら設計を進める方法であ
って、ＬＳＩに組み込まれる論理を設計し、該論理を論
理ブロックに分割するステップと、該論理ブロックの端
子間のディレイ値を設定し、信号遅延のモデルを構築す
るステップと、該論理ブロック間の接続関係と共に、該
設定されたディレイ値を設計者に表示するステップと、
該ディレイ値を考慮しながら、論理ブロックの設計を行
うステップと、を備えることを特徴とするタイミングバ
ジェット設計方法をコンピュータに実行させるためのプ
ログラムを格納した、コンピュータ読み取り可能な記録
媒体。

【００９１】

【発明の効果】本発明によれば、タイミングバジェット
の評価を行いながら、ＬＳＩの設計を順次進めるので、
詳細な設計をした後に、信号伝送タイミングが要求され
る条件を満たさない場合を減らすことが出来、従って、
ＬＳＩの設計段階の手戻りを減らし、効率的にコストを
抑えてＬＳＩの設計を進めることが出来る。

【図面の簡単な説明】

【図１】本発明の実施形態を適用したＬＳＩの設計・製
造段階を説明する図である。

【図２】本発明の実施形態に従ったタイミングバジェッ
ト設計装置における論理ブロックのタイミング条件の設
定方法を説明する図である。

【図３】本発明の実施形態に従った、論理ブロックのタ
イミング条件のモデル化方法の変形例を説明する図であ
る。

【図４】ネットリストとタイミング条件記述、モデルと
の関係を説明する図である。

【図５】パスディレイの計算式例を示す図である。

【図６】ブロック間ネットリストとブロックのタイミン
グ条件記述から、ブロックをまたがる記憶素子間のディ
レイが目標ディレイに収まっているかをチェックし、チ
ェック結果を出力する方法を説明する図（その１）であ
る。

【図７】ブロック間ネットリストとブロックのタイミン
グ条件記述から、ブロックをまたがる記憶素子間のディ
レイが目標ディレイに収まっているかをチェックし、チ
ェック結果を出力する方法を説明する図（その２）であ
る。

【図８】論理ブロックのタイミング条件を入力ピン及び
出力ピンでの信号到達時刻に変換した論理ブロックのタ
イミングバジェットを作成する方法を説明する図であ
る。

【図９】本発明の実施形態を利用して各パスのディレイ
値を算出した結果、ディレイ値が要求を満たさないと判
明した場合の処理の方法を示す図である。

【図１０】タイミングバジェットの修正方法の他の例を
説明する図である。

【図１１】目標到達度を加味しながらタイミングバジェ
ットを調整する方法を説明する図である。

【図１２】内部記憶素子のグループ化における記述例を
示している図である。

【図１３】ブロックのタイミングバジェット記述やタイ
ミング条件記述において、内部記憶素子にクロックスキ
ューを与える方式において、記述を簡略化するようにル
ールを設ける方法を説明する図である。

【図１４】クロックスキューを考慮したタイミングのチ
ェック例を説明する図である。

【図１５】本発明の実施形態に従った、フロアプラン上
での信号やパスを表示する方法を説明する図である。

【図１６】図１５の表示における表示方法の別の例を説
明する図である。

【図１７】本発明の実施形態に従ったタイミングバジェ
ット設計装置のブロック構成図である。

【図１８】本発明の実施形態に従ったタイミングバジェ
ット設計装置をプログラムで実現する場合に必要とされ
るコンピュータのハードウェア環境を説明する図であ
る。

【符号の説明】

１０ タイミングバジェット設計装置 １１ モデル・タイミング条件記述部 １２ 演算部 １３ 既存設計ツール １４ 表示装置

フロントページの続き (72)発明者 石川 陽一郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B046 AA08 BA05 BA06 CA06 DA05 GA01 HA09 JA03 JA05 5F064 BB12 BB19 BB26 DD04 DD20 DD25 EE08 EE47 EE54 HH07 HH09 HH10 HH13 HH14 HH15 HH17

Claims (5)

【特許請求の範囲】
1. 【請求項１】ＬＳＩの設計において、タイミングバジェ
   ットを評価しながら設計を進める方法であって、 ＬＳＩに組み込まれる論理を設計し、該論理を論理ブロ
   ックに分割するステップと、 該論理ブロックの端子間のディレイ値を設定し、信号遅
   延のモデルを構築するステップと、 該論理ブロック間の接続関係と共に、該設定されたディ
   レイ値を設計者に表示するステップと、 該ディレイ値を考慮しながら、論理ブロックの設計を行
   うステップと、を備えることを特徴とするタイミングバ
   ジェット設計方法。
2. 【請求項２】前記ディレイ値として、複数のディレイ値
   が考えられる場合、その中の最大値を代表値として設定
   することを特徴とすることを特徴とすることを特徴とす
   る請求項１に記載のタイミングバジェット設計方法。
3. 【請求項３】前記ディレイ値を設定するステップにおい
   て、前記論理ブロック内に、複数の内部記憶素子がある
   場合、該複数の内部記憶素子を１つ以上のインターナル
   ラッチで代表して、ディレイ値を設定することを特徴と
   する請求項１に記載のタイミングバジェット設計方法。
4. 【請求項４】前記論理ブロックは、論理ブロックの中に
   別の論理ブロックを含むように階層構造を有することを
   特徴とする請求項１に記載のタイミングバジェット設計
   方法。
5. 【請求項５】前記ディレイ値は、ネットリストから得ら
   れる情報を用いて設定されることを特徴とする請求項１
   に記載のタイミングバジェット設計方法。