JP2000187676A - 論理合成装置および論理合成プログラムを記録したコンピュータ読み取り可能な記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 従来の論理合成においては、複数のトライス
テートバッファが接続されたトライステートバスを好適
に生成することができなかった。 【解決手段】 論理合成スクリプト中に、同期用のクロ
ック信号とともにバスタイミング指定用スクリプト１１
〜１４を記述し、これに基づいて論理合成をするもので
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はハードウェア記述
言語で記述された仕様情報に基づいて複数のセルからな
る回路構成情報を出力する論理合成装置および論理合成
プログラムを記録したコンピュータ読み取り可能な記録
媒体に係り、詳しくは、トライステートバスを好適に生
成することができる論理合成装置および論理合成プログ
ラムを記録したコンピュータ読み取り可能な記録媒体に
関するものである。

【０００２】

【従来の技術】ハードウェア記述言語で記述された仕様
情報に基づいて複数のセルからなる回路構成情報を出力
する論理合成装置は例えば、特開平３−１８２９６９号
公報、特開平６−２５１１０４号公報、特開平１０−１
８７７８７号公報などに開示されている。図１２はこの
ような従来の論理合成装置の基本的な構成を示すブロッ
ク図である。図において、１は論理合成処理を実行する
中央処理装置、２は論理合成に必要な情報などを記憶す
るメモリ、３は入力手段、４は表示手段、５はＩ／Ｏポ
ート、６はシステムバスである。また、７はセルライブ
ラリ、８はハードウェア記述言語（ＨＤＬ）を用いて記
述された仕様情報、５４は論理合成対象回路が満足すべ
きタイミング制約として与えられる情報、すなわちフリ
ップフロップやラッチなどに供給されるクロック信号の
タイミング情報である。

【０００３】次に動作について説明する。中央処理装置
１は、メモリ２から読み出した仕様情報８に基づいて論
理解析などを行なって標準回路情報を生成し、メモリ２
から読み出したクロック信号のタイミング情報５４を満
たすように上記標準回路情報を変更してタイミング回路
情報を生成する。この時、各フリップフロップやラッチ
の間におけるデータ転送が例えば１クロックサイクル内
に完結するように、各フリップフロップ、ラッチ、論理
ゲートなどの回路素子の駆動能力を調整してタイミング
回路情報を生成し、このタイミング回路情報を回路構成
情報としてメモリ２などに出力する。

【０００４】

【発明が解決しようとする課題】従来の論理合成装置に
おけるタイミング制約としては以上のようにフリップフ
ロップやラッチのような記憶素子に入力されるクロック
のタイミング情報が主体となり、トライステートバッフ
ァの制御信号は単なるデータ信号の一種とみなされてし
まっているため、トライステートバスに関係する信号の
相互のタイミングを最適化させることができない。特
に、本来トライステートバスで兼用して１本の双方向バ
スで形成することができる回路構成であるにもかかわら
ず、バスの信号が入力されるセルや順序回路毎に片方向
バスを設け、バスに対して信号を出力するセルや順序回
路はこれら各個別の片方向バスに対してセレクタなどの
回路を介して別々にデータなどを出力する構成をとらざ
るを得なかった。その結果、本来不要であるはずの多数
の片方向バスを回路内で引き回す必要があり、回路構成
の複雑化、回路規模の増大などの問題があった。

【０００５】この発明は上記のような課題を解決するた
めになされたもので、トライステートバスに関係する信
号の相互タイミングを最適化させることができ、トライ
ステートバスを好適に生成させることができる論理合成
装置および論理合成プログラムを記録したコンピュータ
読み取り可能な記録媒体を得ることを目的とする。

【０００６】

【課題を解決するための手段】この発明に係るコンピュ
ータ読み取り可能な記録媒体は、複数のセルを組み合わ
せてハードウェア記述言語で記述された仕様情報と論理
的に整合がある標準回路情報を生成する標準設計機能
と、クロック信号が入力される順序回路の理想クロック
信号条件、および、トライステートバッファの理想アサ
ート期間条件を満たすように上記標準回路情報の一部あ
るいは全部のセルを変更してタイミング回路情報を生成
するタイミング設計機能と、上記タイミング回路情報を
回路構成情報として出力する出力機能とを実現させるた
めの論理合成プログラムを記録したものである。なお、
この発明において、上記順序回路は、フリップフロップ
又はラッチ回路を含む回路を意味している。

【０００７】この発明に係るコンピュータ読み取り可能
な記録媒体は、タイミング設計機能が、クロック信号が
入力される順序回路、および、理想アサート期間が設定
されたトライステートバッファにおいて標準回路情報を
複数の標準分割回路に分割し、各標準分割回路毎に理想
クロック信号条件および理想アサート期間条件を満たす
ように理想分割回路を生成し、この複数の理想分割回路
を組みあわせたものをタイミング回路情報とすることを
特徴とする請求項２記載の論理合成プログラムを記録し
たものである。

【０００８】この発明に係るコンピュータ読み取り可能
な記録媒体は、複数のセルを組み合わせてハードウェア
記述言語で記述された仕様情報と論理的に整合がある標
準回路情報を生成する標準設計機能と、クロック信号が
入力される順序回路の理想クロック信号条件、および、
トライステートバッファ出力をラッチする順序回路の理
想アサート期間条件を満たすように上記標準回路情報の
一部あるいは全部のセルを変更してタイミング回路情報
を生成するタイミング設計機能と、上記タイミング回路
情報を回路構成情報として出力する出力機能とを実現さ
せるための論理合成プログラムを記録したものである。

【０００９】この発明に係るコンピュータ読み取り可能
な記録媒体は、タイミング設計機能が、クロック信号が
入力される順序回路、および、理想アサート期間が設定
された順序回路において標準回路情報を複数の標準分割
回路に分割し、各標準分割回路毎に理想クロック信号条
件および理想アサート期間条件を満たすように理想分割
回路を生成し、この複数の理想分割回路を組みあわせた
ものをタイミング回路情報とするものである。

【００１０】この発明に係るコンピュータ読み取り可能
な記録媒体は、複数のセルを組み合わせてハードウェア
記述言語で記述された仕様情報と論理的に整合がある標
準回路情報を生成する標準設計機能と、クロック信号が
入力される順序回路の理想クロック信号条件、トライス
テートバッファの理想アサート期間条件、および、当該
トライステートバッファの出力をラッチする順序回路の
理想アサート期間条件を満たすように上記標準回路情報
からタイミング回路情報を生成するタイミング設計機能
と、上記タイミング回路情報を回路構成情報として出力
する出力機能とを実現させるための論理合成プログラム
を記録したものである。

【００１１】この発明に係るコンピュータ読み取り可能
な記録媒体は、タイミング設計機能が、クロック信号が
入力される順序回路、および、理想アサート期間が設定
されたトライステートバッファや順序回路において標準
回路情報を複数の標準分割回路に分割し、各標準分割回
路毎に理想クロック信号条件および理想アサート期間条
件を満たすように理想分割回路を生成し、この複数の理
想分割回路を組みあわせたものをタイミング回路情報と
するものである。

【００１２】この発明に係るコンピュータ読み取り可能
な記録媒体は、理想アサート期間が設定されたトライス
テートバッファから、当該トライステートバッファより
も信号経路上流側に配設されるとともにクロック信号が
入力される順序回路までの区間に相当する理想分割回路
は、所定の最大遅延時間条件を満たすように生成される
ものである。

【００１３】この発明に係るコンピュータ読み取り可能
な記録媒体は、理想アサート期間が設定された順序回路
から、当該順序回路よりも信号経路上流側に配設される
とともにクロック信号が入力される順序回路までの区間
に相当する理想分割回路は、所定の最大遅延時間条件を
満たすように生成されるものである。

【００１４】この発明に係る論理合成装置は、セル情
報、ハードウェア記述言語で記述された仕様情報、順序
回路の理想クロック信号条件、ならびに、トライステー
トバッファおよび／または当該トライステートバッファ
の出力をラッチする順序回路の理想アサート期間条件を
記憶する記憶手段と、上記仕様情報およびセル情報を読
み出し、複数のセルを組み合わせて当該仕様情報と論理
的に整合がある標準回路情報を生成する標準設計手段
と、上記理想クロック信号条件および上記理想アサート
期間条件を読み出し、これらの条件を満たすように上記
標準回路情報の一部あるいは全部のセルを変更してタイ
ミング回路情報を生成するタイミング設計手段と、上記
タイミング回路情報を回路構成情報として出力する出力
手段とを備えるものである。

【００１５】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による論
理合成装置の構成を示すブロック図である。図におい
て、１は論理合成処理を実行する中央処理装置（標準設
計機能、タイミング設計機能、出力機能、標準設計手
段、タイミング設計手段、出力手段）、２は論理合成に
必要な情報や一時的な中間情報などを記憶するメモリ
（記憶手段）、３はキーボードやポインティングデバイ
スなどの入力手段、４はＣＲＴなどの表示手段、５はこ
れら入力手段３や表示手段４と直接データ交換を行なう
Ｉ／Ｏポート、６はこれら中央処理装置１、メモリ２、
Ｉ／Ｏポート５などの間でデータ交換に利用されるシス
テムバスである。

【００１６】また、７はゲートレベルのスタンダードセ
ルからこれらスタンダードセルを組み合わせて構成され
るマクロ的なブロックレベルセルまでの多数のセルのセ
ル情報からなるセルライブラリ、８はハードウェア記述
言語（ＨＤＬ）を用いてＲＴレベルで記述された仕様情
報、９は論理合成スクリプト中に記述され、論理合成の
際に使用するタイミング制約情報である。このタイミン
グ制約情報９において、１０は同期用フリップフロップ
の理想クロック信号条件、１１はトライステートバッフ
ァの理想アサート期間条件、１２はトライステートバッ
ファの出力をラッチするデータラッチ用ハーフラッチの
理想アサート期間条件、１３は理想アサート期間が設定
されたトライステートバッファから、当該トライステー
トバッファよりも信号経路（伝播バス）上流側に配設さ
れるとともにクロック信号が入力される同期用フリップ
フロップまでの区間に相当する回路の最大遅延時間条
件、１４は理想アサート期間が設定されたデータラッチ
用ハーフラッチから、当該ハーフラッチよりも信号経路
（伝播パス）上流側に配設されるとともにクロック信号
が入力される同期用フリップフロップまでの区間に相当
する回路の最大遅延時間条件である。

【００１７】次に動作について説明する。図２はこの発
明の実施の形態１による論理合成装置において論理合成
可能なトライステートバスを含む回路の構成例を示すブ
ロック図である。但し、同図においては１つのトライス
テートバスについてのみ示している。図において、１５
はトライステートバス、１６，１７はそれぞれ出力制御
端子を有するトライステートバッファ、１８，１９はそ
れぞれ当該出力制御端子に入力されるアウトプットイネ
ーブル信号（ＯＥ信号）、２０，２１はそれぞれラッチ
制御端子を有するデータラッチ用ハーフラッチ（順序回
路）、２２，２３はそれぞれ当該ラッチ制御端子に入力
されるライトイネーブル信号（ＷＥ信号）、２４〜３１
はそれぞれクロック信号が入力される同期用フリップフ
ロップ（順序回路）、３２〜４３はそれぞれこれらトラ
イステートバス１５の前後のトライステートバッファ１
６，１７やデータラッチ用ハーフラッチ２０，２１なら
びに同期用フリップフロップ２４〜３１を含まない組合
せ回路である。

【００１８】そして、ここではこのようなトライステー
トバス１５を含む回路を論理合成する場合を例に論理合
成動作を説明する。

【００１９】まず、キーボードやポインティングデバイ
スなどの入力手段３を用いて、トライステートバス信号
線１５の定義情報、トライステートバッファ１６，１７
の定義情報、データラッチ用ハーフラッチ２０，２１の
定義情報、同期用フリップフロップ２４〜３１の定義情
報、組合せ回路３２〜４３の定義情報を入力し、これら
の情報をメモリ２に記憶させる。

【００２０】図３はこの発明の実施の形態１によるトラ
イステートバス前後の要部構成例を示すブロック図であ
る。図において、４４はトライステートバス、４５はト
ライステートバッファ、４６はデータラッチ用ハーフラ
ッチ、４７，４８はそれぞれ組合せ回路である。そし
て、同図に示すように信号ＢＵＳ１，ＯＥ，Ｄ１，Ｗ
Ｅ，Ｄ２，Ｙ２を定義した場合、各セルはハードウェア
記述言語（ＨＤＬ）を用いて例えば以下のように記述す
ることができる。下記定義式１はトライステートバス４
４を宣言する論理合成スクリプト、定義式２はトライス
テートバス４４に接続されるトライステートバッファ４
５のＨＤＬ記述、定義式３はトライステートバス４４上
のデータをラッチするデータラッチ用ハーフラッチ４６
に用いるレベルセンシティブラッチのＨＤＬ記述であ
る。これらの式において、「ｕｓｅ＿ｔｒｉｓｔａｔｅ
”信号”」はこの信号がトライステートバスであるこ
とを宣言する論理合成スクリプトであり、「出力データ
＝ アウトプットイネーブル信号？第一入力データ：第
二入力データ」はアウトプットイネーブル信号が「１」
（アクティブ）の時に第一入力データを出力データとし
て出力し、アウトプットイネーブル信号が「０」（イン
アクティブ）の時に第二入力データを出力データとして
出力することを示すトライステートバッファのＨＤＬ記
述であり、「１’ｂｚ」はハイインピーダンス出力を意
味する１ビット値であり、「ａｌｗａｙｓ＠（ライトイ
ネーブル信号ｏｒ入力データ） ｉｆ（ライトイネーブ
ル信号）出力データ＜＝入力データ」はレベルセンシテ
ィブラッチのＨＤＬ記述である。

【００２１】 ｕｓｅ＿ｔｒｉｓｔａｔｅ "ＢＵＳ１"； ・・・定義式１ Ｙ１＝ ＯＥ？Ｄ１：１’ｂｚ； ・・・定義式２ ａｌｗａｙｓ＠（ＷＥ ｏｒ Ｄ２） ｉｆ（ＷＥ）Ｙ２＜＝Ｄ２； ・・・定義式３

【００２２】次に、キーボードやポインティングデバイ
スなどの入力手段３を用いて、同期用フリップフロップ
２４〜３１の理想クロック信号条件１０、アウトプット
イネーブル信号の理想アサート期間条件１１、ライトイ
ネーブル信号の理想アサート期間条件１２、理想クロッ
ク信号条件１０を基準としたアウトプットイネーブル信
号のトライステートバッファ１６，１７への入力タイミ
ングの最大遅延時間条件１３、理想クロック信号条件１
０を基準としたライトイネーブル信号のデータラッチ用
ハーフラッチ２０，２１への入力タイミングの最大遅延
時間条件１４を入力し、これらの情報をメモリ２に記憶
させる。

【００２３】下記定義式４は理想クロック信号の論理合
成スクリプトであり、下記定義式５はローアクティブな
アウトプットイネーブル信号の理想アサート期間の論理
合成スクリプトであり、定義式６はローアクティブなラ
イトイネーブル信号の理想アサート期間の論理合成スク
リプトである。これらの式において、「 ｃｒｅａｔｅ
＿ｃｌｏｃｋ −ｎａｍｅ ”クロック信号名”−ｐｅ
ｒｉｏｄ 周期値 −ｗａｖｅｆｏｒｍ ｛”ハイレベ
ルスタートタイミング” ”ローレベルスタートタイミ
ング”｝」は理想クロック信号の論理合成スクリプトで
あり、「ｃｒｅａｔｅ＿ｏｕｔｐｕｔ／ｗｒｉｔｅ＿ｅ
ｎａｂｌｅ −ｎｅｇｅｄｇｅ／ｐｏｓｅｄｇｅ ”基
準信号名” −ｐｅｒｉｏｄ 周期値 −ｎａｍｅ ”
信号名”−ｗａｖｅｆｏｒｍ ｛”アクティブ期間開始
タイミング” ”アクティブ期間終了タイミング”｝
−ｌｏｗ＿ａｃｔｉｖｅ／ｈｉｇｈ＿ａｃｔｉｖｅ −
ｌｅｖｅｌ＿ｓｅｎｓｅ −ｓｙｎｃ ”同期信号
名”」は各種の信号の論理合成スクリプトであり、
「＼」は信号の定義が次行に渡っていることを示す記述
制御シンボルである。

【００２４】 ｃｒｅａｔｅ＿ｃｌｏｃｋ −ｎａｍｅ ”ＣＬＫ”＼ −ｐｅｒｉｏｄ １００ −ｗａｖｅｆｏｒｍ ｛”０” ”５０”｝ ・・・定義式４ ｃｒｅａｔｅ＿ｏｕｔｐｕｔ＿ｅｎａｂｌｅ＼ −ｎｅｇｅｄｇｅ ”ＣＬＫ” −ｐｅｒｉｏｄ ２００＼ −ｎａｍｅ ”ＯＥ” −ｗａｖｅｆｏｒｍ ｛”６０” ”２６０”｝＼ −ｌｏｗ＿ａｃｔｉｖｅ ・・・定義式５ ｃｒｅａｔｅ＿ｗｒｉｔｅ＿ｅｎａｂｌｅ −ｐｏｓｅｄｇｅ ”ＣＬＫ”＼ −ｐｅｒｉｏｄ ２００ −ｎａｍｅ ”ＷＥ”＼ −ｗａｖｅｆｏｒｍ｛”１１０” ”２１０”｝ −ｌｏｗ＿ａｃｔｉｖｅ＼ −ｌｅｖｅｌ＿ｓｅｎｓｅ −ｓｙｎｃ ”ＯＥ” ・・・定義式６

【００２５】図４はこの発明の実施の形態１による上記
定義式５および定義式６における理想アサート期間を示
すタイミングチャートである。図５はこの発明の実施の
形態１において定義式５および定義式６により規定され
る回路区間を図示する説明図である。図４において、Ｏ
Ｅはアウトプットイネーブル信号の波形、ＷＥはライト
イネーブル信号の波形、ΔＴ１はアウトプットイネーブ
ル信号のアサートを開始してから、ライトイネーブル信
号のアサートが完了するまでの期間であり、図５におい
て、Ｐ１はこの期間ΔＴ１の間に信号が伝播しなければ
ならない信号経路である。このようにアウトプットイネ
ーブル信号の理想アサート期間およびライトイネーブル
信号の理想アサート期間をともに指定した場合には、そ
れらの間である組合せ回路（図２でいえば３４と４１，
３４と３７，４０と４１，４０と３７）などの遅延時間
も規定されることになる。

【００２６】下記定義式７は理想クロック信号条件１０
を基準としたアウトプットイネーブル信号のトライステ
ートバッファ１６，１７への入力タイミングの最大遅延
時間の論理合成スクリプトである。この式において、
「ｓｅｔ＿ｅｎａｂｌｅ＿ｄｅｌａｙ 遅延時間 −ｎ
ｅｇｅｄｇｅ／ｐｏｓｅｄｇｅ 基準信号名 ”信号
名”」はトリガタイミングを定義する論理合成スクリプ
トである。

【００２７】 ｓｅｔ＿ｅｎａｂｌｅ＿ｄｅｌａｙ ５＼ −ｎｅｇｅｄｇｅ ＣＬＫ ”ＯＥ” ・・・定義式７

【００２８】図６はこの発明の実施の形態１による上記
定義式７における最大遅延時間を示すタイミングチャー
トである。図７はこの発明の実施の形態１において定義
式７により規定される回路区間（組合せ回路５０）を図
示する説明図である。図７において、４９はクロック信
号が入力される同期用フリップフロップ、５０は組合せ
回路である。図６において、ＣＬＫは理想クロック信号
の波形、ΔＴ２は同期用フリップフロップ２４〜３１に
理想クロック信号の立下がりエッジが入力してからアウ
トプットイネーブル信号が反転するまでの期間であり、
上記定義式７によりこの最大期間が規定される。

【００２９】下記定義式８は理想クロック信号条件１０
を基準としたライトイネーブル信号のデータラッチ用ハ
ーフラッチ２０，２１への入力タイミングの最大遅延時
間の論理合成スクリプトである。

【００３０】 ｓｅｔ＿ｅｎａｂｌｅ＿ｄｅｌａｙ ８＼ −ｐｏｓｅｄｇｅ ＣＬＫ ”ＷＥ” ・・・定義式８

【００３１】図８はこの発明の実施の形態１による上記
定義式８における最大遅延時間を示すタイミングチャー
トである。図９はこの発明の実施の形態１において定義
式８により規定される回路区間（組合せ回路５２）を図
示する説明図である。図９において、５１は理想クロッ
ク信号が入力される同期用フリップフロップ、５２は組
合せ回路である。図８において、ΔＴ３は同期用フリッ
プフロップ２４〜３１に理想クロック信号の立上がりエ
ッジが入力してからライトイネーブル信号が反転するま
での期間であり、上記定義式８によりこの最大期間が規
定される。

【００３２】そして、以上のような各種の情報、又は条
件８，９，１０，１１，１２，１３，１４が設定される
と、中央処理装置１はこれら情報に基づいて論理合成を
実行する。

【００３３】まず、中央処理装置１は、メモリ２から読
み出した仕様情報８の論理解析を行ない、この解析した
理論に基づいてゲートレベルの標準セルへの回路機能の
マッピング処理や標準セル同士の接続情報（ネットリス
ト）生成処理を行なう。これにより、ネットリスト、マ
ッピング、セルの種類などの情報からなる標準回路情報
が生成される。

【００３４】なお、標準セルとは、セルライブラリ７に
格納された多数のセル情報のうちの一部のセルの情報の
ことを言う。詳しくは、セルライブラリ７には、同一機
能でありつつも互いにファンアウト、ゲート遅延時間な
どの電気的特性の異なる複数のセル情報（例えば、２入
力ａｎｄ機能における、２ＡＮＤＳ（シングルサイズの
２入力ａｎｄセル），２ＡＮＤＷ（ダブルサイズの２入
力ａｎｄセル），２ＡＮＤＱ（クアッドサイズの２入力
ａｎｄセル）など）が格納されることが一般的であり、
このうちの１つのセルが標準セルとして予め設定され
る。また、上記複数のセル情報のうち最も消費電力が小
さく回路規模が小さいものなどが標準セルとして予め設
定されるのが一般的である。

【００３５】次に、中央処理装置１は、メモリ２から各
種のタイミング制約情報９を読み出し、このタイミング
を満たすように上記標準回路情報の全部あるいは一部の
情報を変更し、チップ上にレイアウト可能な最終的なネ
ットリストやセルのマッピング情報などからなるタイミ
ング回路情報を生成し、このタイミング回路情報を回路
構成情報としてメモリ２などに出力する。

【００３６】具体的には、まず、タイミング制約条件が
課された素子、すなわち同期用フリップフロップ２４〜
３１、トライステートバス１５からみて最初にくるデー
タラッチ用ハーフラッチ２０，２１およびトライステー
トバッファ１６，１７を抽出し、これらの素子において
上記標準回路情報の論理回路を複数の標準分割回路（図
２では各組合せ回路３２〜４３がこれに相当する）に分
割する。次に、各標準分割回路毎にその前後の素子のタ
イミング制約情報９に基づいてそのタイミング制約条件
を満たすように各標準分割回路毎にマッピングやセルの
種類などの変更処理を行なう。

【００３７】例えば、図２を標準回路の例として説明す
れば、同期用フリップフロップ２４〜３１の理想クロッ
ク信号条件１０とアウトプットイネーブル信号の理想ア
サート期間条件１１とに基づいて組合せ回路３３，３９
の遅延期間をこの期間内に収めるように変更処理を行な
い、同期用フリップフロップ２４〜３１の理想クロック
信号条件１０とライトイネーブル信号の理想アサート期
間条件１２とに基づいて組合せ回路３５，４２の遅延期
間をこの期間内に収めるように変更処理を行ない、アウ
トプットイネーブル信号の理想アサート期間条件１１と
ライトイネーブル信号の理想アサート期間条件１２とに
基づいて組合せ回路（３４と４１，３４と３７，４０と
４１，４０と３７）の遅延期間をこの期間内に収めるよ
うに変更処理を行ない、理想クロック信号条件１０を基
準としたアウトプットイネーブル信号のトライステート
バッファ１６，１７への入力タイミングの最大遅延時間
条件１３に基づいて組合せ回路３２，３８の遅延期間を
この期間内に納めるように変更処理を行ない、理想クロ
ック信号条件１０を基準としたライトイネーブル信号の
データラッチ用ハーフラッチ２０，２１への入力タイミ
ングの最大遅延時間条件１４に基づいて組合せ回路３
６，４３の遅延期間をこの期間内に納めるように変更処
理を行なう。

【００３８】図１０はこの発明の実施の形態１による論
理合成により構成することができるトライステートバス
１５のバスタイミングを示すタイミングチャートであ
る。図において、ＡＤＲはトライステートバッファ１
６，１７のアクセス先を示すアドレスデータである。そ
して、同図に示すように、アウトプットイネーブル信号
ＯＥおよびライトイネーブル信号ＷＥのタイミングを設
定することにより、トライステートバス１５を用いつつ
も、２クロックサイクルを１バスサイクルとするバスサ
イクルにて複数のトライステートバッファ１６，１７に
おいてデータ出力切り替えを行なうことができる。ま
た、これを複数のデータラッチ用ハーフラッチ２０，２
１でラッチすることができる。

【００３９】以上のように、この実施の形態１によれ
ば、標準回路情報の一部あるいは全部のセルを変更して
タイミング回路情報を生成する際に、中央処理装置１が
同期用フリップフロップ２４〜３１の理想クロック信号
条件１０とともにトライステートバッファ１６，１７の
理想アサート期間条件１１およびトライステートバッフ
ァ１６，１７の出力をラッチするデータラッチ用ハーフ
ラッチ２０，２１の理想アサート期間条件１２を満たす
ように変更処理を行なうので、トライステートバッファ
１６，１７の理想アサート期間をそれぞれ別々の期間に
指定することにより、これら複数のトライステートバッ
ファ１６，１７の出力側に接続されるトライステートバ
ス１５における出力衝突を避けることができる。また、
このように出力衝突が避けられた安定した状態におい
て、データラッチ用ハーフラッチ２０，２１によるラッ
チを実行することができる。従って、双方向のトライス
テートバスのように複数のトライステートバッファ１
６，１７の出力側に接続されるトライステートバス１５
に関係する信号の相互タイミングを最適化させることが
でき、動作タイミングがタイトな場合であってもトライ
ステートバス１５を好適に生成させることができる効果
がある。

【００４０】この実施の形態１によれば、中央処理装置
１は、クロック信号が入力される同期用フリップフロッ
プ２４〜３１、および、理想アサート期間が設定された
トライステートバッファ１６，１７やデータラッチ用ハ
ーフラッチ２０，２１において標準回路情報を複数の標
準分割回路に分割し、各標準分割回路毎に理想クロック
信号条件１０および理想アサート期間条件１１，１２を
満たすように理想分割回路を生成し、この複数の理想分
割回路を組みあわせたものをタイミング回路情報とする
ので、各トライステートバッファ１６，１７のバス出力
タイミングを別々のタイミングに指定し、且つ、そのタ
イミング期間内にラッチタイミングも指定することがで
きる。従って、これら複数のトライステートバッファ１
６，１７の出力側に接続されるトライステートバス１５
における出力衝突を避けて安定した状態でデータをラッ
チすることができる効果がある。

【００４１】この実施の形態１によれば、理想アサート
期間が設定されたトライステートバッファ１６，１７か
ら、当該トライステートバッファ１６，１７よりも信号
経路上流側に配設されるとともにクロック信号が入力さ
れる同期用フリップフロップ２４，２８までの区間に相
当する理想分割回路（組合せ回路３２，３８）は、所定
の最大遅延時間条件を満たすように生成されるので、こ
の理想分割回路の回路規模が大きくともアウトプットイ
ネーブル信号の出力タイミングを特定することができ、
理想分割回路の回路規模が大きくともトライステートバ
ス１５における出力衝突を避けることができる効果があ
る。

【００４２】この実施の形態１によれば、理想アサート
期間が設定されたデータラッチ用ハーフラッチ２０，２
１から、当該データラッチ用ハーフラッチ２０，２１よ
りも信号経路上流側に配設されるとともにクロック信号
が入力される同期用フリップフロップ２７，３１までの
区間に相当する理想分割回路（組合せ回路３６，４３）
は、所定の最大遅延時間条件を満たすように生成される
ので、この理想分割回路の回路規模が大きくともライト
イネーブル信号をレベルラッチするタイミングを特定す
ることができ、安定した状態のトライステートバス１５
のデータをラッチすることができる効果がある。

【００４３】この実施の形態１によれば、セル情報、ハ
ードウェア記述言語で記述された仕様情報８とともに、
同期用フリップフロップ２４〜３１の理想クロック信号
条件１０、ならびに、トライステートバッファ１６，１
７および／または当該トライステートバッファ１６，１
７の出力をラッチするデータラッチ用ハーフラッチ２
０，２１の理想アサート期間条件１１，１２をメモリ２
に記憶させ、標準回路情報の一部あるいは全部のセルを
変更してタイミング回路情報を生成する際に、中央処理
装置１がこれらの条件１０〜１２の情報を読み出し、こ
れらの条件１０〜１２を満たすように変更処理を行なう
ので、双方向のトライステートバスのように複数のトラ
イステートバッファ１６，１７の出力側に接続されるト
ライステートバス１５における出力衝突を避けるように
トライステートバス１５に関係する信号の相互タイミン
グを最適化させることができ、動作タイミングがタイト
な場合であってもトライステートバス（１５）を好適に
生成させることができる効果がある。

【００４４】なお、この実施の形態１では、同期用フリ
ップフロップ２４〜３１の理想クロック信号条件１０、
トライステートバッファ１６，１７の理想アサート期間
条件１１、および、当該トライステートバッファ１６，
１７の出力をラッチするデータラッチ用ハーフラッチ２
０，２１の理想アサート期間条件１２とともに、トライ
ステートバッファ１６，１７の制御信号の最大遅延時間
条件１３およびデータラッチ用ハーフラッチ２０，２１
の制御信号の最大遅延時間条件１４を指定して変更処理
を行なうようにしたが、トライステートバッファ１６，
１７の制御端子の前段の組合せ回路３２，３８やデータ
ラッチ用ハーフラッチ２０，２１の制御端子の前段の組
合せ回路３６，４３の規模などが小さく、それら組合せ
回路３２，３８，３６，４３における遅延を考慮する必
要が無いような場合などにおいてはこれら制御信号の最
大遅延時間を設定しなくとも良い。

【００４５】また、この実施の形態１では、同期用フリ
ップフロップ２４〜３１の理想クロック信号条件１０と
ともに、トライステートバッファ１６，１７の理想アサ
ート期間条件１１、および、当該トライステートバッフ
ァ１６，１７の出力をラッチするデータラッチ用ハーフ
ラッチ２０，２１の理想アサート期間条件１２を指定し
て変更処理を行なうようにしたが、この場合であっても
トライステートバッファ１６，１７やデータラッチ用ハ
ーフラッチ２０，２１の前後の組合せ回路の規模が小さ
い場合などにおいては適宜設定条件を削除してもかまわ
ない。

【００４６】実施の形態２．図１１はこの発明の実施の
形態２におけるトライステートバス前後の要部構成例を
示すブロック図である。図において、５３はエッジセン
シティブのデータラッチ用フリップフロップである。こ
れ以外の構成は図３と同様であり同一の符号を付して説
明を省略する。そして、下記定義式９はこの発明の実施
の形態２において、トライステートバス１５上のデータ
をラッチするデータラッチ用フリップフロップ５３に用
いるエッジセンシティブラッチのＨＤＬ記述であり、定
義式１０はライトイネーブル信号の理想アサート期間の
論理合成スクリプトである。

【００４７】 ａｌｗａｙｓ＠（ｎｅｇｅｄｇｅ ＷＥ） Ｙ２＜＝Ｄ２； ・・・定義式９ ｃｒｅａｔｅ＿ｗｒｉｔｅ＿ｅｎａｂｌｅ −ｐｏｓｅｄｇｅ ”ＣＬＫ”＼ −ｐｅｒｉｏｄ３５０ −ｎａｍｅ ”ＷＥ”＼ −ｗａｖｅｆｏｒｍ ｛”１１０” ”３６０”｝ −ｌｏｗ＿ａｃｔｉｖｅ＼ −ｅｄｇｅ＿ｔｒｉｇｇｅｒ −ｓｙｎｃ ”ＯＥ” ・・・定義式１０

【００４８】そして、このようにデータラッチ用フリッ
プフロップ５３をエッジトリガのフリップフロップで定
義したとしても、そのトリガタイミングをタイミング制
約情報９として指定することにより、この発明に係る論
理合成装置はそのエッジトリガのフリップフロップをト
ライステートバス（１５）のデータをラッチするデータ
ラッチ用フリップフロップ５３としつつタイミング回路
情報を生成し、論理合成を行なうことができる。

【００４９】

【発明の効果】この発明によれば、標準回路情報の一部
あるいは全部のセルを変更してタイミング回路情報を生
成する際に、タイミング設計手段が順序回路の理想クロ
ック信号条件とともにトライステートバッファの理想ア
サート期間条件を満たすように変更処理を行なうので、
トライステートバスに関係する信号の相互タイミングを
最適化させることができ、トライステートバスを好適に
生成させることができる効果がある。

【００５０】この発明によれば、タイミング設計機能
は、クロック信号が入力される順序回路、および、理想
アサート期間が設定されたトライステートバッファや順
序回路において標準回路情報を複数の標準分割回路に分
割し、各標準分割回路毎に理想クロック信号条件および
理想アサート期間条件を満たすように理想分割回路を生
成し、この複数の理想分割回路を組みあわせたものをタ
イミング回路情報とするので、各トライステートバッフ
ァのバス出力タイミングを指定し、且つ、そのラッチタ
イミングも指定することができ、これら複数のトライス
テートバッファの出力側に接続されるバスにおける出力
衝突を避けて安定した状態でデータをラッチすることが
できる効果がある。

【００５１】この発明によれば、理想アサート期間が設
定されたトライステートバッファから、当該トライステ
ートバッファよりも信号経路上流側に配設されるととも
にクロック信号が入力される順序回路までの区間に相当
する理想分割回路は、所定の最大遅延時間条件を満たす
ように生成されるので、この理想分割回路の回路規模が
大きくともトライステートバッファのバス出力タイミン
グを特定することができ、複数のトライステートバッフ
ァの出力側に接続されるバスにおける出力衝突を避ける
ことができる効果がある。

【００５２】この発明によれば、理想アサート期間が設
定された順序回路から、当該順序回路よりも信号経路上
流側に配設されるとともにクロック信号が入力される順
序回路までの区間に相当する理想分割回路は、所定の最
大遅延時間条件を満たすように生成されるので、この理
想分割回路の回路規模が大きくともトライステートバッ
ファの出力を順序回路でラッチするタイミングを特定す
ることができ、安定した状態のバスのデータをラッチす
ることができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による論理合成装置
の構成を示すブロック図である。

【図２】 この発明の実施の形態１による論理合成装置
において論理合成可能なトライステートバスを含む回路
の構成例を示すブロック図である。

【図３】 この発明の実施の形態１によるトライステー
トバス前後の要部構成例を示すブロック図である。

【図４】 この発明の実施の形態１による定義式５およ
び定義式６における理想アサート期間を示すタイミング
チャートである。

【図５】 この発明の実施の形態１において定義式５お
よび定義式６により規定される回路区間を図示する説明
図である。

【図６】 この発明の実施の形態１による定義式７にお
ける最大遅延時間を示すタイミングチャートである。

【図７】 この発明の実施の形態１において定義式７に
より規定される回路区間を図示する説明図である。

【図８】 この発明の実施の形態１による定義式８にお
ける最大遅延時間を示すタイミングチャートである。

【図９】 この発明の実施の形態１において定義式８に
より規定される回路区間を図示する説明図である。

【図１０】 この発明の実施の形態１による論理合成に
より構成することができるトライステートバスのバスタ
イミングを示すタイミングチャートである。

【図１１】 この発明の実施の形態２におけるトライス
テートバス前後の要部構成例を示すブロック図である。

【図１２】 従来の論理合成装置の基本的な構成を示す
ブロック図である。

【符号の説明】

１ 中央処理装置（標準設計機能、タイミング設計機
能、出力機能、標準設計手段、タイミング設計手段、出
力手段）、２ メモリ（記憶手段）、８ 仕様情報、１
０ 理想クロック信号条件、１１，１２ 理想アサート
期間条件、１３，１４ 最大遅延時間条件、１６，１７
トライステートバッファ、２０，２１データラッチ用
ハーフラッチ（順序回路）、２４，…，３１ 同期用フ
リップフロップ（順序回路）、３２，３６，３８，４３
組合せ回路（理想分割回路）。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数のセルを組み合わせてハードウェア
   記述言語で記述された仕様情報と論理的に整合がある標
   準回路情報を生成する標準設計機能と、 クロック信号が入力される順序回路の理想クロック信号
   条件、および、トライステートバッファの理想アサート
   期間条件を満たすように上記標準回路情報の一部あるい
   は全部のセルを変更してタイミング回路情報を生成する
   タイミング設計機能と、 上記タイミング回路情報を回路構成情報として出力する
   出力機能とを実現させるための論理合成プログラムを記
   録したコンピュータ読み取り可能な記録媒体。
2. 【請求項２】 タイミング設計機能は、クロック信号が
   入力される順序回路、および、理想アサート期間が設定
   されたトライステートバッファにおいて標準回路情報を
   複数の標準分割回路に分割し、各標準分割回路毎に理想
   クロック信号条件および理想アサート期間条件を満たす
   ように理想分割回路を生成し、この複数の理想分割回路
   を組みあわせたものをタイミング回路情報とすることを
   特徴とする請求項１記載の論理合成プログラムを記録し
   たコンピュータ読み取り可能な記録媒体。
3. 【請求項３】 複数のセルを組み合わせてハードウェア
   記述言語で記述された仕様情報と論理的に整合がある標
   準回路情報を生成する標準設計機能と、 クロック信号が入力される順序回路の理想クロック信号
   条件、および、トライステートバッファ出力をラッチす
   る順序回路の理想アサート期間条件を満たすように上記
   標準回路情報の一部あるいは全部のセルを変更してタイ
   ミング回路情報を生成するタイミング設計機能と、 上記タイミング回路情報を回路構成情報として出力する
   出力機能とを実現させるための論理合成プログラムを記
   録したコンピュータ読み取り可能な記録媒体。
4. 【請求項４】 タイミング設計機能は、クロック信号が
   入力される順序回路、および、理想アサート期間が設定
   された順序回路において標準回路情報を複数の標準分割
   回路に分割し、各標準分割回路毎に理想クロック信号条
   件および理想アサート期間条件を満たすように理想分割
   回路を生成し、この複数の理想分割回路を組みあわせた
   ものをタイミング回路情報とすることを特徴とする請求
   項３記載の論理合成プログラムを記録したコンピュータ
   読み取り可能な記録媒体。
5. 【請求項５】 複数のセルを組み合わせてハードウェア
   記述言語で記述された仕様情報と論理的に整合がある標
   準回路情報を生成する標準設計機能と、 クロック信号が入力される順序回路の理想クロック信号
   条件、トライステートバッファの理想アサート期間条
   件、および、当該トライステートバッファの出力をラッ
   チする順序回路の理想アサート期間条件を満たすように
   上記標準回路情報からタイミング回路情報を生成するタ
   イミング設計機能と、 上記タイミング回路情報を回路構成情報として出力する
   出力機能とを実現させるための論理合成プログラムを記
   録したコンピュータ読み取り可能な記録媒体。
6. 【請求項６】 タイミング設計機能は、クロック信号が
   入力される順序回路、および、理想アサート期間が設定
   されたトライステートバッファや順序回路において標準
   回路情報を複数の標準分割回路に分割し、各標準分割回
   路毎に理想クロック信号条件および理想アサート期間条
   件を満たすように理想分割回路を生成し、この複数の理
   想分割回路を組みあわせたものをタイミング回路情報と
   することを特徴とする請求項５記載の論理合成プログラ
   ムを記録したコンピュータ読み取り可能な記録媒体。
7. 【請求項７】 理想アサート期間が設定されたトライス
   テートバッファから、当該トライステートバッファより
   も信号経路上流側に配設されるとともにクロック信号が
   入力される順序回路までの区間に相当する理想分割回路
   は、所定の最大遅延時間条件を満たすように生成される
   ことを特徴とする請求項１または請求項５記載の論理合
   成プログラムを記録したコンピュータ読み取り可能な記
   録媒体。
8. 【請求項８】 理想アサート期間が設定された順序回路
   から、当該順序回路よりも信号経路上流側に配設される
   とともにクロック信号が入力される順序回路までの区間
   に相当する理想分割回路は、所定の最大遅延時間条件を
   満たすように生成されることを特徴とする請求項１また
   は請求項３記載の論理合成プログラムを記録したコンピ
   ュータ読み取り可能な記録媒体。
9. 【請求項９】 セル情報、ハードウェア記述言語で記述
   された仕様情報、順序回路の理想クロック信号条件、な
   らびに、トライステートバッファおよび／または当該ト
   ライステートバッファの出力をラッチする順序回路の理
   想アサート期間条件を記憶する記憶手段と、 上記仕様情報およびセル情報を読み出し、複数のセルを
   組み合わせて当該仕様情報と論理的に整合がある標準回
   路情報を生成する標準設計手段と、 上記理想クロック信号条件および上記理想アサート期間
   条件を読み出し、これらの条件を満たすように上記標準
   回路情報の一部あるいは全部のセルを変更してタイミン
   グ回路情報を生成するタイミング設計手段と、 上記タイミング回路情報を回路構成情報として出力する
   出力手段とを備える論理合成装置。