JP2002033388A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】絶縁層を塗布して平坦化処理を行う工程におい
て、この絶縁層の流延を阻害せずに厚さむらを低減でき
る半導体装置およびその製造方法を提供する。 【解決手段】半導体基体１上に形成された第１の配線導
電層２１と、第１の配線導電層２１を覆って形成された
第１の絶縁層３１と、第１の絶縁層３１上に、第１の絶
縁層３１の表面に発生した段部３１Ａの側面に、段部３
１Ａを平坦化するように形成された無機系の第２の絶縁
層３２と、第２の絶縁層３２上に形成された第３の絶縁
層３３と、第３の絶縁層３３上に形成された第２の配線
導電層２２とを有し、第１の配線導電層２１にスリット
ＳＬが形成され、スリットＳＬ間が、第２の配線導電層
２２によって、電気的に連結している構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置とその
製造方法、特に２層の配線導電層が、層間絶縁層を介し
て積層されてなる半導体装置とその製造方法に関する。

【０００２】

【従来の技術】大集積回路ＬＳＩなどの半導体集積回路
装置、例えばフォトダイオードを有する半導体集積回
路、いわゆるフォトダイオードＩＣなどにおいては、２
層以上の配線導電層、例えば金属配線層が、層間絶縁層
を介して積層された構成がしばしば採られる。この場
合、配線導電層、特に上層配線導電層の形成にあたり、
下層配線導電層のパターンに応じた段差が存在すると、
これによって上層配線導電層に段切れが発生するなど、
信頼性や歩留りに問題が生じる。

【０００３】そこで、上層配線導電層の被着面となる層
間絶縁層の表面の平坦化が図られる。この方法による半
導体装置の製造方法について、図面を参照して、以下に
説明する。

【０００４】まず、図１０に示すように、例えば不図示
の半導体素子が形成された半導体基体１０１の表面に、
酸化シリコンによる絶縁層１０２を形成し、その上に例
えば電極を形成する下層配線導電層（第１の配線導電層
という）１０３を所定のパターンで形成し、さらに、例
えばＣＶＤ（Chemical Vapor Deposition ）法により全
面に酸化シリコンを堆積させ、第１の絶縁層１０４を形
成する。次に、第１の絶縁層１０４の表面に形成された
段部１０６を埋め込むように、有機系ＳＯＧ（Spin on
Glass ）膜などの有機系絶縁層１０５をスピンコート法
などにより形成する。

【０００５】次に、図１１に示すように、有機系絶縁層
１０５に対するエッチバックを行う。このように、第１
の絶縁層１０４の平坦部における有機系絶縁層１０５を
排除する程度のエッチバックを行うと、段部１０６の側
面部の実質的膜厚が大なる部分が残され、その結果、段
部１０６が有機系絶縁層１０５によって埋め込まれて、
なだらかな傾きとされて表面の平坦化がなされる。

【０００６】次に、図１２に示すように、有機系絶縁層
１０５の上層に全面に、例えばＣＶＤ法により全面に酸
化シリコンを堆積させ、第２の絶縁層１０７を形成す
る。これにより、第１の絶縁層１０４、有機系絶縁層１
０５および第２の絶縁層１０７から、層間絶縁層１０８
が構成される。このようにして形成された層間絶縁層１
０８は、有機系絶縁層１０５によって段部１０６が緩和
され、さらに、いわゆるカバレージのよいＣＶＤ法によ
って形成した第２の絶縁層１０７によって、その表面が
良好に平坦化される。また、この第２の絶縁層１０７に
よって有機系絶縁層１０５の保護がなされる。

【０００７】このようにして平坦化された層間絶縁層１
０８上には、図示しないが、上層の配線導電層（第２の
配線導電層という）が所定のパターンに形成され、層間
絶縁層１０８に穿設したコンタクトホールを通じて、第
１の配線導電層１０３のお所定部に電気的に接続され
る。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
方法によって第２の配線導電層の被着面となる層間絶縁
層の表面の平坦化を行う場合、必ずしも良好な平坦化が
なされない場合が生じた。また、その原因は、下層の第
１の配線導電層のパターンに依存することが判明した。

【０００９】即ち、第１の配線導電層のパターンが、あ
る部分を包囲するか、挟み込む状態になるとき、有機系
絶縁層の塗布時の有機系絶縁層塗料の流延を阻害し、こ
れに起因して有機系絶縁層の厚さむらが顕著に発生し、
上述の有機系絶縁層のエッチバックにおいて、残存させ
る有機系絶縁層に過不足が発生することが究明された。
そして、半導体装置の製造においては、半導体ウェーハ
に複数個の半導体チップ（半導体装置）を同時に作成
し、これらをウェーハから分断（ダイシング）する方法
がとられるが、上記の有機系絶縁層の厚さむらは、ウェ
ーハの周辺部で著しく発生する。

【００１０】図１３は、上記のように、第１の配線導電
層のパターンがある部分を包囲する、あるいは挟み込む
状態となった構造を有するフォトダイオードの平面図で
ある。フォトダイオードＰＤの形成領域において、シリ
コン半導体基体１中に、例えばｐ型不純物を含有するア
ノード層が形成されており、その表層領域にｎ型不純物
を含有するカソード層４が形成されており、フォトダイ
オードＰＤの外周領域において、ｐ型半導体層５が形成
されて、フォトダイオードＰＤ領域を素子分離してい
る。上記のフォトダイオードが形成されたシリコン半導
体基体１の表面に、例えば酸化シリコンからなる表層絶
縁層が形成され、アノード層５に達するコンタクト窓６
ＷＡおよびカソード層４に達するコンタクト窓６ＷＣが
穿設され、アノード電極７Ａおよびカソード電極７Ｃが
それぞれコンタクト窓（６ＷＡ，６ＷＣ）に埋め込まれ
て形成されており、当該アノード電極７Ａおよびカソー
ド電極７Ｃから第１の配線導電層が構成されている。

【００１１】上記の第１の配線導電層の上層に、所定の
層間絶縁層が形成され、さらに第２の配線導電層２２
が、層間絶縁層に穿設されたコンタクト窓を介して層間
絶縁層の上層に第１の配線導電層に接続して所定のパタ
ーンで形成されている。上記の層間絶縁層は、例えば酸
化シリコンからなる第１の絶縁層、ＳＯＧなどからなる
第２の絶縁層および酸化シリコンからなる第３の絶縁層
３３からなる構成とすることができるが、この場合、第
２絶縁層を形成するために、ＳＯＧを塗布する工程にお
いて、第１の配線導電層のパターンが、フォトダイオー
ド領域を挟み込む状態となっているので、第１の配線導
電層による段部がいわば堰堤となってしまい、第２の絶
縁層となる絶縁層塗料の流延を阻害し、これに起因して
有機系絶縁層の厚さむらが顕著に発生することになる。

【００１２】また、上記の問題が発生する別のフォトダ
イオードの例について以下に説明する。図１４（ａ）
は、上記フォトダイオード部分の平面図であり、図１４
（ｂ）は図１４（ｂ）中のＡ−Ａ’における断面図であ
る。フォトダイオードＰＤの形成領域において、シリコ
ン半導体基体１中に、例えばｐ型不純物を高濃度に含有
する第１ｐ型半導体層２とｐ型不純物を低濃度に含有す
る第２ｐ型半導体層（アノード層）３が形成されてお
り、第２ｐ型半導体層３の表層領域にｎ型不純物を高濃
度に含有するｎ型半導体層（カソード層）４が形成され
ており、ＰＩＮ型のフォトダイオードが形成されてい
る。また、フォトダイオードＰＤの外周領域において、
第１ｐ型半導体層２および第２ｐ型半導体層３に接続す
るように、上記ｎ型半導体層４よりも深くまで、ｐ型不
純物を高濃度に含有する第３ｐ型半導体層５が形成され
て、フォトダイオードＰＤ領域を素子分離している。

【００１３】上記のＰＩＮ型のフォトダイオードが形成
されたシリコン半導体基体１の表面に、例えば酸化シリ
コンからなる表層絶縁層６が形成され、第３ｐ型半導体
層５に達するコンタクト窓が穿設されて、第３ｐ型半導
体層５にオーミックコンタクトする下側導電層２０が、
ｎ型半導体層４の領域を包囲する連続した堰堤のパター
ンで形成されている。上記の下側導電層２０の上層に、
例えば酸化シリコンからなる第１の絶縁層３１が形成さ
れており、下側導電層２０に達するコンタクト窓３１Ｗ
が穿設されており、コンタクト窓３１Ｗ内に埋め込まれ
て、下側導電層２０にオーミックコンタクトする第１の
配線導電層２１が、例えば８００ｎｍ以上の膜厚で、ｎ
型半導体層４の領域を包囲する連続した堰堤のパターン
で形成されている。

【００１４】上記の第１の配線導電層２１の上層に、例
えば酸化シリコンからなる第２の絶縁層３２が形成さ
れ、第２の絶縁層３２の表面に発生した段部（不図示）
の側面に、当該段部を平坦化するように、有機系ＳＯＧ
（Spin on Glass ）などからなる第３の絶縁層が形成さ
れている。第３の絶縁層は全面にエッチバックされてお
り、第１の配線導電層２１に起因する第２の絶縁層３２
の表面に発生した段部３２Ａの側面に残されるのみとな
っている。さらに、その上層に全面に例えば酸化シリコ
ンからなる第４の絶縁層３４が形成されている。上記の
第２の絶縁層３２、第３の絶縁層３３および第４の絶縁
層３４から、層間絶縁層３０が構成されている。以上の
ようにして、下側導電層２０、および第１の配線導電層
２１から、ＰＩＮ型のフォトダイオードの第３ｐ型半導
体層５に接続するアノード電極Ｅ_A が形成されており、
一方、上記のＰＩＮ型のフォトダイオードのｎ型半導体
層４に達するコンタクト窓が穿設され、ｎ型半導体層４
にオーミックコンタクトするカソード電極Ｅ_C が形成さ
れている。

【００１５】上記のフォトダイオードの製造方法につい
て説明する。まず、図１５（ａ）に示すように、フォト
ダイオードＰＤの形成領域において、シリコン半導体基
体１中に、イオン注入などにより、例えばｐ型不純物を
高濃度に含有する第１ｐ型半導体層２とｐ型不純物を低
濃度に含有する第２ｐ型半導体層（アノード層）３を形
成し、第２ｐ型半導体層３の表層領域にｎ型不純物を高
濃度に含有するｎ型半導体層（カソード層）４を形成し
て、ＰＩＮ型のフォトダイオードを形成する。また、フ
ォトダイオードＰＤの外周領域において、イオン注入な
どにより上記ｎ型半導体層４よりも深くまでｐ型不純物
導入し、第１ｐ型半導体層２および第２ｐ型半導体層３
に接続するように第３ｐ型半導体層５を形成して、フォ
トダイオードＰＤ領域を素子分離する。

【００１６】次に、例えばＣＶＤ（Chemical Vapor Dep
osition ）法により、上記のＰＩＮ型のフォトダイオー
ドが形成されたシリコン半導体基体１の表面に酸化シリ
コンを０．５μｍの膜厚で堆積させ、表層絶縁層６を形
成する。次に、フォトリソグラフィー工程により、表面
絶縁層６上に第３ｐ型半導体層５領域を開口するパター
ンのレジスト膜（不図示）をパターン形成し、ＲＩＥ
（反応性イオンエッチング）などのエッチングを施し、
第３ｐ型半導体層５に達するコンタクト窓を穿設する。
次に、例えばＣＶＤ法により、上記コンタクト窓内を埋
め込んで全面にポリシリコンを堆積させ、パターン加工
して、ｎ型半導体層４の領域を包囲する連続した堰堤の
パターンで下側導電層２０を形成する。

【００１７】次に、例えばＣＶＤ法により、下側導電層
２０を被覆して全面に酸化シリコンを堆積させ、第１の
絶縁層３１を形成し、下側導電層２０に達するコンタク
ト窓（不図示）を穿設して、コンタクト窓内を埋め込ん
で全面にアルミニウムあるいはその合金を例えば８００
ｎｍ以上の膜厚で堆積させ、パターン加工して、第１の
配線導電層２１とする。次に、上記の第１の配線導電層
２１の上層に、例えばＴＥＯＳ（tetraethylorthosilic
ate ）を原料とするＣＶＤ法により、全面に酸化シリコ
ンを０．５μｍの膜厚で堆積させ、第２の絶縁層３２を
形成する。このとき、下層に第１の配線導電層２１が形
成されていることに起因して、第２の絶縁層３２の表面
には段部３２Ａが発生する。

【００１８】次に、図１５（ｂ）に示すように、例えば
スピンコート法により、上記段部３２Ａを埋める膜厚で
無機系あるいは有機系ＳＯＧ（Spin on Glass ）などを
塗布し、上記段部を平坦化するように、無機系あるいは
有機系の第３の絶縁層３３を形成する。この工程におい
て、スピンコート法によると遠心力により塗膜がウェー
ハ外方方向（例えば図面上Ｆ方向）に流延するが、フォ
トダイオードＰＤ領域を包囲して第１の配線導電層２１
によるいわば堰堤が配置されているために、第３の絶縁
層の流延が阻害され、塗布される第３の絶縁層３３の厚
さむらＰが発生する。

【００１９】次に、図１５（ｃ）に示すように、第３の
絶縁層３３に対して全面にエッチバックを行う。この結
果、段部３２Ａの側面部の第３の絶縁層３３が残され、
急峻な段差の緩和、すなわち平坦化がなされる。

【００２０】以降の工程としては、例えばＴＥＯＳを原
料とするプラズマＣＶＤ法により全面に酸化シリコンを
堆積させ、第４絶縁層３４を形成し、以上で、図１４に
示す本実施形態の半導体装置を製造することができる。

【００２１】上記のフォトダイオードの製造方法におい
ては、第３の絶縁層としてＳＯＧを塗布するときに、第
１の配線導電層のパターンがフォトダイオード領域を包
囲する状態となっているので、第１の配線導電層による
段部がいわば堰堤となってしまい、第３の絶縁層となる
絶縁層塗料の流延を阻害し、これに起因して絶縁層の厚
さむらが顕著に発生することになる。

【００２２】本発明は上記の問題点に鑑みてなされたも
のであり、従って本発明の目的は、フォトダイオードな
ど、２層の配線導電層が層間絶縁層を介して積層されて
なる半導体装置を製造する場合に、有機系あるいは無機
系の絶縁層を塗布して平坦化処理を行う工程において、
この絶縁層の流延を阻害することなく、塗布される絶縁
層の厚さむらの程度を低減して製造することが可能な半
導体装置およびその製造方法を提供することである。

【００２３】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、半導体基体上に形成された
第１の配線導電層と、上記第１の配線導電層を覆って形
成された第１の絶縁層と、上記第１の絶縁層上に、該第
１の絶縁層の表面に発生した段部の側面に、当該段部を
平坦化するように形成された無機系の第２の絶縁層と、
上記第２の絶縁層上に形成された第３の絶縁層と、上記
第３の絶縁層上に形成された第２の配線導電層とを有
し、上記第１の配線導電層にスリットが形成され、上記
スリット間が、上記第２の配線導電層によって、電気的
に連結している。

【００２４】上記の本発明の半導体装置は、好適には、
上記第２の絶縁層が、無機系ＳＯＧ膜である。

【００２５】上記の本発明の半導体装置は、好適には、
上記第１の配線導電層のスリットは、上記第１の配線導
電層によって包囲ないしは挟み込まれる領域に対し、当
該領域を少なくとも５０％以上開放する間隔とする。

【００２６】上記の本発明の半導体装置は、好適には、
上記第１の配線導電層が、受光素子に対する電極を構成
する導電体層である。さらに好適には、上記第１の配線
導電層が、上記受光素子のグランド（接地）側の電極を
構成する導電層であり、上記第２の配線導電層が、上記
受光素子の受光面を区画する遮光体として用いられ、グ
ランドに接続している。

【００２７】上記の本発明の半導体装置は、好適には、
上記第１の配線導電層が、上記第１、第２および第３の
絶縁層、あるいは、上記第１および第３の絶縁層に穿設
された第１コンタクトホールを通じて、上記第２の配線
導電層と接続している。

【００２８】上記の本発明の半導体装置は、半導体基体
上に第１の配線導電層が形成され、その上層に第１の絶
縁層が形成され、その表面に発生した段部の側面に、当
該段部を平坦化するように形成された無機系ＳＯＧ膜な
どの無機系の第２の絶縁層が形成されており、さらにそ
の上層に第３の絶縁層および第２の配線導電層が形成さ
れている構成において、第１の配線導電層によって包囲
ないしは挟み込まれる領域に対し、当該領域を例えば５
０％以上開放する間隔で、第１の配線導電層にスリット
が形成され、スリット間が第２の配線導電層によって、
電気的に連結している構成である。

【００２９】上記の本発明の半導体装置によれば、第１
の配線導電層にスリットが形成されているので、その製
造工程における無機系の絶縁層を塗布して平坦化処理を
行う工程において、この絶縁層の流延を阻害することな
く、塗布される絶縁層の厚さむらの程度を低減すること
が可能である。

【００３０】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、半導体基体にスリットを有
する第１の配線導電層を形成する工程と、上記第１の配
線導電層上に、全面に第１の絶縁層を形成する工程と、
上記第１の絶縁層の表面に、無機系の第２の絶縁層を形
成して、上記第１の絶縁層の表面を平坦化する工程と、
全面に第３の絶縁層を形成する工程と、少なくとも上記
第１および第３の絶縁層による層間絶縁層上に、第２の
配線導電層を形成する工程とを有し、上記第２の配線導
電層を、上記第１の配線導電層の上記スリット間を跨ぐ
ように形成し、上記層間絶縁層に穿設した第１のコンタ
クトホールを通じて上記スリットによって分断された上
記第１の配線導電層を相互に連結する連結配線部を形成
する。

【００３１】上記の本発明の半導体装置の製造方法は、
好適には、上記第１の配線導電層はのスリットは、当該
配線層によって包囲あるいは挟み込まれる領域に対し、
当該領域の周囲を少なくとも５０％以上開放する。

【００３２】上記の本発明の半導体装置の製造方法は、
好適には、上記第１の配線導電層が、受光素子に対する
電極を構成する導電層である。

【００３３】上記の本発明の半導体装置の製造方法は、
半導体基体にスリットを有する第１の配線導電層を形成
し、その上層に全面に第１の絶縁層を形成し、その表面
に無機系の第２の絶縁層を形成する。次に、第１の絶縁
層の表面を平坦化して、全面に第３の絶縁層を形成す
る。次に、少なくとも第１および第３の絶縁層による層
間絶縁層上に、第２の配線導電層を形成する。ここで、
第１の配線導電層は、第１の配線導電層のスリット間を
跨ぐように形成し、層間絶縁層に穿設した第１のコンタ
クトホールを通じてスリットによって分断された第１の
配線導電層を相互に連結するように形成する。

【００３４】上記の本発明の半導体装置の製造方法によ
れば、第１の配線導電層にスリットを形成するので、無
機系の絶縁層を塗布して平坦化処理を行う工程におい
て、この絶縁層の流延を阻害することなく、塗布される
絶縁層の厚さむらの程度を低減することが可能である。

【００３５】また、上記の目的を達成するため、本発明
の半導体装置は、半導体基体上に形成された第１の導電
層と、上記第１の導電層を覆って形成された第１の絶縁
層と、上記第１の絶縁層上に形成された第１の配線導電
層と、上記第１の配線導電層を覆って形成された第２の
絶縁層と、上記第２の絶縁層上に、該第２の絶縁層の表
面に発生した段部の側面に、当該段部を平坦化するよう
に形成された有機系あるいは無機系の第３の絶縁層と、
上記第３の絶縁層上に形成された第４の絶縁層と、上記
第４の絶縁層上に形成された第２の配線導電層とを有
し、上記第１の配線導電層にスリットが形成され、上記
スリット間が、上記第２の配線導電層あるいは上記第１
の導電層と上記第２の配線導電層の両方によって、電気
的に連結している。

【００３６】上記の本発明の半導体装置は、好適には、
上記第３の絶縁層が、有機系あるいは無機系ＳＯＧ膜で
ある。

【００３７】上記の本発明の半導体装置は、好適には、
上記第１の配線導電層のスリットは、上記第１の配線導
電層によって包囲ないしは挟み込まれる領域に対し、当
該領域を少なくとも５０％以上開放する間隔とする。

【００３８】上記の本発明の半導体装置は、好適には、
上記第１の導電層および第１の配線導電層が、受光素子
に対する電極を構成する導電体層である。さらに好適に
は、上記第１の導電層および第１の配線導電層が、上記
受光素子のグランド（接地）側の電極を構成する導電層
であり、上記第２の配線導電層が、上記受光素子の受光
面を区画する遮光体として用いられ、グランドに接続し
ている。

【００３９】上記の本発明の半導体装置は、好適には、
上記第１の配線導電層が、上記第１の絶縁層に穿設され
た第１コンタクトホールを通じて、上記第１の導電層と
接続している。

【００４０】上記の本発明の半導体装置は、好適には、
上記第１の配線導電層が、上記第２、第３および第４の
絶縁層、あるいは、上記第２および第４の絶縁層に穿設
された第２コンタクトホールを通じて、上記第２の配線
導電層と接続している。

【００４１】上記の本発明の半導体装置は、好適には、
上記第１の導電層が膜厚２００ｎｍ以下であり、かつ、
上記第１の配線導電層が膜厚８００ｎｍ以上である。

【００４２】上記の本発明の半導体装置は、半導体基体
上に第１の導電層が形成され、その上層に第１の絶縁層
が形成され、その上層に第１の配線導電層が形成され、
その上層に第２の絶縁層が形成され、その表面に発生し
た段部の側面に、当該段部を平坦化するように形成され
た有機系あるいは無機系ＳＯＧ膜など、有機系あるいは
無機系の第３の絶縁層が形成されており、さらにその上
層に第４の絶縁層および第２の配線導電層が形成されて
いる構成において、第１の配線導電層によって包囲ない
しは挟み込まれる領域に対し、当該領域を例えば５０％
以上開放する間隔で、第１の配線導電層にスリットが形
成され、スリット間が第２の配線導電層によって、電気
的に連結している構成である。

【００４３】上記の本発明の半導体装置によれば、第１
の配線導電層にスリットが形成されているので、その製
造工程における無機系の絶縁層を塗布して平坦化処理を
行う工程において、この絶縁層の流延を阻害することな
く、塗布される絶縁層の厚さむらの程度を低減すること
が可能である。

【００４４】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、半導体基体に第１の導電層
を形成する工程と、上記第１の導電層上に、第１の絶縁
層を形成する工程と、上記第１の絶縁層上に、スリット
を有する第１の配線導電層を形成する工程と、上記第１
の配線導電層上に、全面に第２の絶縁層を形成する工程
と、上記第２の絶縁層の表面に、有機系あるいは無機系
の第３の絶縁層を形成して、上記第２の絶縁層の表面を
平坦化する工程と、全面に第４の絶縁層を形成する工程
と、少なくとも上記第２および第４の絶縁層による層間
絶縁層上に、第２の配線導電層を形成する工程とを有
し、上記第１の導電層および上記第２の配線導電層を、
上記第１の配線導電層の上記スリット間を跨ぐように形
成し、上記第１の絶縁層に穿設した第１のコンタクトホ
ール、および、上記第２、第３および第４の絶縁層ある
いは上記第２および第４の絶縁層に穿設した第２のコン
タクトホールを通じて、上記スリットによって分断され
た上記第１の配線導電層を相互に連結する連結配線部を
形成する。

【００４５】上記の本発明の半導体装置の製造方法は、
好適には、上記第１の配線導電層はのスリットは、当該
配線層によって包囲あるいは挟み込まれる領域に対し、
当該領域の周囲を少なくとも５０％以上開放する。

【００４６】上記の本発明の半導体装置の製造方法は、
好適には、上記第１の導電層および第１の配線導電層
が、受光素子に対する電極を構成する導電層である。

【００４７】上記の本発明の半導体装置の製造方法は、
半導体基体に第１の導電層を形成し、その上層に第１の
絶縁層を形成する。次に、その上層にスリットを有する
第１の配線導電層を形成し、その上層に全面に第２の絶
縁層を形成する。第２の絶縁層の表面に、有機系あるい
は無機系の第３の絶縁層を形成して、第２の絶縁層の表
面を平坦化する。さらに、全面に第４の絶縁層と、少な
くとも第２および第４の絶縁層による層間絶縁層上に、
第２の配線導電層を形成する。ここで、第１の導電層お
よび第２の配線導電層を、第１の配線導電層のスリット
間を跨ぐように形成し、第１の絶縁層に穿設した第１の
コンタクトホール、および、第２、第３および第４の絶
縁層あるいは第２および第４の絶縁層に穿設した第２の
コンタクトホールを通じて、スリットによって分断され
た第１の配線導電層を相互に連結するように形成する。

【００４８】上記の本発明の半導体装置の製造方法によ
れば、第１の配線導電層にスリットを形成するので、有
機系あるいは無機系の絶縁層を塗布して平坦化処理を行
う工程において、この絶縁層の流延を阻害することな
く、塗布される絶縁層の厚さむらの程度を低減すること
が可能である。

【００４９】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。

【００５０】第１実施形態 本実施形態に係る半導体装置は、フォトダイオードＩＣ
である。図１は、本実施形態に係るフォトダイオードＩ
Ｃの要部であるフォトダイオード部分の平面図であり、
図２は図１中のＡ−Ａ’における断面図である。フォト
ダイオードＰＤの形成領域において、シリコン半導体基
体１中に、例えばｐ型不純物を高濃度に含有する第１ｐ
型半導体層２とｐ型不純物を低濃度に含有する第２ｐ型
半導体層（アノード層）３が形成されており、第２ｐ型
半導体層３の表層領域にｎ型不純物を高濃度に含有する
ｎ型半導体層（カソード層）４が形成されており、ＰＩ
Ｎ型のフォトダイオードが形成されている。また、フォ
トダイオードＰＤの外周領域において、第１ｐ型半導体
層２および第２ｐ型半導体層３に接続するように、上記
ｎ型半導体層４よりも深くまで、ｐ型不純物を高濃度に
含有する第３ｐ型半導体層５が形成されて、フォトダイ
オードＰＤ領域を素子分離している。

【００５１】上記のＰＩＮ型のフォトダイオードが形成
されたシリコン半導体基体１の表面に、例えば酸化シリ
コンからなる表層絶縁層６が形成されている。表層絶縁
層６には、第３ｐ型半導体層５に達するコンタクト窓６
ＷＡおよびｎ型半導体層４に達するコンタクト窓６ＷＣ
が穿設されている。上記の第３ｐ型半導体層５およびｎ
型半導体層４にオーミックコンタクトするアノード電極
７Ａおよびカソード電極７Ｃが、それぞれコンタクト窓
（６ＷＡ，６ＷＣ）に埋め込まれて形成されており、当
該アノード電極７Ａおよびカソード電極７Ｃから第１の
配線導電層２１が構成されている。

【００５２】上記の第１の配線導電層２１の上層に、例
えば酸化シリコンからなる第１の絶縁層３１が形成さ
れ、第１の絶縁層３１の表面に発生した段部３１Ａの側
面に、当該段部を平坦化するように、無機系ＳＯＧ（Sp
in on Glass ）などからなる無機系の第２の絶縁層３２
が形成されている。さらに、その上層に全面に例えば酸
化シリコンからなる第３の絶縁層３３が形成されてい
る。上記の第１の絶縁層３１、第２の絶縁層３２および
第３の絶縁層３３から、層間絶縁層３０が構成されてい
る。

【００５３】上記の層間絶縁層３０（具体的には第１の
絶縁層３１および第３の絶縁層３３が形成された部分）
を貫通して、第１の配線導電層２１に達するコンタクト
窓３０Ｗが穿設されている。上記の第１の配線導電層２
１に接続する第２の配線導電層２２が、コンタクト窓３
０Ｗに埋め込まれて、第３の絶縁層３３上に所定のパタ
ーンで形成されている。

【００５４】上記の構成において、上記第１の配線導電
層が、受光素子に対する電極を構成する導電体層である
ことが好ましく、さらに、第１の配線導電層が、上記受
光素子のグランド（接地）側の電極を構成する導電層で
あり、第２の配線導電層が、受光素子の受光面を区画す
る遮光体として用いられ、グランドに接続している構成
とすることが好ましい。

【００５５】上記の構成において、第１の配線導電層２
１のパターンとしては、フォトダイオードＰＤ領域を挟
んで両側に、第１の配線導電層２１を構成するアノード
電極７Ａおよびカソード電極７Ｃが対向するパターンと
されるが、ここで、本実施形態においては、第１の配線
導電層２１にスリットＳＬが形成されている。即ち、ア
ノード電極７Ａには距離ＬＳＡの間隔のスリットが形成
され、カソード電極７Ｃには距離ＬＳＣの間隔のスリッ
トが形成されている。上記のスリットＳＬは、第１の配
線導電層２１によって挟み込まれる領域に対し、当該領
域を５０％以上開放する間隔で設けられていることが好
ましい。上記のスリットＳＬにより分断されたアノード
電極７Ａおよびカソード電極７Ｃが、それぞれ第３ｐ型
半導体層５およびｎ型半導体層４にオーミックコンタク
トしており、さらに、スリットＳＬにより分断されたア
ノード電極７Ａ相互およびカソード電極７Ｃ相互が、そ
の上層に形成された第２の配線導電層２２の一部として
形成された連結部２２Ｓにより電気的に連結されてい
る。即ち、連結部２２Ｓは、層間絶縁層３０に穿設され
たコンタクト窓３０Ｗを通じて、電気的にアノード電極
７Ａ相互およびカソード電極７Ｃ相互を連結している。

【００５６】上記の本実施形態の半導体装置は、第１の
配線導電層２１によって挟み込まれる領域に対し、当該
領域を例えば５０％以上開放する間隔で、第１の配線導
電層にスリットが形成され、スリット間が第２の配線導
電層によって、電気的に連結している構成となってい
る。従って、上記の本実施形態の半導体装置によれば、
その製造工程における無機系ＳＯＧ膜などの無機系の第
２の絶縁層を塗布して平坦化処理を行う工程において、
フォトダイオードＰＤ領域を挟んで両側にアノード電極
７Ａおよびカソード電極７Ｃからなる第１の配線導電層
２１によるいわば堰堤が配置されているにもかかわら
ず、上記スリットＳＬが設けられていることにより、こ
の無機系の第２の絶縁層の流延を阻害することなく、塗
布される絶縁層の厚さむらの程度を低減することが可能
である。

【００５７】上記の本実施形態の半導体装置の製造方法
について説明する。まず、図３に示すように、フォトダ
イオードＰＤの形成領域において、シリコン半導体基体
１中に、イオン注入などにより、例えばｐ型不純物を高
濃度に含有する第１ｐ型半導体層２とｐ型不純物を低濃
度に含有する第２ｐ型半導体層（アノード層）３を形成
し、第２ｐ型半導体層３の表層領域にｎ型不純物を高濃
度に含有するｎ型半導体層（カソード層）４を形成し
て、ＰＩＮ型のフォトダイオードを形成する。また、フ
ォトダイオードＰＤの外周領域において、イオン注入な
どにより上記ｎ型半導体層４よりも深くまでｐ型不純物
導入し、第１ｐ型半導体層２および第２ｐ型半導体層３
に接続するように第３ｐ型半導体層５を形成して、フォ
トダイオードＰＤ領域を素子分離する。

【００５８】次に、例えばＣＶＤ（Chemical Vapor Dep
osition ）法により、上記のＰＩＮ型のフォトダイオー
ドが形成されたシリコン半導体基体１の表面に酸化シリ
コンを０．５μｍの膜厚で堆積させ、表層絶縁層６を形
成する。次に、フォトリソグラフィー工程により、表面
絶縁層６上に第３ｐ型半導体層５領域およびｎ型半導体
層４領域を開口するパターンのレジスト膜（不図示）を
パターン形成し、ＲＩＥ（反応性イオンエッチング）な
どのエッチングを施し、第３ｐ型半導体層５に達するコ
ンタクト窓６ＷＡおよびｎ型半導体層４に達するコンタ
クト窓６ＷＣを穿設する。

【００５９】次に、例えばスパッタリング法により、コ
ンタクト窓６ＷＡおよびコンタクト窓６ＷＣ内を埋め込
んで全面にＡｌ合金を０．８μｍの膜厚で堆積させ、フ
ォトリソグラフィー工程およびエッチング工程により、
当該Ａｌ合金膜をパターン加工して、コンタクト窓６Ｗ
Ａおよびコンタクト窓６ＷＣを通じて第３ｐ型半導体層
５およびｎ型半導体層４にオーミックコンタクトするア
ノード電極７Ａおよびカソード電極７Ｃからなる第１の
配線導電層２１を形成する。ここで、アノード電極７Ａ
およびカソード電極７Ｃは、例えば図５に示すパターン
で形成する。即ち、アノード電極７Ａは距離ＬＳＡの間
隔のスリットをもって２つの部分に、また、カソード電
極７Ｃは距離ＬＳＣの間隔のスリットをもって同様に２
つの部分に分断して、上記アノード電極７Ａとカソード
電極７Ｃがフォトダイオードの中央領域を挟んで対向す
るように形成する。上記のスリットＳＬは、第１の配線
導電層２１（アノード電極７Ａおよびカソード電極７
Ｃ）によって挟み込まれる領域に対し、当該領域を５０
％以上開放する間隔で設けることが好ましい。

【００６０】次に、上記の第１の配線導電層２１（アノ
ード電極７Ａおよびカソード電極７Ｃ）の上層に、例え
ばＴＥＯＳ（tetraethylorthosilicate ）を原料とする
ＣＶＤ法により、全面に酸化シリコンを０．５μｍの膜
厚で堆積させ、第１の絶縁層３１を形成する。このと
き、下層に第１の配線導電層２１が形成されていること
に起因して、第１の絶縁層３１の表面には段部３１Ａが
発生している。

【００６１】次に、例えばスピンコート法により、上記
段部３１Ａを埋める膜厚で無機系ＳＯＧ（Spin on Glas
s ）などを塗布し、上記段部３１Ａを平坦化するように
無機系の第２の絶縁層３２を形成する。この工程におい
て、フォトダイオードＰＤ領域を挟んで両側にアノード
電極７Ａおよびカソード電極７Ｃからなる第１の配線導
電層２１によるいわば堰堤が配置されているにもかかわ
らず、上記スリットＳＬが設けられていることにより、
この無機系の第２の絶縁層の流延を阻害することなく、
塗布される第２の絶縁層３２の厚さむらの程度を低減す
ることが可能である。

【００６２】次に、図４に示すように、無機系ＳＯＧな
どからなる無機系の第２の絶縁層３２に対して、全面に
エッチバックを行う。この結果、第１の絶縁層３１の表
面に形成されている段部３１Ａの側面部の第２の絶縁層
３２が残され、急峻な段差３１Ａの緩和、すなわち平坦
化がなされる。

【００６３】次に、上記の第２の絶縁層３２により平坦
化された表面上に、例えばＴＥＯＳを原料とするプラズ
マＣＶＤ法により全面に酸化シリコンを堆積させ、第３
絶縁層３３を形成する。以上で、第１の絶縁層３１、第
２の絶縁層３２および第３の絶縁層３３から構成される
層間絶縁層３０が形成される。次に、フォトリソグラフ
ィー工程により不図示のレジスト膜をパターン形成し、
ＲＩＥなどのエッチングを行って、上記の層間絶縁層３
０（具体的には第１の絶縁層３１および第３の絶縁層３
３が形成された部分）を貫通して、第１の配線導電層２
１に達するコンタクト窓３０Ｗを穿設し、さらに、例え
ば蒸着やスパッタリング法により、コンタクト窓３０Ｗ
に埋め込んでＡｌなどの導電性材料を全面に堆積させ、
フォトリソグラフィー工程により所定のパターン、即
ち、層間絶縁層３０に穿設されたコンタクト窓３０Ｗを
通じて、スリットＳＬにより分断されたアノード電極７
Ａ相互およびカソード電極７Ｃ相互を電気的に連結する
連結部２２Ｓを含むパターンに加工して、第１の配線導
電層２１に接続する第２の配線導電層２２を第３の絶縁
層３３上に所定のパターンで形成する。以上で、図１お
よび図２に示す本実施形態の半導体装置を製造すること
ができる。

【００６４】本実施形態に係る半導体装置の製造方法に
よれば、第１の配線導電層にスリットを形成するので、
無機系の絶縁層を塗布して平坦化処理を行う工程におい
て、この絶縁層の流延を阻害することなく、塗布される
絶縁層の厚さむらの程度を低減することが可能である。

【００６５】また、本実施形態に係る半導体装置の製造
方法は、第１の配線導電層２１にスリットＳＬを設ける
が、このスリットＳＬのパターン加工は第１の配線導電
層２１のパターン加工と同時に行うものであり、また、
このスリットＳＬ間を電気的に接続する連結部２２Ｓの
形成も、従来における第２の配線導電層の形成工程と同
様の工程にて形成できるので、従来方法に対して何ら工
程数を増やすことなく実施することができる。

【００６６】（実施例）上記の本実施形態に係る半導体
装置の製造方法においては、通常は１枚の半導体ウェー
ハ上に複数個の半導体チップ相当回路を形成し、ダイシ
ング工程により個々の半導体チップ毎に分割するという
方法が採られるが、図６に示す半導体ウェーハ４１の中
央部および図面上その左右両側に、矩形リング形状の第
１の配線導電層パターン（短辺３０μｍ、長辺９０μ
ｍ）を形成し、その上層に無機系ＳＯＧをスピンコート
法により塗布し、さらに全面にエッチバックした試料１
を作成し、ＳＯＧ膜の厚さを測定した。測定は、各第１
の配線導電層パターン内のＰ ₁ 、Ｐ₂ 、およびＰ₃ の３
か所で行った。また、上記の矩形リング形状の第１の配
線導電層２１に、表１に示すスリット（ＳＬ）寸法、Ｌ
／Ｓ比（第１の配線導電層によって包囲ないしは挟み込
まれる領域に対し、当該領域を開放する比率）などの所
定のパターンのスリットを設けた試料２〜４を作成し、
上記と同様にＳＯＧ膜の厚さを測定した。結果を表１に
示す。

【００６７】

【表１】

【００６８】表１から、第１の配線導電層２１にスリッ
トを設けることでＳＯＧ膜の厚さむらが抑制され、特に
第１の配線導電層のＬ／Ｓ比を５０％、より好ましくは
３３％とした時に、上記の厚さむらが著しく抑制される
ことが確認された。

【００６９】第２実施形態 本実施形態に係る半導体装置は、フォトダイオードＩＣ
であり、図７（ａ）は、本実施形態に係るフォトダイオ
ードＩＣの要部であるフォトダイオード部分の平面図で
あり、図７（ｂ）は図７（ａ）中のＡ−Ａ’における断
面図である。第１実施形態と同様に、フォトダイオード
ＰＤの形成領域において、シリコン半導体基体１中に、
例えばｐ型不純物を高濃度に含有する第１ｐ型半導体層
２とｐ型不純物を低濃度に含有する第２ｐ型半導体層
（アノード層）３が形成されており、第２ｐ型半導体層
３の表層領域にｎ型不純物を高濃度に含有するｎ型半導
体層（カソード層）４が形成されており、ＰＩＮ型のフ
ォトダイオードが形成されている。また、フォトダイオ
ードＰＤの外周領域において、第１ｐ型半導体層２およ
び第２ｐ型半導体層３に接続するように、上記ｎ型半導
体層４よりも深くまで、ｐ型不純物を高濃度に含有する
第３ｐ型半導体層５が形成されて、フォトダイオードＰ
Ｄ領域を素子分離している。

【００７０】上記のＰＩＮ型のフォトダイオードが形成
されたシリコン半導体基体１の表面に、例えば酸化シリ
コンからなる表層絶縁層６が形成され、第３ｐ型半導体
層５に達するコンタクト窓が穿設されている。上記コン
タクト窓内に埋め込まれて、第３ｐ型半導体層５にオー
ミックコンタクトする下側導電層２０が形成されてい
る。上記下側導電層２０は、好ましくは２００ｎｍ以
下、例えば膜厚１００ｎｍ程度であり、８０Ω／□程度
のシート抵抗を有するポリシリコンなどから構成され
る。上記の表層絶縁層６に形成された第３ｐ型半導体層
５に達するコンタクト窓は、フォトダイオードＰＤの受
光領域となるｎ型半導体層４の領域を包囲する連続的パ
ターンで穿設されており、下側導電層２０もｎ型半導体
層４の領域を包囲する連続した堰堤のパターンで形成さ
れている。

【００７１】上記の下側導電層２０の上層に、例えば酸
化シリコンからなる第１の絶縁層３１が形成されてお
り、下側導電層２０に達するコンタクト窓３１Ｗが穿設
されている。上記コンタクト窓３１Ｗ内に埋め込まれ
て、下側導電層２０にオーミックコンタクトする第１の
配線導電層２１が８００ｎｍ以上の膜厚で形成されてい
る。上記第１の配線導電層２１は、例えばアルミニウム
あるいはその合金などから構成される。図７（ｂ）の断
面図は、第１の配線導電層２１の形成領域を横切る位置
での断面ではないので、図面上に第１の配線導電層２１
は描かれていない。

【００７２】上記の第１の配線導電層２１のパターンと
しては、フォトダイオードＰＤ領域を包囲するパターン
において、例えば距離ＬＳＡの間隔のスリットＳＬが形
成されている。上記のスリットＳＬは、第１の配線導電
層２１によって包囲される領域に対し、当該領域を５０
％以上開放する間隔で設けられていることが好ましい。

【００７３】上記の構成において、上記第１の配線導電
層が、受光素子に対する電極を構成する導電体層である
ことが好ましく、さらに、第１の配線導電層が、上記受
光素子のグランド（接地）側の電極を構成する導電層で
あり、第２の配線導電層が、受光素子の受光面を区画す
る遮光体として用いられ、グランドに接続している構成
とすることが好ましい。

【００７４】上記の第１の配線導電層２１の上層に、例
えば酸化シリコンからなる第２の絶縁層３２が形成さ
れ、第２の絶縁層３２の表面に発生した段部（不図示）
の側面に、当該段部を平坦化するように、無機系あるい
は有機系ＳＯＧ（Spin on Glass ）などからなる無機系
あるいは有機系の第３の絶縁層が形成されている。第３
の絶縁層は全面にエッチバックされており、第１の配線
導電層２１に起因する第２の絶縁層３２の表面に発生し
た段部（不図示）の側面に残されるのみとなっている
が、図７（ｂ）の断面図は、第２の絶縁層３２の表面に
発生した段部の形成領域を横切る位置での断面ではない
ので、図面上に第３の絶縁層は描かれていない。さら
に、その上層に全面に例えば酸化シリコンからなる第４
の絶縁層３４が形成されている。上記の第２の絶縁層３
２、第３の絶縁層３３および第４の絶縁層３４から、層
間絶縁層３０が構成されている。

【００７５】上記の層間絶縁層３０（具体的には第１の
絶縁層３１および第３の絶縁層３３が形成された部分）
を貫通して、第１の配線導電層２１に達するコンタクト
窓が穿設され、当該コンタクト窓に埋め込まれて、第４
の絶縁層３４上に所定のパターンで、即ち、スリットＳ
Ｌにより分断された第１の配線導電層２０相互を電気的
に連結するように、第１の配線導電層２１に接続する第
２の配線導電層２２が形成されている。以上のようにし
て、下側導電層２０、第１の配線導電層２１、および第
２の配線導電層２２から、ＰＩＮ型のフォトダイオード
の第３ｐ型半導体層５に接続するアノード電極Ｅ_A が形
成されている。

【００７６】また、上記のＰＩＮ型のフォトダイオード
のｎ型半導体層４に達するコンタクト窓が穿設され、ｎ
型半導体層４にオーミックコンタクトするカソード電極
Ｅ_Cが形成されている。

【００７７】上記の本実施形態の半導体装置は、第１の
配線導電層２１によって包囲された領域に対し、当該領
域を例えば５０％以上開放する間隔で、第１の配線導電
層にスリットが形成され、スリット間が第２の配線導電
層によって、電気的に連結しており、さらに第１の配線
導電層の下層に形成されている下側導電層によっも電気
的に連結されている構成となっている。従って、上記の
本実施形態の半導体装置によれば、その製造工程におけ
る無機系あるいは有機系ＳＯＧ膜などの無機系あるいは
有機系の第３の絶縁層を塗布して平坦化処理を行う工程
において、フォトダイオードＰＤ領域を包囲してパター
ンの第１の配線導電層２１によるいわば堰堤が配置され
ているにもかかわらず、上記スリットＳＬが設けられて
いることにより、この無機系あるいは有機系の第３の絶
縁層の流延を阻害することなく、塗布される絶縁層の厚
さむらの程度を低減することが可能である。上記におい
て、第１の配線導電層の８００ｎｍに対して、第１の導
電層は１００ｎｍ程度に薄く形成しているので、堰堤と
しての機能は低く、第３の絶縁層の流延を妨げない。

【００７８】上記の本実施形態の半導体装置の製造方法
について説明する。まず、図８（ａ）に示すように、フ
ォトダイオードＰＤの形成領域において、シリコン半導
体基体１中に、イオン注入などにより、例えばｐ型不純
物を高濃度に含有する第１ｐ型半導体層２とｐ型不純物
を低濃度に含有する第２ｐ型半導体層（アノード層）３
を形成し、第２ｐ型半導体層３の表層領域にｎ型不純物
を高濃度に含有するｎ型半導体層（カソード層）４を形
成して、ＰＩＮ型のフォトダイオードを形成する。ま
た、フォトダイオードＰＤの外周領域において、イオン
注入などにより上記ｎ型半導体層４よりも深くまでｐ型
不純物導入し、第１ｐ型半導体層２および第２ｐ型半導
体層３に接続するように第３ｐ型半導体層５を形成し
て、フォトダイオードＰＤ領域を素子分離する。

【００７９】次に、例えばＣＶＤ（Chemical Vapor Dep
osition ）法により、上記のＰＩＮ型のフォトダイオー
ドが形成されたシリコン半導体基体１の表面に酸化シリ
コンを０．５μｍの膜厚で堆積させ、表層絶縁層６を形
成する。次に、フォトリソグラフィー工程により、表面
絶縁層６上に第３ｐ型半導体層５領域を開口するパター
ンのレジスト膜（不図示）をパターン形成し、ＲＩＥ
（反応性イオンエッチング）などのエッチングを施し、
第３ｐ型半導体層５に達するコンタクト窓を穿設する。
次に、例えばＣＶＤ法により、上記コンタクト窓内を埋
め込んで全面にポリシリコンを、好ましくは２００ｎｍ
以下、例えば１００ｎｍの膜厚で堆積させる。このポリ
シリコンのシート抵抗は、例えば８０Ω／□程度とす
る。次に、上記ポリシリコン膜をパターン加工して、下
側導電層２０とする。ここで、上記の上記の表層絶縁層
６に形成する第３ｐ型半導体層５に達するコンタクト窓
は、フォトダイオードＰＤの受光領域となるｎ型半導体
層４の領域を包囲する連続的パターンで穿設し、下側導
電層２０もｎ型半導体層４の領域を包囲する連続した堰
堤のパターンで形成する。

【００８０】次に、図８（ｂ）に示すように、例えばＣ
ＶＤ法により、下側導電層２０を被覆して全面に酸化シ
リコンを堆積させ、第１の絶縁層３１を形成する。次
に、フォトリソグラフィー工程により、第１の絶縁層３
１上に下側導電層２０領域を開口するパターンのレジス
ト膜（不図示）をパターン形成し、ＲＩＥ（反応性イオ
ンエッチング）などのエッチングを施し、下側導電層２
０に達するコンタクト窓（不図示）を穿設する。次に、
例えばスパッタリング法により、上記コンタクト窓内を
埋め込んで全面にアルミニウムあるいはその合金を例え
ば８００ｎｍ以上の膜厚で堆積させ、パターン加工し
て、第１の配線導電層（不図示）とする。ここで、第１
の配線導電層２１は、図７に示すように距離ＬＳＡの間
隔のスリットをもって分断されるように形成する。上記
のスリットＳＬは、第１の配線導電層２１によって包囲
される領域に対し、当該領域を５０％以上開放する間隔
で設けることが好ましい。図８（ｂ）の断面図は、第１
の配線導電層２１の形成領域を横切る位置での断面では
ないので、図面上に第１の配線導電層２１は描かれてい
ない。

【００８１】次に、図８（ｃ）に示すように、上記の第
１の配線導電層２１の上層に、例えばＴＥＯＳ（tetrae
thylorthosilicate ）を原料とするＣＶＤ法により、全
面に酸化シリコンを０．５μｍの膜厚で堆積させ、第２
の絶縁層３２を形成する。このとき、下層に第１の配線
導電層２１が形成されていることに起因して、第２の絶
縁層３２の表面には一部に段部が発生するが、図８
（ｃ）の断面図は、第２の絶縁層３２の表面に発生した
段部の形成領域を横切る位置での断面ではないので、図
面上に段部は描かれていない。

【００８２】次に、図９（ｄ）に示すように、例えばス
ピンコート法により、上記段部を埋める膜厚で無機系あ
るいは有機系ＳＯＧ（Spin on Glass ）などを塗布し、
上記段部を平坦化するように、無機系あるいは有機系の
第３の絶縁層３３を形成する。この工程において、スピ
ンコート法によると遠心力により塗膜がウェーハ外方方
向（例えば図面上Ｆ方向）に流延するが、フォトダイオ
ードＰＤ領域を包囲して第１の配線導電層２１によるい
わば堰堤が配置されているにもかかわらず、上記スリッ
トＳＬが設けられていることにより、この無機系あるい
は有機系の第３の絶縁層の流延を阻害することなく、塗
布される第３の絶縁層３３の厚さむらの程度を低減する
ことが可能である。

【００８３】次に、図９（ｅ）に示すように、無機系あ
るいは有機系ＳＯＧなどからなる無機系あるいは有機系
の第３の絶縁層３３に対して、全面にエッチバックを行
う。この結果、第２の絶縁層３２の表面に形成されてい
る段部の側面部の第３の絶縁層３３が残され、急峻な段
差の緩和、すなわち平坦化がなされる。図９（ｅ）の断
面図のような、第２の絶縁層３２の表面に発生した段部
の形成領域を横切る位置ではない断面においては、第３
の絶縁層３３は上記エッチバックにより全て除去されて
しまう。

【００８４】次に、図９（ｆ）に示すように、上記エッ
チバックにより平坦化された表面上に、例えばＴＥＯＳ
を原料とするプラズマＣＶＤ法により全面に酸化シリコ
ンを堆積させ、第４絶縁層３４を形成する。以上で、第
２の絶縁層３２、第３の絶縁層３３および第４の絶縁層
３４から構成される層間絶縁層３０が形成される。次
に、フォトリソグラフィー工程により不図示のレジスト
膜をパターン形成し、ＲＩＥなどのエッチングを行っ
て、上記の層間絶縁層３０（具体的には第２の絶縁層３
２および第４の絶縁層３４が形成された部分）を貫通し
て、第１の配線導電層（不図示）に達するコンタクト窓
を穿設し、さらに、例えば蒸着やスパッタリング法によ
り、コンタクト窓に埋め込んでＡｌなどの導電性材料を
全面に堆積させ、フォトリソグラフィー工程により所定
のパターン、即ち、層間絶縁層３０に穿設されたコンタ
クト窓を通じて、スリットＳＬにより分断された第１の
配線導電層相互を電気的に連結するパターンに加工し
て、第１の配線導電層２１に接続する第２の配線導電層
２２を第４の絶縁層３４上に所定のパターンで形成す
る。以上で、図７に示す本実施形態の半導体装置を製造
することができる。

【００８５】本実施形態に係る半導体装置の製造方法に
よれば、第１の配線導電層にスリットを形成するので、
無機系あるいは有機系の第３絶縁層を塗布して平坦化処
理を行う工程において、この絶縁層の流延を阻害するこ
となく、塗布される絶縁層の厚さむらの程度を低減する
ことが可能である。上記において、第１の配線導電層の
８００ｎｍに対して、第１の導電層は１００ｎｍ程度に
薄く形成しているので、堰堤としての機能は低く、第３
の絶縁層の流延を妨げない。

【００８６】また、本実施形態に係る半導体装置の製造
方法は、第１の配線導電層２１にスリットＳＬを設ける
が、このスリットＳＬのパターン加工は第１の配線導電
層２１のパターン加工と同時に行うものであり、また、
このスリットＳＬ間を電気的に接続する連結部の形成
も、従来における第２の配線導電層の形成工程と同様の
工程にて形成できるので、従来方法に対して何ら工程数
を増やすことなく実施することができる。

【００８７】上記の本実施形態に係るフォトダイオード
を有する半導体装置は、例えばＣＤやＤＶＤなおの光デ
ィスク装置に搭載される受光素子、あるいはその他の受
光素子として用いることができる。

【００８８】本発明は、上記の実施の形態に限定されな
い。例えば、上記の実施形態においてｐ型不純物とｎ型
不純物を入れ替え、即ち、ｎ^- 型半導体領域の表層部に
ｐ型半導体領域を有するＰＩＮフォトダイオードに適用
することができる。また、フォトダイオードが受光する
光の波長は、７８０ｎｍから６５０ｎｍ、さらには４０
０ｎｍ帯の青色光など、特に限定されない。また、ＰＩ
Ｎフォトダイオードに限らず、フォトダイオード全般に
適用可能である。この他、本発明の要旨を逸脱しない範
囲で種々の変更を行うことができる。

【００８９】

【発明の効果】本発明の半導体装置は、第１の配線導電
層にスリットが形成されているので、その製造工程にお
ける無機系あるいあ有機系などの絶縁層を塗布して平坦
化処理を行う工程において、この絶縁層の流延を阻害す
ることなく、塗布される絶縁層の厚さむらの程度を低減
することが可能である。

【００９０】また、本発明の半導体装置の製造方法は、
第１の配線導電層にスリットを形成するので、有機系あ
るいは無機系などの絶縁層を塗布して平坦化処理を行う
工程において、この絶縁層の流延を阻害することなく、
塗布される絶縁層の厚さむらの程度を低減することが可
能である。

【図面の簡単な説明】

【図１】図１は第１実施形態に係る半導体装置の平面図
である。

【図２】図２は図１に示す半導体装置のＡ−Ａ’におけ
る断面図である。

【図３】図３は図１に示す半導体装置の製造方法の製造
工程を示す断面図であり、第２の絶縁層の塗布工程まで
を示す。

【図４】図４は図３の続きの工程を示す断面図であり、
第２の絶縁層のエッチバック工程までを示す。

【図５】図５は第１実施形態に係る半導体装置の第１の
配線導電層のパターンを示す平面図である。

【図６】図６は実施例において半導体ウェーハに作成し
た第１の配線導電層のパターンを示す平面図である。

【図７】図７（ａ）は第２実施形態に係る半導体装置の
平面図であり、図７（ｂ）は図７（ａ）中のＡ−Ａ’に
おける断面図である。

【図８】図８は図７に示す半導体装置の製造方法の製造
工程を示す断面図であり、（ａ）は第１の導電層の形成
工程まで、（ｂ）は第１の配線導電層の形成工程まで、
（ｃ）は第２の絶縁層の形成工程までを示す。

【図９】図９は図８の続きの工程を示す断面図であり、
（ｄ）は第３の絶縁層の形成工程まで、（ｅ）は第３の
絶縁層のエッチバック工程まで、（ｆ）は第４の絶縁層
の形成工程までを示す。

【図１０】図１０は第１従来例における第２絶縁層を形
成する工程までを示す断面図である。

【図１１】図１１は第１従来例における第２絶縁層をエ
ッチバックする工程までを示す断面図である。

【図１２】図１２は第１従来例における第３絶縁層を形
成する工程までを示す断面図である。

【図１３】図１３は第１従来例に係る半導体装置の平面
図である。

【図１４】図１４（ａ）は第２従来例に係る半導体装置
の平面図であり、図１４（ｂ）は図１４（ａ）中のＡ−
Ａ’における断面図である。

【図１５】図１５は図１４に示す半導体装置の製造方法
の製造工程を示す断面図であり、（ａ）は第２の絶縁層
の形成工程まで、（ｂ）は第３の絶縁層の形成工程ま
で、（ｃ）は第３の絶縁層のエッチバック工程までを示
す。

【符号の説明】

１…半導体基体、２…第１ｐ型半導体層、３…第２ｐ型
半導体層（アノード層）、４…ｎ型半導体層（カソード
層）、５…第３ｐ型半導体層、６…表層絶縁層、６Ｗ
Ａ，６ＷＣ…コンタクト窓、７Ａアノード電極、７Ｃ…
カソード電極、２０…第１の導電層、２１…第１の配線
導電層、２２…第２の配線導電層、２２Ｓ…連結部、３
０…層間絶縁層、３０Ｗ…コンタクト窓、３１…第１の
絶縁層、３１Ａ，３２Ａ…段部、３１Ｗ…コンタクト
窓、３２…第２の絶縁層、３３…第３の絶縁層、３４…
第４の絶縁層、４１…ウェーハ、１０１…半導体基体、
１０２…絶縁層、１０３…第１の配線導電層、１０４…
第１の絶縁層、１０５…有機系絶縁層、１０６…段部、
１０７…第２の絶縁層、１０８…層間絶縁層、ＳＬ…ス
リット、ＰＤ…フォトダイオード、Ｅ_A …アノード電
極、Ｅ_C …カソード電極。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH09 JJ01 JJ09 KK01 KK09 MM22 PP15 PP19 QQ08 QQ09 QQ10 QQ13 QQ31 QQ37 QQ58 RR04 RR09 SS04 SS11 SS15 SS21 TT02 TT06 VV00 VV05 XX00 XX01 XX34 5F049 MA02 MB03 NA08 NA18 RA03 RA06 SE09 SE11 SE12 SS03

Claims (20)

【特許請求の範囲】
1. 【請求項１】半導体基体上に形成された第１の配線導電
   層と、 上記第１の配線導電層を覆って形成された第１の絶縁層
   と、 上記第１の絶縁層上に、該第１の絶縁層の表面に発生し
   た段部の側面に、当該段部を平坦化するように形成され
   た無機系の第２の絶縁層と、 上記第２の絶縁層上に形成された第３の絶縁層と、 上記第３の絶縁層上に形成された第２の配線導電層とを
   有し、 上記第１の配線導電層にスリットが形成され、 上記スリット間が、上記第２の配線導電層によって、電
   気的に連結している半薄体装置。
2. 【請求項２】上記第２の絶縁層が、無機系ＳＯＧ膜であ
   る請求項１記載の半導体装置。
3. 【請求項３】上記第１の配線導電層のスリットは、上記
   第１の配線導電層によって包囲ないしは挟み込まれる領
   域に対し、当該領域を少なくとも５０％以上開放する間
   隔とする請求項１記載の半導体装置。
4. 【請求項４】上記第１の配線導電層が、受光素子に対す
   る電極を構成する導電体層である請求項１記載の半導体
   装置。
5. 【請求項５】上記第１の配線導電層が、上記受光素子の
   グランド（接地）側の電極を構成する導電層であり、上
   記第２の配線導電層が、上記受光素子の受光面を区画す
   る遮光体として用いられ、グランドに接続している請求
   項４記載の半導体装置。
6. 【請求項６】上記第１の配線導電層が、上記第１、第２
   および第３の絶縁層、あるいは、上記第１および第３の
   絶縁層に穿設された第１コンタクトホールを通じて、上
   記第２の配線導電層と接続している請求項１記載の半導
   体装置。
7. 【請求項７】半導体基体にスリットを有する第１の配線
   導電層を形成する工程と、 上記第１の配線導電層上に、全面に第１の絶縁層を形成
   する工程と、 上記第１の絶縁層の表面に、無機系の第２の絶縁層を形
   成して、上記第１の絶縁層の表面を平坦化する工程と、 全面に第３の絶縁層を形成する工程と、 少なくとも上記第１および第３の絶縁層による層間絶縁
   層上に、第２の配線導電層を形成する工程とを有し、 上記第２の配線導電層を、上記第１の配線導電層の上記
   スリット間を跨ぐように形成し、上記層間絶縁層に穿設
   した第１のコンタクトホールを通じて上記スリットによ
   って分断された上記第１の配線導電層を相互に連結する
   連結配線部を形成する半導体装置の製造方法。
8. 【請求項８】上記第１の配線導電層はのスリットは、当
   該配線層によって包囲あるいは挟み込まれる領域に対
   し、当該領域の周囲を少なくとも５０％以上開放する請
   求項７記載の半導体装置の製造方法。
9. 【請求項９】上記第１の配線導電層が、受光素子に対す
   る電極を構成する導電層である請求項７記載の半導体装
   置の製造方法。
10. 【請求項１０】半導体基体上に形成された第１の導電層
    と、 上記第１の導電層を覆って形成された第１の絶縁層と、 上記第１の絶縁層上に形成された第１の配線導電層と、 上記第１の配線導電層を覆って形成された第２の絶縁層
    と、 上記第２の絶縁層上に、該第２の絶縁層の表面に発生し
    た段部の側面に、当該段部を平坦化するように形成され
    た有機系あるいは無機系の第３の絶縁層と、 上記第３の絶縁層上に形成された第４の絶縁層と、 上記第４の絶縁層上に形成された第２の配線導電層とを
    有し、 上記第１の配線導電層にスリットが形成され、 上記スリット間が、上記第２の配線導電層あるいは上記
    第１の導電層と上記第２の配線導電層の両方によって、
    電気的に連結している半薄体装置。
11. 【請求項１１】上記第３の絶縁層が、有機系あるいは無
    機系ＳＯＧ膜である請求項１０記載の半導体装置。
12. 【請求項１２】上記第１の配線導電層のスリットは、上
    記第１の配線導電層によって包囲ないしは挟み込まれる
    領域に対し、当該領域を少なくとも５０％以上開放する
    間隔とする請求項１０記載の半導体装置。
13. 【請求項１３】上記第１の導電層および第１の配線導電
    層が、受光素子に対する電極を構成する導電体層である
    請求項１０に記載の半導体装置。
14. 【請求項１４】上記第１の導電層および第１の配線導電
    層が、上記受光素子のグランド（接地）側の電極を構成
    する導電層であり、上記第２の配線導電層が、上記受光
    素子の受光面を区画する遮光体として用いられ、グラン
    ドに接続している請求項１３記載の半導体装置。
15. 【請求項１５】上記第１の配線導電層が、上記第１の絶
    縁層に穿設された第１コンタクトホールを通じて、上記
    第１の導電層と接続している請求項１０記載の半導体装
    置。
16. 【請求項１６】上記第１の配線導電層が、上記第２、第
    ３および第４の絶縁層、あるいは、上記第２および第４
    の絶縁層に穿設された第２コンタクトホールを通じて、
    上記第２の配線導電層と接続している請求項１０記載の
    半導体装置。
17. 【請求項１７】上記第１の導電層が膜厚２００ｎｍ以下
    であり、かつ、上記第１の配線導電層が膜厚８００ｎｍ
    以上である請求項１０に記載の半導体装置。
18. 【請求項１８】半導体基体に第１の導電層を形成する工
    程と、 上記第１の導電層上に、第１の絶縁層を形成する工程
    と、 上記第１の絶縁層上に、スリットを有する第１の配線導
    電層を形成する工程と、 上記第１の配線導電層上に、全面に第２の絶縁層を形成
    する工程と、 上記第２の絶縁層の表面に、有機系あるいは無機系の第
    ３の絶縁層を形成して、上記第２の絶縁層の表面を平坦
    化する工程と、 全面に第４の絶縁層を形成する工程と、 少なくとも上記第２および第４の絶縁層による層間絶縁
    層上に、第２の配線導電層を形成する工程とを有し、 上記第１の導電層および上記第２の配線導電層を、上記
    第１の配線導電層の上記スリット間を跨ぐように形成
    し、上記第１の絶縁層に穿設した第１のコンタクトホー
    ル、および、上記第２、第３および第４の絶縁層あるい
    は上記第２および第４の絶縁層に穿設した第２のコンタ
    クトホールを通じて、上記スリットによって分断された
    上記第１の配線導電層を相互に連結する連結配線部を形
    成する半導体装置の製造方法。
19. 【請求項１９】上記第１の配線導電層はのスリットは、
    当該配線層によって包囲あるいは挟み込まれる領域に対
    し、当該領域の周囲を少なくとも５０％以上開放する請
    求項１８記載の半導体装置の製造方法。
20. 【請求項２０】上記第１の導電層および第１の配線導電
    層が、受光素子に対する電極を構成する導電層である請
    求項１８記載の半導体装置の製造方法。