KR100566698B1 - 반도체 장치의 구리 배선 형성 방법 - Google Patents
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Abstract
반도체 장치에서 구리 배선을 형성하는 방법이 개시되어 있다. 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막에서 배선 형성 영역을 식각하여 적어도 2가지군의 사이즈를 갖는 개구부들을 형성한다. 상기 개구부들 중에서 가장 작은 사이즈를 갖는 개구부들 내에는 구리가 완전히 채워지고, 나머지군의 사이즈를 갖는 개구부 내에는 구리가 부분적으로 채워지도록 제1 구리막을 형성한다. 상기 제1 구리막 상에 구리 도금 방지막 및 구리 도금 전처리막을 순차적으로 형성한다. 상기 결과물을 연마하여 상기 제1 구리막이 개구부에 채워져 있는 부위인 고단차 영역에 형성되어 있는 구리 도금 전처리막을 선택적으로 제거한다. 상기 구리 도금 전처리막이 남아있는 부위에만 선택적으로 제2 구리막을 형성한다. 상기 개구부들 내부에만 구리막이 남아있도록 상기 층간 절연막 상부에 형성된 막들을 제거하여 반도체 장치의 구리 배선을 형성한다.
Description
도 1a 내지 도 1i는 본 발명의 제1실시예에 따른 반도체 장치의 구리 배선 형성 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 제2실시예에 따른 반도체 장치의 구리 배선 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판 12, 112 : 층간 절연막
14, 114 : 트렌치 16, 116 : 베리어 금속막
18, 118 : 시드막 20, 120 : 제1 구리막
22, 122 : 구리 도금 방지막 24, 124 : 구리 도금 전처리막
30, 130 : 제2 구리막
본 발명은 반도체 장치에서 전기적 배선 형성 방법에 관한 것이다. 보다 상세하게는 본 발명은 반도체 장치에서 구리 배선을 형성하는 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 배선의 선폭, 두께 및 배선들 간의 간격이 점점 감소하고 있다. 또한, 도전성 패턴들 간을 전기적으로 연결하는 콘택의 사이즈도 점점 감소하고 있다. 따라서, 응답 속도의 감소없이 미세한 선폭의 전기적 배선을 형성하기 위하여 낮은 저항을 갖는 금속 물질이 요구되고 있다 또한, 소자들의 밀도를 증가시키기 위해서 다층 구조로 배선을 형성하여야 한다.
종래의 반도체 장치에서의 전기적 배선은 낮은 콘택 저항과 공정 진행의 용이성으로 인해 알루미늄을 사용하는 배선 구조가 주로 사용되었다. 그러나 반도체 장치가 고집적화 되면서, 상기 알루미늄 배선 구조는 접합 스파이크 불량, 일랙트로 마이그레이션(electro migration) 문제등에 의해 사용에 한계에 봉착하였으며 또한 상기 반도체 장치의 응답 속도 향상을 위해 상기 알루미늄 보다 더 낮은 저항을 갖는 물질이 요구되고 있다.
이에 따라 최근에는 저저항을 가지면서도 일랙트로 마이그레이션 특성이 우수한 구리 배선을 사용하는 방법이 개발되고 있다. 그러나, 구리는 실리콘 또는 대부분의 금속층에서 빠르게 확산되고, 종래의 사진 식각 공정에 의해 식각하기가 어렵기 때문에 일반적으로 다마신(damascene)공정에 의해 전기적 배선으로 형성된다.
다마신 공정에 의해 구리 배선을 형성하는 방법을 간단히 설명하면, 트랜지스터 등의 소자나 하부 배선이 먼저 형성된 하부 기판에 층간 절연막을 형성하고, 층간 절연막에서 배선이 형성될 부위에 트렌치를 형성한다. 다음에, 상기 트렌치 및 층간 절연막 표면에 베리어 금속막을 형성하고, 상기 베리어 금속막 상에 상기 트렌치를 매립하도록 구리막을 형성한다. 이어서, 상기 트렌치 내부에만 구리가 남 도록 상기 층간 절연막 상부 표면에 형성되어 있는 막들을 연마에 의해 제거한다.
상기 구리 배선을 형성하는 방법은 미합중국 특허 제 6,376,376호에 개시되어 있다. 상기 구리 배선 방법은 기판 상에 각 트렌치의 폭들이 모두 동일한 경우에는 매우 유용하다. 그러나, 반도체 장치에서 요구되는 각 배선들의 폭이 매우 다양하므로 각 트렌치의 폭들이 다양하게 형성되고, 상기 각 트렌치들 모두에 구리를 완전히 매립하기 위해서는 가장 넓은 폭을 갖는 트렌치 내부에 구리가 완전히 매립되도록 구리막을 형성하여야 한다. 때문에, 상대적으로 좁은 폭을 갖는 트렌치에 형성된 구리막의 높이가 증가하게 되어, 상기 트렌치의 폭의 차이에 따라 상기 구리막의 단차가 매우 커지게 된다. 그러므로, 후속 연마 공정시에 많은 양의 구리를 제거하여 주어야 하고, 이로 인해 공정 효율이 감소되고 비용이 상승하는 문제가 발생된다. 또한, 상기 구리막의 단차에 의해 연마 공정을 과도하게 수행하여야 하므로 웨이퍼 내의 평편도가 악화되어 각 배선들 간의 두께 차이가 발생하게 되고, 이로 인해 반도체 장치의 불량 또는 신뢰성 문제를 일으킨다. 구체적으로, 상기 넓은폭을 갖는 배선 라인 상부의 디싱(dishing)되는 두께가 상기 배선을 형성하기 위한 트렌치 두께의 약 10 내지 30% 정도가 되므로, 상기 배선 라인으로 제공되는 파워가 감소되며, 후속 공정 진행 시에 단차로 인한 레지듀가 발생하기 쉽다.
상기 문제를 해결하기 위한 방법의 일 예로, 다마신 패턴 내부에만 금속 시드층을 형성한 후 전기 도금으로 배선을 형성하는 방법이 대한민국 공개 특허 제 2002-096748호에 개시되어 있다. 상기 전기 도금 방식은 구리막의 하지막에 전류를 공급하여야 공정을 수행할 수 있다. 그러나, 상기 다마신 패턴 내부에만 시드층을 형성하는 경우에는 상기 내부 배선으로 전류를 공급하기가 용이하지 않으므로, 상기 전기 도금 방식에 의한 구리막을 형성하는 방법은 실제로 반도체 장치의 제조에 적용하는 것이 매우 어렵다.
따라서, 본 발명의 목적은 연마되는 구리의 양이 감소되고 배선 라인의 디싱이 완화되는 구리 배선 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은, 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막에서 배선 형성 영역을 식각하여 적어도 2가지군의 사이즈를 갖는 개구부들을 형성한다. 상기 개구부들 중에서 가장 작은 사이즈를 갖는 개구부들 내에는 구리가 완전히 채워지고, 나머지군의 사이즈를 갖는 개구부 내에는 구리가 부분적으로 채워지도록 제1 구리막을 형성한다. 상기 제1 구리막 상에 구리 도금 방지막 및 구리 도금 전처리막을 순차적으로 형성한다. 상기 결과물을 연마하여 상기 제1 구리막이 개구부에 채워져 있는 부위인 고단차 영역에 형성되어 있는 구리 도금 전처리막을 선택적으로 제거한다. 상기 구리 도금 전처리막이 남아있는 부위에만 선택적으로 제2 구리막을 형성한다. 상기 개구부들 내부에만 구리막이 남아있도록 상기 층간 절연막 상부에 형성된 막들을 제거하여 반도체 장치의 구리 배선을 형성한다.
상기 개구부는 구리 라인을 형성하기 위한 트렌치, 바이 콘택 형성을 위한 비아홀 또는 트렌치 및 비아홀이 동시에 형성된 것을 포함한다.
상기 제1 구리막은 협소한 폭을 갖는 개구부 내부에도 구리가 잘 매립되도록 전기 도금 방식으로 형성한다.
상기 구리 도금 방지막은 금속 산화물, 금속 질화물 또는 금속 물질로 형성한다. 상기 구리 도금 전처리막은 구리막 또는 Pd 처리에 의해 형성되는 Pd막으로 형성한다. 상기 제2 구리막은 무전해 도금 방식으로 형성한다.
상기 고단차 영역의 구리 도금 전처리막을 선택적으로 제거하는 연마 공정은, 하부에 형성되어 있는 구리 도금 방지막이 소모되지 않는 조건으로 수행한다.
상기 설명한 방법에 의하면, 상기 배선 형성을 위한 연마 공정 이전에도 상기 구리막이 평탄한 표면을 가지고, 이로 인해 연마 공정 시 연마되는 구리의 양이 감소되어 공정 비용을 감소시킬 수 있다.
또한, 연마 공정을 수행한 이후의 웨이퍼의 평편도가 향상되므로, 구리 배선의 두께 산포 및 층간 절연막의 소모되는 것이 감소된다. 또한, 상대적으로 넓은 개구부 내에 형성되는 제2 구리막은 상기 층간 절연막의 상부 표면보다 돌출된 형상을 갖는다. 때문에, 상기 연마시에 상기 제2 구리막 상부의 디싱을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1a 내지 도 1i는 본 발명의 제1실시예에 따른 반도체 장치의 구리 배선 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)상에 층간 절연막(12)을 형성한다. 상기 반도체 기판(10)상에는 도시하지 않았지만, 트렌지스터와 같은 소자들이 형성되어 있다.
상기 층간 절연막(12)에서 배선이 형성되어야 하는 부위를 선택적으로 식각하여 트렌치(14)들을 형성한다. 상기 트렌치(14)의 깊이는 1000 내지 30000Å가 되도록 한다. 상기 트렌치들은 적어도 2가지군의 폭(width)을 갖는다. 구체적으로, 반도체 장치에서 패턴이 매우 조밀하게 형성되는 셀 영역에는 작은 폭을 갖는 트렌치(14a)가 형성되고, 페리 및 코아 영역에는 상기 셀 영역에 비해 상대적으로 넓은 폭을 갖는 트렌치(14b)가 형성된다.
도 1b를 참조하면, 상기 층간 절연막(12) 및 트렌치(14) 표면에, 구리의 확산을 방지하기 위한 베리어 금속막(16)을 형성한다. 상기 베리어 금속막(16)은 구체적으로 Ta, TaN, TaSiN, Ti, TiN 또는 WN으로 이루어지는 단일막으로 형성하거나 또는 상기 열거한 물질들중 적어도 2개의 물질이 적층된 막으로 형성할 수 있다. 상기 베리어 금속막(16)은 10 내지 1000Å의 두께로 형성한다.
도 1c를 참조하면, 상기 베리어 금속막(16) 상에 시드막(18, seed layer)을 100 내지 5000Å의 두께로 형성한다. 상기 시드막(18)은 PVD(물리 증착, physical vapor deposition)방식으로 증착되는 구리를 사용하는 것이 가장 바람직하다. 그러나, 상기 시드막(18)은 구리 이외에 플라티늄(Pt), 금(Au), 은(Ag) 또는 루테늄(Ru)으로 형성할 수도 있다.
도 1d를 참조하면, 상기 층간 절연막(12) 상부면 및 트렌치(14) 내부에 제1 구리막(20)을 형성한다. 구체적으로, 상기 제1 구리막(20)은 상기 셀 영역의 작은 폭을 갖는 트렌치(14a)들 내에는 구리가 완전히 채워지고, 페리 코아 영역의 상대적으로 큰 폭을 갖는 트렌치(14b)들 내에는 구리가 부분적으로 채워지도록 형성한다.
상기 제1 구리막(20)은 전기 도금 방식에 의해 형성하는 것이 바람직하다. 상기 전기 도금 방식은 협소한 트렌치(14)들 내에 구리를 매립하는데 가장 유리한 방식이기 때문이다. 상기 제1 구리막(20)은, 상기 셀 영역의 트렌치(14a)의 폭에 따라 달라지겠지만, 평평한 기판에서 100 내지 5000Å가 되는 정도의 두께로 형성한다.
도 1e를 참조하면, 상기 제1 구리막(20) 상에, 10 내지 10000Å의 두께로 구리 도금 방지막(22)을 형성한다. 상기 구리 도금 방지막(22)은 후속의 무전해 구리 도금 공정시에 구리 도금을 억제시켜 하부 막에 따라 선택적으로 구리가 형성되도록 하기 위하여 구비된다.
상기 구리 도금 방지막(22)은 금속 질화막 또는 대기중에서 표면에 산화막이 형성되는 금속막으로 형성할 수 있다. 구체적으로, 상기 구리 도금 방지막은 알루미늄(Al), 마그네슘(Ng), 탄탈륨(Ta), 티타늄(Ti), 탄탈륨질화물(TaN) 또는 티타늄 질화물(TiN)로 형성할 수 있다.
또는, 상기 구리 도금 방지막(22)은 후속의 무전해 구리 도금 공정 시에, 무전해 구리 도금액 따라 선택적으로 구리 상에서만 환원 반응이 가능한 금속 물질로 형성할 수 있다. 상기 금속 물질의 예로는 니켈(Ni)을 들 수 있다.
도 1f를 참조하면, 상기 구리 도금 방지막(22) 상에 구리 도금 전처리 공정을 수행하여 도금 전처리막(24)을 형성한다.
상기 구리 도금 전처리 공정은 구리를 PVD 또는 CVD방식으로 증착시켜 구리막을 형성하는 공정으로 수행할 수 있다. 이 때, 상기 구리막은 셀프 촉매로 작용하여 무전해 도금 공정이 용이하도록 해준다.
또는, 상기 구리 도금 전처리 공정은 Pd 처리에 의해 Pd막을 형성하는 공정으로 수행할 수 있다. 상기 Pd 활성화 처리는 통상 Pd이 함유된 용액에 담가둠으로써 이루어진다. 상기 과정을 진행함으로써, 상기 구리 도금 방지막 표면에 Pd막이 생성되고, 상기 Pd막이 촉매로 작용하여 무전해 도금 공정이 용이하도록 해준다.
도 1g를 참조하면, 상기 결과물을 1차 연마하여, 상기 제1 구리막(20)이 트렌치(14)에 완전히 채워져 있는 부위인 고단차 영역(A)에 형성되어 있는 구리 도금 전처리막(24)을 선택적으로 제거한다. 즉, 상기 공정을 수행하면, 상대적으로 넓은 폭을 갖는 트렌피의 측면 및 저면에만 상기 구리 도금 전처리막(24a)이 남아있고, 나머지 영역의 구리 도금 전처리막은 제거된다.
상기 연마 공정은, 구리 도금 전처리막(24a)이 빠르게 제거되면서 구리 도금 방지막(22) 및 베리어 금속막(16)은 거의 제거되지 않는 슬러리를 사용하여 수행한다. 상기 연마 공정 시에 사용되는 슬러리는 연마입자가 포함되지 않으며, 물 및 케미컬만으로 이루어진다. 상기 연마 입자가 포함되지 않은 슬러리를 사용하여 연마 공정을 수행하면, 기판 표면에 케미컬에 의한 화학적 연마 및 기판 표면과 연마 패드의 접촉에 의한 기계적 연마에 의해 상기 구리 도금 전처리막(24a)이 주로 제거되며, 이 때 연마 입자에 의한 기계적 연마는 수행되지 않기 때문에 하부의 구리 도금 방지막(22) 및 베리어 금속막(16)의 제거량은 감소된다.
상기 연마 공정 시에 고단차 영역(A)에 구리 도금 전처리막(24a)만이 제거되는 것이 바람직하지만, 과도 연마되어 상기 고단차 영역(A)에 있는 베리어 금속막(16)상의 모든막들이 제거되더라도 큰 영향은 없다. 이는 상기 베리어 금속막(16)이 후속의 구리 도금 공정 시에 구리 도금을 억제하는 역할을 수행할 수 있기 때문이다.
도 1h를 참조하면, 상기 구리 도금 전처리막(24a)이 남아있는 트렌치(14b)들 내에만 선택적으로 제2 구리막(30)을 형성한다. 상기 제2 구리막(30)은 무전해 도금 방식으로 수행하며, 상기 무전해 도금 방식에 의하면, 상기 구리 도금 전처리막(24a)이 남아있는 부위에만 구리가 도금되고, 구리 도금 방지막이 노출되어 있는 영역에는 구리가 도금되지 않는다. 무전해 도금 방식으로 구리막을 형성하는 방법의 일 예는 미합중국 특허 제6,136,693호에도 개시되어 있다.
상기 구리 도금 방지막(22)을 대기 중 표면에 산화막이 형성되는 금속막, 예컨대 알루미늄으로 형성한 경우에는, 상기 노출되어 있는 금속막은 표면이 산화되어 산화 금속막이 형성되어 구리 도금을 방지할 수 있다.
상기 제2 구리막(30)은 상대적으로 넓은폭을 갖는 트렌치들 내부에 구리가 완전히 매립되면서, 상기 층간 절연막(12) 상부 표면에 비해 구리가 돌출되도록 형성한다.
도 1i를 참조하면, 상기 트렌치(14)들 내부에만 구리막이 매립되도록 상기 층간 절연막(12) 상부에 남아있는 막들을 2차 연마한다. 상기 2차 연마 공정은 상기 제1, 제2 구리막(20, 30), 베리어 금속막(16a) 및 구리 도금 방지막(22)의 제거 속도가 실질적으로 동일한 조건으로 수행한다. 상기 2차 연마 공정에 의해, 가장 작은폭을 갖는 트렌치(14a)에는 제1 구리막(20a)이 매립되고, 상대적으로 큰 폭을 갖는 트렌치(14b)에는 제1 구리막(20a) 및 제2 구리막(30a)이 매립되어 구리 배선이 형성된다.
상기 2차 연마 공정 시에 연마 대상막들이 평탄한 표면을 갖고 있으며, 연마 대상막의 두께도 종래의 경우에 비해 작아진다. 따라서, 연마 공정 시간이 단축되고 공정이 용이해지므로 공정 비용이 감소된다.
또한, 상대적으로 넓은폭을 갖는 트렌치 내에 형성되는 제2 구리막은 상기 층간 절연막의 상부 표면보다 돌출된 형상을 갖는다. 때문에, 상기 연마 시에 상기 제2 구리막 상부의 디싱을 최소화할 수 있다.
상기 제1 실시예는 트렌치 내에 구리막을 도금하여 배선을 형성하는 방법에 한하여 설명하였으나, 비아홀 내부에 구리를 도금하는 방법 및 비아홀 및 트렌치 내부에 동시에 구리를 도금하는 방법에서도 상기 층간 절연막이 식각되는 영역만이 달라질 뿐 나머지는 상기 설명한 방법을 동일하게 적용할 수 있다.
실시예 2
도 2a 내지 도 2g는 본 발명의 제2실시예에 따른 반도체 장치의 구리 배선 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 상기 실시예1의 도 1a 내지 도 1d와 동일한 공정을 수행한다. 상기 공정에 의하면, 기판(110) 상에 층간 절연막(112)을 형성하고, 상기 층간 절연막(112)을 식각하여 적어도 2가지 군의 폭을 갖는 트렌치들을 형성한다. 상기 층간 절연막(112) 및 트렌치 표면에 구리의 확산을 방지하기 위한 베리어 금속막(116)을 형성하고, 상기 베리어 금속막(116) 상에 시드막(미도시)을 형성한다. 이어서, 상기 층간 절연막(112) 및 트렌치들 내부에 제1 구리막(120)을 형성한다. 이 때, 상기 제1 구리막(120)은 상기 트렌치들 중에서 가장 작은 폭을 갖는 트렌치들 내에는 구리가 완전히 채워지고, 상대적으로 큰 폭을 갖는 트렌치들 내에는 구리가 부분적으로 채워지도록 형성한다.
도 2b를 참조하면, 상기 층간 절연막(112) 상부면에 형성되어 있는 제1 구리막(120)이 선택적으로 제거되도록 상기 제1 구리막(120)을 연마한다. 상기 공정에 의해 트렌치들 내에만 구리가 남겨지므로, 상기 제1 구리막(120)들은 상기 트렌치들에 의해 분리되어 제1 구리막 패턴(120a)들로 형성된다. 또한, 상기 가장 작은 폭을 갖는 트렌치들에는 구리가 완전히 매립되어 있는 구리 라인으로 형성된다.
상기 연마 공정 시에 상기 제1 구리막(120) 하부에 형성되어 있는 상기 베리어 금속막(116)은 연마되지 않는 것이 바람직하다. 따라서, 상기 연마 공정은 구리는 빠르게 제거되면서 베리어 금속막(116)은 거의 제거되지 않는 슬러리를 사용하여 수행한다. 상기 슬러리는 연마입자가 포함되지 않으며, 물 및 케미컬만으로 이루어진다.
도 2c를 참조하면, 상기 제1 구리막 패턴(120a) 및 베리어 금속막(116) 상에 10 내지 10000Å의 두께로 구리 도금 방지막(122)을 형성한다.
상기 구리 도금 방지막(122)은 후속의 무전해 구리 도금 공정시에 하지막에 따라 선택적으로 구리막을 형성하기 위하여 구비된다. 상기 구리 도금 방지막(122)은 금속 질화막 또는 대기중에서 산화막이 형성되는 금속막으로 형성할 수 있다. 또는, 후속의 무전해 도금 공정 시에 사용되는 무전해 구리 도금액 따라 선택적으로 구리 상에서만 환원 반응이 가능한 금속 물질로 형성할 수 있다.
도 2d를 참조하면, 상기 구리 도금 방지막(122) 상에 구리 도금 전처리 공정을 수행하여 도금 전처리막(124)을 형성한다. 상기 구리 도금 전처리 공정은 구리 증착 공정 또는 Pd 활성화 처리를 포함한다. 상기 Pd 활성화 처리는 통상 Pd이 함유된 용액에 담가둠으로써 이루어진다. 상기 과정을 진행함으로써, 상기 구리 도금 방지막(122) 표면에 Pd막이 생성되고, 상기 Pd막이 촉매로 작용하여 무전해 도금 공정이 용이하도록 해준다.
도 2e를 참조하면, 상기 결과물을 연마하여, 상기 트렌치 내에 제1 구리막 패턴(120a)이 완전히 채워진 부위인 고단차 영역에 형성되어 있는 구리 도금 전처리막(124a)을 선택적으로 제거한다. 이 때, 과도 연마에 의해 상기 고단차 영역(A')에 위치한 베리어 금속막(116)상에 형성되어 있는 모든막들이 제거되더라도 큰 영향은 없다.
도 2f를 참조하면, 상기 구리 도금 전처리막(124a)이 남아있는 트렌치들 내에만 선택적으로 제2 구리막(130)을 형성한다. 상기 제2 구리막(130)은 무전해 도 금 방식으로 수행한다. 상기 무전해 도금 방식에 의하면, 상기 구리 도금 전처리막이(124a) 남아있는 부위에만 구리가 도금된다. 상기 제2 구리막(130)은 상대적으로 넓은폭을 갖는 트렌치들 내부에 구리가 완전히 매립되고, 상기 층간 절연막(112) 상부 표면에 비해 상기 구리가 돌출되도록 형성한다. 상기 공정에 의해, 넓은폭을 갖는 트렌치들에도 구리 라인이 형성된다.
도 2g를 참조하면, 상기 층간 절연막(112) 상부 표면에 형성되어 있는 상기 도금 방지막(122) 및 베리어 금속막(116a)을 에치백하여 구리 배선(132)을 형성한다.
상기 도 2f 공정 시에 넓은폭을 갖는 트렌치들에 구리 라인이 선택적으로 형성되어 있기 때문에, 상기 에치백 공정시에 상기 층간 절연막 상부 표면에 돌출된 제2 구리막이 식각되지 않더라도 별 영향은 없다. 때문에, 상기 제1 구리막이 트렌치에 완전히 채워져 있는 부위인 고단차 영역 표면에 남아있는 상기 상기 도금 방지막 및 베리어 금속막을 에치백하여 구리 배선을 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, 트렌치 내에 매립되는 구리막이 평탄한 표면을 가지므로, 이 후의 연마 공정 시 연마되는 구리의 양이 감소되어 공정 비용을 감소시킬 수 있다.
또한, 연마 공정을 수행한 이후의 웨이퍼의 평편도가 향상되므로, 구리 배선의 두께 산포 및 층간 절연막의 소모되는 것이 감소된다.
또한, 상대적으로 넓은폭을 갖는 트렌치 내에 형성되는 구리막은 상기 층간 절연막의 상부 표면보다 돌출된 형상을 갖는다. 때문에, 상대적으로 넓은 폭을 갖는 배선에 발생하는 디싱을 최소화할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (14)
- 기판 상에 층간 절연막을 형성하는 단계;상기 층간 절연막에서 배선 형성 영역을 식각하여 적어도 2가지군의 사이즈를 갖는 개구부들을 형성하는 단계;상기 개구부들 중에서 가장 작은 사이즈를 갖는 개구부들 내에는 구리가 완전히 채워지고, 나머지군의 사이즈를 갖는 개구부들 내에는 구리가 부분적으로 채워지도록 전기 도금 방식으로 제1 구리막을 형성하는 단계;상기 제1 구리막 상에 구리 도금 방지막 및 구리 도금 전처리막을 순차적으로 형성하는 단계;상기 결과물을 연마하여 상기 제1 구리막이 개구부에 채워져 있는 부위인 고단차 영역에 형성되어 있는 구리 도금 전처리막을 선택적으로 제거하는 단계;상기 구리 도금 전처리막이 남아있는 부위에만 선택적으로 무전해 도금 방식으로 제2 구리막을 형성하는 단계; 및상기 개구부들의 내부에만 구리막이 남아있도록 상기 층간 절연막 상부면에 형성된 막들을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 구리 배선 형성 방법.
- 제1항에 있어서, 상기 제1 구리막을 형성하기 이전에,상기 개구부 및 층간 절연막 상에 베리어 금속막을 형성하는 단계; 및상기 베리어 금속막 상에 시드 금속막을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 구리 배선 형성 방법.
- 제2항에 있어서, 상기 베리어 금속막은 Ta, TaN, TaAlN, TaSiN, Ti, TiN, WN, TiSiN, Co 및 CoSi로 이루어진 군에서 선택된 물질로 이루지는 단일막 또는 복수의 적층막인 것을 특징으로 하는 반도체 장치의 구리 배선 형성 방법.
- 제2항에 있어서, 상기 시드 금속막은 구리, 플라티늄, 금, 은 및 루테늄으로 이루어지는 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 구리 배선 형성 방법.
- 제1항에 있어서, 상기 구리 도금 방지막은 금속 산화물, 금속 질화물 또는 금속 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 구리 배선 형성 방법.
- 제5항에 있어서, 상기 구리 도금 방지막은 10 내지 10000Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 구리 배선 형성 방법.
- 제1항에 있어서, 상기 구리 도금 전처리막은 구리막 또는 Pd 처리에 의해 형성되는 Pd막인 것을 특징으로 하는 반도체 장치의 구리 배선 형성 방법.
- 제1항에 있어서, 상기 고단차 영역의 구리 도금 전처리막을 선택적으로 제거하는 1차 연마 공정은, 하부에 형성되어 있는 구리 도금 방지막이 소모되지 않도록 연마 입자를 포함하지 않은 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 장치의 구리 배선 형성 방법.
- 삭제
- 삭제
- 제1항에 있어서, 상기 개구부들 내부에만 구리막이 남아있도록 상기 층간 절연막의 상부면에 형성된 막들을 제거하는 단계는, 구리막 및 베리어 금속막의 제거 속도가 실질적으로 동일한 조건의 화학 기계적 연마 공정에 의해 수행하는 것을 특징으로 하는 반도체 장치의 구리 배선
- 제1항에 있어서, 제1 구리막 상에 구리 도금 방지막을 형성하기 이전에, 상기 층간 절연막 상부면에 형성되어 있는 막들을 연마에 의해 제거하는 단계를 더 수행하는 것을 특징으로 반도체 장치의 구리 배선 형성 방법.
- 제12항에 있어서, 상기 개구부들 내부에만 구리막이 남아있도록 상기 층간 절연막 상부에 형성된 막들을 제거하는 단계는, 구리막 및 베리어 금속막을 에치백하여 수행하는 것을 특징으로 하는 반도체 장치의 구리 배선 형성 방법.
- 제1항에 있어서, 상기 개구부는 구리 라인을 형성하기 위한 트렌치, 바이 콘택 형성을 위한 비아홀 또는 트렌치 및 비아홀이 동시에 형성된 것을 포함하는 것을 특징으로 하는 반도체 장치의 구리 배선 형성 방법.
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