KR20060134473A - 반도체소자의 선택적 구리 합금 배선 및 그 형성방법 - Google Patents

반도체소자의 선택적 구리 합금 배선 및 그 형성방법 Download PDF

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Abstract

반도체소자의 선택적 구리 합금 배선을 제공한다. 상기 배선은 기판, 상기 기판 상에 배치된 절연막, 및 상기 절연막 내에 배치된 제 1 배선을 포함한다. 상기 제 1 배선은 제 1 순수 구리 패턴을 구비한다. 또한, 상기 절연막 내에 상기 제 1 배선보다 큰 폭을 가지는 제 2 배선이 제공된다. 상기 제 2 배선은 구리 합금 패턴을 구비한다. 상기 구리 합금 패턴은 구리(Cu) 및 첨가물질로 이루어진 합금 층일 수 있다. 상기 선택적 구리 합금 배선의 형성방법 또한 제공된다.

Description

반도체소자의 선택적 구리 합금 배선 및 그 형성방법{Selective copper alloy interconnections in semiconductor devices and methods of forming the same}
도 1은 종래의 구리를 배선재료로 채택하는 반도체소자의 일부분을 보여주는 사시도이다.
도 2 내지 도 4는 종래의 구리 합금 배선 형성방법을 설명하기 위한 단면도들이다.
도 5 내지 도 11은 본 발명의 실시 예들에 따른 선택적 구리 합금 배선을 갖는 반도체소자의 제조방법을 보여주는 단면도들이다.
도 12 내지 도 15는 본 발명의 다른 실시 예들에 따른 선택적 구리 합금 배선을 갖는 반도체소자의 제조방법을 보여주는 단면도들이다.
도 16 내지 도 19는 본 발명의 또 다른 실시 예들에 따른 선택적 구리 합금 배선을 갖는 반도체소자의 제조방법을 보여주는 단면도들이다.
도 20 및 도 21은 본 발명의 실시 예들에 따라 제작된 선택적 구리 합금 배선의 면 저항(sheet resistance) 특성도이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 반도체소자의 선택적 구리 합금 배선 및 그 형성방법에 관한 것이다.
반도체소자의 고집적화에 따라 낮은 저항 및 높은 신뢰성을 가지는 배선이 요구되고 있다. 이에 따라, 구리(Cu)를 반도체소자의 배선재료로 이용하는 방법이 연구되고 있다. 상기 구리(Cu)는 종래의 배선재료인 알루미늄(Al)에 비하여 낮은 비저항 특성을 갖는다. 또한, 상기 구리(Cu)는 알루미늄(Al)에 비하여 상대적으로 높은 용융점을 갖는다. 이에 더하여, 상기 구리(Cu)는 알루미늄(Al)에 비하여 우수한 일렉트로 마이그레이션(electro migration; EM) 특성을 보인다.
도 1은 종래의 구리를 배선재료로 채택하는 반도체소자의 일부분을 보여주는 사시도이다.
도 1을 참조하면, 종래의 반도체소자는 기판(도시하지 않음) 상의 소정영역에 배치된 하부도전성패턴(11)을 구비한다. 상기 하부도전성패턴(11)의 상부에 이격되어 상부구리배선(15)이 배치된다. 상기 하부도전성패턴(11) 및 상기 상부구리배선(15) 사이에 층간절연막(도시하지 않음)이 개재된다. 상기 하부도전성패턴(11) 및 상기 상부구리배선(15)은 상기 층간절연막을 관통하는 콘택플러그(13)에 의하여 연결된다. 상기 상부구리배선(15) 및 상기 콘택플러그(13)는 구리를 재료로 하여 형성된다.
이후 상기 반도체소자는 열처리 공정과 같은 후속공정에서 스트레스를 받는다. 도 1에 도시된 바와 같이, 상기 상부구리배선(15)이 큰 선폭을 갖는 경우에 상 기 콘택플러그(13)의 하부영역(V)에 스트레스 구배(stress gradient)가 형성된다. 즉, 상기 하부영역(V)에 상기 스트레스가 집중된다. 상기 스트레스 구배(stress gradient)는 상기 상부구리배선(15) 내의 공공(vacancy) 및 작은 보이드들(small voids)이 결정립계면(grain boundary)을 통하여 상기 콘택플러그(13)의 하부영역(V)으로 이동하게 한다. 그 결과, 상기 콘택플러그(13)의 하부영역(V)에는 스트레스성 보이드(stress induced void; SIV)가 형성된다. 상기 스트레스성 보이드(SIV)는 상기 콘택플러그(13)의 전류구동 능력을 저하시킨다. 즉, 상기 스트레스성 보이드(SIV)는 상기 하부도전성패턴(11) 및 상기 상부구리배선(15) 사이에 전기적 불량을 유발한다. 또한, 구리를 재료로 하는 상기 상부구리배선(15)은 상기 결정립계면(grain boundary)에 돌기(hillock)를 발생시킨다. 상기 돌기(hillock)는 상기 상부구리배선(15)이 큰 선폭을 갖는 경우에 상대적으로 크게 발생하는 것으로 알려져 있다.
상기 스트레스성 보이드(SIV) 및 상기 돌기(hillock)와 같은 불량들을 억제하기 위하여 구리 합금 배선을 형성하는 방법이 시도되고 있다. 상기 구리 합금 배선은 순수한 구리 배선에 비하여 비저항은 높은 반면 신뢰성이 우수한 것으로 보고되고 있다.
도 2 내지 도 4는 종래의 구리 합금 배선 형성방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체기판(21) 상에 하부 층간절연막(23)을 형성한다. 상기 하부 층간절연막(23) 내에 하부도전성패턴(25)을 형성한다. 상기 하부도전성패 턴(25)은 금속층 또는 반도체 층과 같은 도전성물질 층으로 형성한다. 상기 하부도전성패턴(25)을 갖는 반도체기판(21) 상에 상부 층간절연막(27)을 형성한다. 상기 상부 층간절연막(27) 내에 넓은 트렌치(33) 및 좁은 트렌치(35)를 형성한다. 상기 넓은 트렌치(33)는 상기 좁은 트렌치(35) 보다 넓은 폭을 갖는다. 상기 넓은 트렌치(33) 내에 상기 상부 층간절연막(27)을 관통하여 상기 하부도전성패턴(25)을 노출시키는 콘택홀(31)을 형성한다.
상기 좁은 트렌치(35), 상기 넓은 트렌치(33) 및 상기 콘택홀(31)의 내벽들을 콘포말하게 덮는 장벽금속층(37)을 형성한다. 상기 장벽금속층(37)을 갖는 반도체기판(21) 상에 구리 층(38)을 형성한다. 상기 구리 층(38)은 상기 좁은 트렌치(35), 상기 넓은 트렌치(33) 및 상기 콘택홀(31)을 채우고 상기 반도체기판(21) 상을 덮도록 형성한다. 상기 구리 층(38) 상에 알루미늄 층(39)을 형성한다.
도 3을 참조하면, 상기 구리 층(38) 및 상기 알루미늄 층(39)을 열처리 하여 구리-알루미늄 합금 층(40)을 형성한다. 그 결과, 상기 좁은 트렌치(35), 상기 넓은 트렌치(33) 및 상기 콘택홀(31)의 내부에는 차례로 적층된 상기 장벽금속층(37) 및 상기 구리-알루미늄 합금 층(40)으로 채워진다.
도 4를 참조하면, 상기 구리-알루미늄 합금 층(40) 및 상기 장벽금속층(37)을 평탄화 하여 좁은 배선(45) 및 넓은 배선(43)을 동시에 형성한다. 상기 좁은 배선(45)은 상기 좁은 트렌치(35) 내에 형성되고, 상기 넓은 배선(43)은 상기 넓은 트렌치(33)내에 형성된다. 상기 넓은 배선(43)을 형성하는 동안 상기 콘택홀(31) 내에 상기 구리-알루미늄 합금 층(40)이 잔존된다. 상기 콘택홀(31) 내에 잔존된 상기 구리-알루미늄 합금 층(40)은 콘택플러그의 역할을 한다. 또한, 상기 좁은 배선(45) 및 상기 넓은 배선(43)의 하부면들 및 측벽들은 장벽금속패턴(37')으로 둘러싸인다.
상술한 바와 같이 종래의 구리 합금 배선 형성방법에 의하면 상기 좁은 배선(45) 및 상기 넓은 배선(43)은 모두 상기 구리-알루미늄 합금 층(40)으로 형성된다. 상기 구리-알루미늄 합금 층(40)은 신뢰성이 우수한 것으로 알려져 있다. 예를 들면, Cu-0.3%Al 의 조성비를 갖는 구리-알루미늄 합금 배선은 구리 배선에 비하여 약10배의 일렉트로 마이그레이션 수명(EM life time)을 보인다. 즉, 상기 구리-알루미늄 합금 배선은 구리 배선에 비하여 우수한 일렉트로 마이그레이션 특성을 갖는다. 그러나 상기 구리-알루미늄 합금 층(40)은 상대적으로 높은 비저항을 갖는다. 상기 구리-알루미늄 합금 층(40)의 저항 증가율은 2μΩ.㎝/at%Al 인 것으로 보고 된 바 있다.
일반적으로 배선의 비저항이 증가하면 RC 지연(RC delay)이 상대적으로 커지게 된다. 또한, 상기 비저항 증가에 의한 상기 RC 지연(RC delay)은 상기 좁은 배선(45)이 상기 넓은 배선(43)보다 상대적으로 민감하다. 즉, 상기 비저항 증가는 상기 좁은 배선(45)의 상기 RC 지연(RC delay)을 커지게 한다. 상기 RC 지연(RC delay)은 반도체소자의 동작속도를 느리게 한다.
결과적으로, 상기 좁은 배선(45)의 비저항 증가를 방지할 수 있는 기술이 필요하다.
한편, 구리 합금 배선에 관한 기술이 2003 Symposium on VLSI Technology Digest pp. 127 - 128 에 "90 nm 구리-알루미늄 배선 기술(Thermally robust 90 nm node Cu-Al wiring technology using solid phase reaction between Cu and Al)" 이라는 제목으로 마수바라 등(Y. Matsubara, et. al.)에 의해 개시된 바 있다.
마수바라 등에 따르면 상기 스트레스성 보이드(SIV) 및 상기 일렉트로 마이그레이션 특성을 개선할 수 있는 구리-알루미늄 배선 기술이 제공된다.
그럼에도 불구하고, 좁은 배선의 저항 증가를 방지하면서 넓은 배선의 신뢰성을 높일 수 있는 배선 기술이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 좁은 배선의 저항 증가를 방지하면서 넓은 배선의 신뢰성을 높일 수 있는 반도체소자의 선택적 구리 합금 배선을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 좁은 배선의 저항 증가를 방지하면서 넓은 배선의 신뢰성을 높일 수 있는 반도체소자의 배선 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체소자의 선택적 구리 합금 배선을 제공한다. 상기 배선은 기판, 상기 기판 상에 배치된 절연막, 및 상기 절연막 내에 배치된 제 1 배선을 포함한다. 상기 제 1 배선은 제 1 순수 구리 패턴을 구비한다. 또한, 상기 절연막 내에 상기 제 1 배선보다 큰 폭을 가지는 제 2 배선이 제공된다. 상기 제 2 배선은 구리 합금 패턴을 구비한다.
본 발명의 몇몇 실시 예에서, 상기 구리 합금 패턴은 구리(Cu) 및 첨가물질로 이루어진 합금 층일 수 있다. 상기 첨가물질은 알루미늄(Al), 주석(Sn), 납(Pb), 아연(Zn), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag), 금(Au), 인듐(In), 마그네슘(Mg), 구리 알루미늄 합금(Cu-Al alloy) 및 구리 주석 합금(Cu-Sn alloy)으로 이루어진 일군에서 선택된 적어도 하나일 수 있다.
또한, 본 발명은, 반도체소자의 다른 선택적 구리 합금 배선을 제공한다. 상기 다른 배선은 기판, 상기 기판 상에 배치된 절연막, 및 상기 절연막 내에 배치된 제 1 배선을 포함한다. 상기 제 1 배선은 제 1 순수 구리 패턴을 구비한다. 또한, 상기 절연막 내에 상기 제 1 배선보다 큰 폭을 가지는 제 2 배선이 제공된다. 상기 제 2 배선은 구리 합금 패턴을 구비한다. 이에 더하여, 상기 제 2 배선의 하부에 하부 도전성패턴이 이격되어 배치된다. 상기 하부 도전성패턴 및 상기 제 2 배선 사이에 상기 절연막을 관통하는 콘택플러그가 배치된다. 상기 콘택플러그의 일단은 상기 하부 도전성패턴에 접촉되며 상기 콘택플러그의 타단은 상기 제 2 배선에 접촉된다.
또한, 본 발명은, 반도체소자의 배선 형성방법을 제공한다. 이 방법은 기판 상에 절연막을 형성하고, 상기 절연막 내에 제 1 트렌치 및 제 2 트렌치를 형성하는 것을 포함한다. 상기 제 2 트렌치는 상기 제 1 트렌치 보다 큰 폭을 갖도록 형성한다. 상기 제 1 트렌치 및 상기 제 2 트렌치를 채우고 상기 기판 상을 덮는 금속 조합 층을 형성한다. 상기 금속 조합 층을 이용하여 상기 제 1 트렌치 내에 제 1 배선 및 상기 제 2 트렌치 내에 제 2 배선을 형성한다. 상기 제 1 배선은 제 1 순수 구리 패턴을 구비하도록 형성한다. 상기 제 2 배선은 구리 합금 패턴을 구비하도록 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 5 내지 도 11은 본 발명의 실시 예들에 따른 선택적 구리 합금 배선을 갖는 반도체소자의 제조방법을 보여주는 단면도들이고, 도 12 내지 도 15는 본 발명의 다른 실시 예들에 따른 선택적 구리 합금 배선을 갖는 반도체소자의 제조방법을 보여주는 단면도들이다. 또한, 도 16 내지 도 19는 본 발명의 또 다른 실시 예들에 따른 선택적 구리 합금 배선을 갖는 반도체소자의 제조방법을 보여주는 단면도들이다.
먼저 도 11을 참조하여 본 발명의 실시 예들에 따른 선택적 구리 합금 배선을 갖는 반도체소자를 설명하기로 한다.
도 11을 참조하면, 상기 소자는 기판(51), 절연막들(53, 57, 59, 61, 63), 제 1 트렌치들(65) 및 제 2 트렌치(67)를 포함한다.
상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판일 수 있다. 상기 기판(51) 상에는 트랜지스터와 같은 구조물들이 배치될 수 있으나 설명의 간략화를 위하여 생략하기로 한다. 상기 절연막들(53, 57, 59, 61, 63)은 차례로 적층된 하부 층간절연막(53), 하부 식각저지막(57), 중간 층간절연막(59), 상부 식각저지막(61) 및 상부 층간절연막(63)일 수 있다. 그러나 상기 하부 식각저지막(57) 및 상기 상부 식각저지막(61)은 생략될 수 있다. 상기 절연막들(53, 57, 59, 61, 63)은 상기 기판(51) 상에 적층된다. 상기 하부 층간절연막(53) 내에 하부도전성패턴(55) 및 다른 하부도전성패턴(56)이 배치될 수 있다. 상기 하부도전성패턴들(55, 56)은 서로 이격되도록 배치될 수 있다. 상기 하부도전성패턴들(55, 56)은 금속층, 금속실리사이드 층, 폴리실리콘 층과 같은 반도체 층, 또는 이들의 조합 층일 수 있다.
상기 상부 층간절연막(63)은 평탄화된 상부면을 갖는 것이 바람직하다. 상기 상부 식각저지막(61) 및 상기 상부 층간절연막(63) 내에 상기 제 1 트렌치들(65) 및 상기 제 2 트렌치(67)를 배치할 수 있다. 상기 제 2 트렌치(67)는 상기 제 1 트렌치들(65) 보다 큰 폭을 가질 수 있다. 상기 트렌치들(65, 67)의 깊이는 100 nm 내지 5000 nm 일 수 있다.
상기 제 2 트렌치(67) 하부에 콘택홀(66)이 배치될 수 있다. 상기 콘택홀(66)은 상기 중간 층간절연막(59) 및 상기 하부 식각저지막(57)을 차례로 관통하여 상기 하부도전성패턴(55)을 노출시킬 수 있다. 상기 제 1 트렌치(65)의 바닥에도 다른 콘택홀(68)이 배치될 수 있다. 상기 다른 콘택홀(68)도 상기 중간 층간절연막 (59) 및 상기 하부 식각저지막(57)을 차례로 관통하여 상기 다른 하부도전성패턴(56)을 노출시킬 수 있다. 상기 콘택홀들(66, 68)의 깊이는 100 nm 내지 1500 nm 일 수 있다.
상기 제 1 트렌치들(65) 내에 제 1 배선들(81')이 제공된다. 상기 제 1 배선들(81')은 제 1 순수 구리 패턴(75')을 구비한다. 또한, 상기 제 1 배선들(81')은 차례로 적층된 제 1 장벽금속 패턴(71'), 제 1 하부 씨드 패턴(73') 및 상기 제 1 순수 구리 패턴(75')을 구비할 수 있다. 상기 제 1 순수 구리 패턴(75')은 구리(Cu) 층일 수 있다. 상기 제 1 하부 씨드 패턴(73')은 구리(Cu), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag) 및 금(Au)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 합금 층일 수 있다. 그러나 상기 제 1 하부 씨드 패턴(73')은 생략될 수도 있다.
상기 제 2 트렌치(67)내에 제 2 배선(86)이 제공된다. 상기 제 2 배선(86)은 구리 합금 패턴(85)을 구비한다. 상기 구리 합금 패턴(85)의 측벽들 및 하부면은 제 2 장벽금속 패턴(71")으로 둘러싸일 수 있다. 상기 구리 합금 패턴(85)은 구리(Cu) 및 첨가물질로 이루어진 합금 층일 수 있다. 상기 첨가물질은 알루미늄(Al), 주석(Sn), 납(Pb), 아연(Zn), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag), 금(Au), 인듐(In), 마그네슘(Mg), 구리 알루미늄 합금(Cu-Al alloy) 및 구리 주석 합금(Cu-Sn alloy)으로 이루어진 일군에서 선택된 적어도 하나일 수 있다.
상기 콘택홀(66) 내부에 구리 합금 플러그(66P")가 제공될 수 있다. 상기 구리 합금 플러그(66P")는 차례로 적층된 상기 제 2 장벽금속 패턴(71") 및 상기 구 리 합금 패턴(85)을 구비할 수 있다. 상기 구리 합금 플러그(66P")는 상기 제 2 배선(86) 및 상기 하부도전성패턴(55)을 전기적으로 접속해주는 역할을 할 수 있다. 상기 다른 콘택홀(68) 내부에 다른 콘택플러그(68P')가 제공될 수 있다. 상기 다른 콘택플러그(68P')는 차례로 적층된 상기 제 1 장벽금속 패턴(71'), 상기 제 1 하부 씨드 패턴(73') 및 상기 제 1 순수 구리 패턴(75')을 구비할 수 있다. 그러나 상기 제 1 하부 씨드 패턴(73')은 생략될 수도 있다. 상기 다른 콘택플러그(68P')는 상기 제 1 배선(81') 및 상기 다른 하부도전성패턴(56)을 전기적으로 접속해주는 역할을 할 수 있다.
상기 제 1 및 제 2 장벽금속 패턴들(71', 71")은 탄탈룸(Ta), 질화탄탈룸(TaN), 티타늄(Ti), 질화티타늄(TiN), 질화실리콘티타늄(TiSiN) 및 질화텅스텐(WN)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 조합 층일 수 있다.
상기 상부 층간절연막(63), 상기 제 1 배선들(81') 및 상기 제 2 배선(86)의 상부면들은 실질적으로 동일 평면상에 배치될 수 있다.
이제 도 15를 참조하여 본 발명의 다른 실시 예들에 따른 선택적 구리 합금 배선을 갖는 반도체소자를 설명하기로 한다.
도 15를 참조하면, 도 11을 참조하여 설명된 것과 같은 구조의 기판(51), 절연막들(53, 57, 59, 61, 63), 제 1 트렌치들(65) 및 제 2 트렌치(67)가 제공된다. 이하에서는 차이점만 간략하게 설명하기로 한다.
상기 제 1 트렌치들(65) 내에 제 1 배선들(82')이 제공된다. 상기 제 1 배선들(82')은 제 1 순수 구리 패턴(75')을 구비한다. 또한, 상기 제 1 배선들(82')은 차례로 적층된 제 1 장벽금속 패턴(71'), 제 1 하부 씨드 패턴(73') 및 상기 제 1 순수 구리 패턴(75')을 구비할 수 있다. 상기 제 1 순수 구리 패턴(75')은 구리(Cu) 층일 수 있다.
상기 제 2 트렌치(67)내에 제 2 배선(87)이 제공된다. 상기 제 2 배선(87)은 구리 합금 패턴(85)을 구비한다. 또한, 상기 제 2 배선(87)은 차례로 적층된 제 2 장벽금속 패턴(71"), 구리 합금 패턴(85), 상부 장벽금속 패턴(78'), 상부 씨드 패턴(79') 및 상부 순수 구리 패턴(80')을 구비할 수 있다. 상기 상부 장벽금속 패턴(78')의 바닥면은 상기 상부 층간절연막(63)의 상부면보다 아래 레벨에 위치하도록 배치할 수 있다. 상기 구리 합금 패턴(85)은 구리(Cu) 및 첨가물질로 이루어진 합금 층일 수 있다. 상기 상부 장벽금속 패턴(78')은 탄탈룸(Ta), 질화탄탈룸(TaN), 티타늄(Ti), 질화티타늄(TiN), 질화실리콘티타늄(TiSiN) 및 질화텅스텐(WN)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 조합 층일 수 있다. 상기 상부 씨드 패턴(79')은 구리(Cu), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag) 및 금(Au)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 합금 층일 수 있다. 그러나 상기 상부 씨드 패턴(79')은 생략될 수도 있다.
상기 콘택홀(66) 내부에 구리 합금 플러그(66P")가 제공될 수 있다. 상기 구리 합금 플러그(66P")는 차례로 적층된 상기 제 2 장벽금속 패턴(71") 및 상기 구리 합금 패턴(85)을 구비할 수 있다. 상기 구리 합금 플러그(66P")는 상기 제 2 배선(87) 및 상기 하부도전성패턴(55)을 전기적으로 접속해주는 역할을 할 수 있다. 상기 다른 콘택홀(68) 내부에 다른 콘택플러그(68P')가 제공될 수 있다. 상기 다른 콘택플러그(68P')는 차례로 적층된 상기 제 1 장벽금속 패턴(71'), 상기 제 1 하부 씨드 패턴(73') 및 상기 제 1 순수 구리 패턴(75')을 구비할 수 있다.
상기 상부 층간절연막(63), 상기 제 1 배선들(82') 및 상기 제 2 배선(87)의 상부면들은 실질적으로 동일 평면상에 배치될 수 있다.
이제 도 19를 참조하여 본 발명의 또 다른 실시 예들에 따른 선택적 구리 합금 배선을 갖는 반도체소자를 설명하기로 한다.
도 19를 참조하면, 도 11을 참조하여 설명된 것과 같은 구조의 기판(51), 절연막들(53, 57, 59, 61, 63), 제 1 트렌치들(65) 및 제 2 트렌치(67)가 제공된다. 이하에서는 차이점만 간략하게 설명하기로 한다.
상기 제 1 트렌치들(65) 내에 제 1 배선들(83')이 제공된다. 상기 제 1 배선들(83')은 제 1 순수 구리 패턴(75')을 구비한다. 또한, 상기 제 1 배선들(83')은 차례로 적층된 제 1 장벽금속 패턴(71'), 제 1 하부 씨드 패턴(73') 및 상기 제 1 순수 구리 패턴(75')을 구비할 수 있다. 상기 제 1 순수 구리 패턴(75')은 구리(Cu) 층일 수 있다.
상기 제 2 트렌치(67)내에 제 2 배선(88)이 제공된다. 상기 제 2 배선(88)은 구리 합금 패턴(85)을 구비한다. 또한, 상기 제 2 배선(88)은 차례로 적층된 제 2 장벽금속 패턴(71"), 제 2 하부 씨드 패턴(73"), 제 2 순수 구리 패턴(75"), 중간 장벽금속 패턴(76') 및 구리 합금 패턴(85)을 구비할 수 있다. 상기 중간 장벽금속 패턴(76')의 바닥면은 상기 상부 층간절연막(63)의 상부면보다 아래 레벨에 위치하도록 배치할 수 있다. 또한, 상기 구리 합금 패턴(85)의 바닥면도 상기 상부 층간 절연막(63)의 상부면보다 아래 레벨에 위치하도록 배치할 수 있다. 상기 구리 합금 패턴(85)은 구리(Cu) 및 첨가물질로 이루어진 합금 층일 수 있다.
상기 중간 장벽금속 패턴(76')은 탄탈룸(Ta), 질화탄탈룸(TaN), 티타늄(Ti), 질화티타늄(TiN), 질화실리콘티타늄(TiSiN) 및 질화텅스텐(WN)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 조합 층일 수 있다. 상기 제 2 하부 씨드 패턴(73")은 구리(Cu), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag) 및 금(Au)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 합금 층일 수 있다. 그러나 상기 제 2 하부 씨드 패턴(73")은 생략될 수도 있다.
상기 콘택홀(66) 내부에 콘택플러그(66P')가 제공될 수 있다. 상기 콘택플러그(66P')는 차례로 적층된 상기 제 2 장벽금속 패턴(71"), 상기 제 2 하부 씨드 패턴(73") 및 상기 제 2 순수 구리 패턴(75")을 구비할 수 있다. 상기 콘택플러그(66P')는 상기 제 2 배선(88) 및 상기 하부도전성패턴(55)을 전기적으로 접속해주는 역할을 할 수 있다. 상기 다른 콘택홀(68) 내부에 다른 콘택플러그(68P')가 제공될 수 있다. 상기 다른 콘택플러그(68P')는 차례로 적층된 상기 제 1 장벽금속 패턴(71'), 상기 제 1 하부 씨드 패턴(73') 및 상기 제 1 순수 구리 패턴(75')을 구비할 수 있다.
상기 상부 층간절연막(63), 상기 제 1 배선들(83') 및 상기 제 2 배선(88)의 상부면들은 실질적으로 동일 평면상에 배치될 수 있다.
이제 다시 도 5 내지 도 11을 참조하여 본 발명의 실시 예들에 따른 선택적 구리 합금 배선을 갖는 반도체소자의 제조방법들을 설명하기로 한다.
도 5를 참조하면, 본 발명의 실시 예들에 따른 반도체소자의 제조방법은 기판(51) 상에 절연막들(53, 57, 59, 61, 63), 제 1 트렌치들(65) 및 제 2 트렌치(67)를 형성하는 것을 포함한다.
구체적으로, 상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판으로 형성할 수 있다. 상기 기판(51) 상에는 트랜지스터와 같은 구조물들이 형성될 수 있으나 설명의 간략화를 위하여 생략하기로 한다. 상기 기판(51) 상에 하부 층간절연막(53)을 형성한다. 상기 하부 층간절연막(53)은 실리콘산화막과 같은 절연막으로 형성할 수 있다. 상기 하부 층간절연막(53) 내에 하부도전성패턴(55) 및 다른 하부도전성패턴(56)을 형성한다. 상기 하부도전성패턴들(55, 56)은 서로 이격되도록 형성될 수 있다. 상기 하부도전성패턴들(55, 56)은 금속층, 금속실리사이드 층, 폴리실리콘 층과 같은 반도체 층, 또는 이들의 조합 층으로 형성할 수 있다. 상기 하부도전성패턴들(55, 56)을 갖는 상기 하부 층간절연막(53) 상에 하부 식각저지막(57)을 형성할 수 있다. 상기 하부 식각저지막(57)을 갖는 기판(51) 상에 중간 층간절연막(59)을 형성할 수 있다. 상기 중간 층간절연막(59)은 금속 층간절연막의 역할을 할 수 있다. 상기 중간 층간절연막(59)은 실리콘산화막과 같은 절연막으로 형성할 수 있다. 상기 하부 식각저지막(57)은 상기 중간 층간절연막(59)에 대하여 식각선택비를 갖는 물질 막으로 형성하는 것이 바람직하다. 예를 들면, 상기 하부 식각저지막(57)은 실리콘질화막으로 형성할 수 있다. 상기 중간 층간절연막(59) 상에 상부 식각저지막(61)을 형성할 수 있다. 상기 상부 식각저지막(61)을 갖는 기판(51) 상에 상부 층간절연막(63)을 형성한다. 상기 상부 층간절연막(63) 또한 금속 층간절연막의 역할을 할 수 있다. 상기 상부 층간절연막(63)은 실리콘산화막과 같은 절연막으로 형성할 수 있다. 상기 상부 식각저지막(61)은 상기 상부 층간절연막(63)에 대하여 식각선택비를 갖는 물질 막으로 형성하는 것이 바람직하다. 예를 들면, 상기 상부 식각저지막(61)은 실리콘질화막으로 형성할 수 있다. 상기 상부 층간절연막(63)의 상부면은 평탄화 하는 것이 바람직하다. 상기 상부 층간절연막(63)의 평탄화에는 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch back) 공정이 적용될 수 있다.
상기 상부 층간절연막(63)을 패터닝 하여 상기 제 1 트렌치들(65) 및 상기 제 2 트렌치(67)를 형성한다. 상기 제 2 트렌치(67)는 상기 제 1 트렌치들(65) 보다 큰 폭을 갖도록 형성할 수 있다. 예를 들면, 상기 제 2 트렌치(67)는 1.0 um 의 폭으로 형성할 수 있다. 그 결과, 상기 제 1 트렌치들(65) 및 상기 제 2 트렌치(67)의 바닥에 상기 상부 식각저지막(61)이 노출될 수 있다. 상기 노출된 상부 식각저지막(61) 및 상기 중간 층간절연막(59)을 연속적으로 패터닝 하여 상기 제 2 트렌치(67) 하부에 콘택홀(66)을 형성할 수 있다. 상기 콘택홀(66)의 바닥에 상기 하부 식각저지막(57)이 노출될 수 있다. 상기 콘택홀(66)을 형성하는 동안, 상기 제 1 트렌치(65)의 바닥에도 다른 콘택홀(68)을 형성할 수 있다. 상기 다른 콘택홀(68)의 바닥에도 상기 하부 식각저지막(57)이 노출될 수 있다. 이어서, 상기 트렌치들(65, 67) 및 상기 콘택홀들(66, 68)에 노출된 상기 식각저지막들(57, 61)을 제거한다. 예를 들면, 상기 식각저지막들(57, 61)이 실리콘질화막인 경우, 상기 식각저지막들(57, 61)을 제거하는 공정은 인산을 함유하는 세정용액을 이용할 수 있다. 또한, 상기 식각저지막들(57, 61)의 제거에는 건식식각 공정이 이용될 수도 있다. 그 결과, 상기 제 1 트렌치들(65) 및 상기 제 2 트렌치(67)의 바닥에 상기 중간 층간절연막(59)이 노출될 수 있다. 또한, 상기 콘택홀(66)의 바닥에 상기 하부도전성패턴(55)이 노출될 수 있으며, 상기 다른 콘택홀(68)의 바닥에도 상기 다른 하부도전성패턴(56)이 노출될 수 있다.
다른 방법으로, 상기 상부 층간절연막(63), 상기 상부 식각저지막(61) 및 상기 중간 층간절연막(59)을 연속적으로 패터닝 하여 상기 콘택홀들(66, 68)을 형성할 수 있다. 상기 콘택홀들(66, 68)의 바닥에 상기 하부 식각저지막(57)이 노출될 수 있다. 이어서, 상기 상부 층간절연막(63)을 패터닝 하여 상기 제 1 트렌치들(65) 및 상기 제 2 트렌치(67)를 형성할 수 있다. 상기 트렌치들(65, 67)의 바닥에 상기 상부 식각저지막(61)이 노출될 수 있다. 상기 노출된 상부 식각저지막(61) 및 상기 하부 식각저지막(57)을 제거한다. 그 결과, 상기 트렌치들(65, 67) 및 상기 콘택홀들(66, 68)을 형성할 수 있다.
상기 트렌치들(65, 67)은 100 nm 내지 5000 nm 의 깊이를 갖도록 형성할 수 있다. 상기 콘택홀들(66, 68)은 100 nm 내지 1500 nm 의 깊이를 갖도록 형성할 수 있다.
도 6을 참조하면, 상기 트렌치들(65, 67) 및 상기 콘택홀들(66, 68)을 갖는 기판(51) 상에 장벽금속층(71)을 형성할 수 있다. 이어서, 상기 장벽금속층(71)을 갖는 기판(51) 상에 하부 씨드층(73)을 형성할 수 있다. 여기서, 상기 하부 씨드층(73)은 생략할 수도 있다.
상기 장벽금속층(71)을 형성하기 전에, 상기 콘택홀들(66, 68) 내에 노출된 상기 하부도전성패턴들(55, 56)을 세정(cleaning)할 수 있다.
상기 장벽금속층(71)은 탄탈룸(Ta), 질화탄탈룸(TaN), 티타늄(Ti), 질화티타늄(TiN), 질화실리콘티타늄(TiSiN) 및 질화텅스텐(WN)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 조합 층으로 형성할 수 있다. 상기 장벽금속층(71)은 1 nm 내지 100 nm 두께로 형성할 수 있다. 또한, 상기 장벽금속층(71)은 상기 트렌치들(65, 67) 및 상기 콘택홀들(66, 68)의 내벽들을 콘포말하게 덮도록 형성하는 것이 바람직하다.
상기 하부 씨드 층(73)은 표면절연 층의 형성이 어려운 도전성물질 층으로 형성할 수 있다. 이 경우에, 상기 하부 씨드 층(73)은 구리(Cu), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag) 및 금(Au)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 합금 층으로 형성할 수 있다. 또한, 상기 하부 씨드 층(73)은 물리기상증착(physical vapor deposition; PVD) 방법, 화학기상증착(chemical vapor deposition; CVD) 방법 또는 무전해 도금 방법으로 형성할 수 있다. 그리고 본 발명의 실시 예에서, 상기 하부 씨드 층(73)은 상기 물리기상증착(PVD) 방법에 의한 10 nm 내지 500 nm 두께의 구리(Cu) 층으로 형성할 수 있다. 상기 하부 씨드 층(73) 또한 상기 트렌치들(65, 67) 및 상기 콘택홀들(66, 68)의 내벽들을 콘포말하게 덮도록 형성할 수 있다.
그 결과, 상기 트렌치들(65, 67) 및 상기 콘택홀들(66, 68)의 내벽들은 차례로 적층된 상기 장벽금속층(71) 및 상기 하부 씨드 층(73)에 의하여 콘포말하게 덮 일 수 있다.
도 7을 참조하면, 상기 장벽금속층(71)을 갖는 기판(51) 상에 하부 구리 층(75)을 형성한다. 상기 하부 구리 층(75)은 순수 구리(Cu) 층으로 형성한다. 또한, 상기 하부 구리 층(75)은 상기 제 1 트렌치들(65) 및 상기 콘택홀들(66, 68)을 완전히 채우고 상기 제 2 트렌치(67)의 내부를 콘포말하게 덮도록 형성한다.
상기 하부 구리 층(75)은 상기 하부 씨드 층(73)을 도전층으로 이용하는 전기도금(electro plating) 방법으로 형성할 수 있다. 또한, 상기 하부 구리 층(75)은 화학기상증착(chemical vapor deposition; CVD) 방법 또는 무전해 도금 방법으로 형성할 수도 있다.
상기 하부 구리 층(75)은 상기 제 1 트렌치들(65) 및 상기 콘택홀들(66, 68)을 완전히 채울 수 있는 최소 두께로 형성할 수 있다. 이 경우에, 상기 하부 구리 층(75)은 50 nm 내지 1000 nm 두께로 형성할 수 있다. 그 결과, 상기 콘택홀들(66, 68)의 내부에는 예비콘택플러그들(66P, 68P)이 형성될 수 있다. 상기 예비콘택플러그들(66P, 68P)은 각각 차례로 적층된 상기 장벽금속층(71), 상기 하부 씨드 층(73) 및 상기 하부 구리 층(75)으로 형성될 수 있다.
도 8을 참조하면, 상기 하부 구리 층(75)을 갖는 기판(51) 상에 첨가물질 층(77)을 형성한다. 상기 첨가물질 층(77)은 상기 제 2 트렌치(67)의 내부를 콘포말하게 덮도록 형성한다. 이 경우에, 상기 첨가물질 층(77)의 하부면은 상기 상부 층간절연막(63)의 상부면보다 아래 레벨에 위치하도록 형성한다. 상기 제 1 트렌치들(65)은 상기 하부 구리 층(75)으로 완전히 채워져 있다. 이에 따라, 상기 첨가물질 층(77)은 상기 하부 구리 층(75) 상에 형성된다. 즉, 상기 제 1 트렌치들(65) 내에는 상기 첨가물질 층(77)이 존재하지 않는다.
상기 첨가물질 층(77)은 물리기상증착(physical vapor deposition; PVD) 방법, 화학기상증착(chemical vapor deposition; CVD) 방법, 전기도금(electro plating) 방법 또는 무전해 도금 방법으로 형성할 수 있다. 또한, 상기 첨가물질 층(77)의 두께는 원하는 합금비율에 따라 조절할 수 있다. 예를 들면, 상기 첨가물질 층(77)은 1 nm 내지 1000 nm 두께로 형성할 수 있다. 상기 첨가물질 층(77)은 알루미늄(Al), 주석(Sn), 납(Pb), 아연(Zn), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag), 금(Au), 인듐(In), 마그네슘(Mg), 구리 알루미늄 합금(Cu-Al alloy) 및 구리 주석 합금(Cu-Sn alloy)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 합금 층으로 형성할 수 있다.
상기 첨가물질 층(77)을 갖는 기판(51) 상에 상부 씨드 층(79)을 형성할 수 있다. 여기서, 상기 상부 씨드 층(79)은 생략할 수도 있다.
상기 상부 씨드 층(79) 또한 표면절연 층의 형성이 어려운 도전성물질 층으로 형성하는 것이 바람직하다. 이 경우에, 상기 상부 씨드 층(79)은 구리(Cu), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag) 및 금(Au)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 합금 층으로 형성할 수 있다. 또한, 상기 상부 씨드 층(79)은 물리기상증착(physical vapor deposition; PVD) 방법, 화학기상증착(chemical vapor deposition; CVD) 방법 또는 무전해 도금 방법으로 형성할 수 있다. 그리고 본 발명의 실시 예에서, 상기 상부 씨드 층(79)은 상기 물리기상증착 (PVD) 방법에 의한 10 nm 내지 2000 nm 두께의 구리(Cu)층으로 형성할 수 있다. 상기 상부 씨드 층(79) 또한 상기 제 2 트렌치(67)의 내부를 콘포말하게 덮도록 형성할 수 있다. 다른 방법으로, 상기 상부 씨드 층(79)은 상기 제 2 트렌치(67)의 내부를 완전히 채우도록 두껍게 형성할 수도 있다.
도 9를 참조하면, 상기 첨가물질 층(77)을 갖는 기판(51) 상에 상부 구리 층(80)을 형성할 수 있다. 상기 상부 구리 층(80) 또한 순수 구리(Cu) 층으로 형성할 수 있다. 상기 상부 구리 층(80)은 상기 상부 씨드층(79)을 도전층으로 이용하는 전기도금(electro plating) 방법으로 형성할 수 있다. 또한, 상기 상부 구리 층(80)은 상기 첨가물질 층(77) 및 상기 하부 구리 층(75)을 도전층으로 이용하는 전기도금(electro plating) 방법으로 형성할 수도 있다. 이에 더하여, 상기 상부 구리 층(80)은 화학기상증착(chemical vapor deposition; CVD) 방법 또는 무전해 도금 방법으로 형성할 수도 있다.
상기 상부 구리 층(80)은 상기 제 2 트렌치(67)의 내부를 완전히 채울 수 있는 두께로 형성하는 것이 바람직하다. 예를 들면, 상기 상부 구리 층(80)은 100 nm 내지 2000 nm 두께로 형성할 수 있다.
이와는 달리, 상기 상부 씨드 층(79)이 상기 제 2 트렌치(67)의 내부를 완전히 채우도록 두껍게 형성된 경우, 상기 상부 구리 층(80)은 생략할 수도 있다.
그 결과, 상기 기판(51) 상에는 금속 조합 층(81)이 형성될 수 있다. 상기 금속 조합 층(81)은 차례로 적층된 상기 장벽금속층(71), 상기 하부 씨드 층(73), 상기 하부 구리 층(75), 상기 첨가물질 층(77), 상기 상부 씨드층(79) 및 상기 상 부 구리 층(80)으로 형성될 수 있다.
도 10을 참조하면, 상기 금속 조합 층(81)을 갖는 기판(51)을 저온 열처리하여 결정립계면(grain boundary)을 형성할 수 있다. 상기 저온 열처리는 20℃ 내지 300℃ 온도에서 1min 내지 3600min 동안 실시할 수 있다. 예를 들면, 상기 첨가물질 층(77)이 상기 알루미늄(Al)을 포함하는 경우에, 상기 저온 열처리는 80℃ 내지 200℃ 온도에서 5min 내지 30min 동안 실시할 수 있다. 상기 첨가물질 층(77)이 상기 주석(Sn)을 포함하는 경우에, 상기 저온 열처리는 20℃ 내지 100℃ 온도에서 실시할 수 있다. 그러나 상기 저온 열처리는 생략할 수도 있다.
이어서, 상기 금속 조합 층(81)을 평탄화하여 상기 상부 층간절연막(63)을 노출시킨다. 상기 평탄화에는 상기 상부 층간절연막(63)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다. 다른 방법으로, 상기 평탄화는 1차 화학기계적연마(CMP) 공정 및 2차 화학기계적연마(CMP) 공정으로 나누어 수행될 수도 있다. 상기 1차 화학기계적연마(CMP) 공정은 상기 장벽금속층(71)을 정지막으로 채택할 수 있다. 상기 2차 화학기계적연마(CMP) 공정은 상기 상부 층간절연막(63)을 정지막으로 채택할 수 있다.
그 결과, 상기 제 1 트렌치들(65) 내에 제 1 배선들(81')이 형성된다. 동시에, 상기 제 2 트렌치(67) 내에는 예비 배선(81")이 형성된다. 상기 제 1 배선들(81')은 차례로 적층된 제 1 장벽금속 패턴(71'), 제 1 하부 씨드 패턴(73') 및 제 1 순수 구리 패턴(75')으로 형성될 수 있다. 또한, 상기 제 1 배선들(81')은 차례로 적층된 상기 제 1 장벽금속 패턴(71') 및 상기 제 1 순수 구리 패턴(75')으로 형성될 수도 있다. 도 9에 도시된 바와 같이, 상기 제 1 트렌치들(65)은 상기 하부 구리 층(75)으로 채워진다. 이에 따라, 상기 제 1 배선들(81') 내에는 상기 첨가물질 층(77)이 잔존되지 않는다. 즉, 상기 제 1 트렌치들(65)의 상부에 적층된 상기 첨가물질 층(77)은 상기 평탄화에 의하여 완전히 제거된다.
반면, 상기 제 2 트렌치(67) 내에는 상기 첨가물질 층(77)이 상기 상부 층간절연막(63)의 상부면보다 아래에 위치하는 바닥면을 갖도록 콘포말하게 적층된다. 이에 따라, 상기 예비 배선(81")은 차례로 적층된 제 2 장벽금속 패턴(71"), 제 2 하부 씨드 패턴(73"), 제 2 순수 구리 패턴(75"), 첨가물질 패턴(77'), 상부 씨드 패턴(79') 및 상부 순수 구리 패턴(80')으로 형성될 수 있다. 또한, 상기 예비 배선(81")은 차례로 적층된 상기 제 2 장벽금속 패턴(71"), 상기 제 2 순수 구리 패턴(75"), 상기 첨가물질 패턴(77') 및 상기 상부 순수 구리 패턴(80')으로 형성될 수도 있다. 이에 더하여, 상기 예비 배선(81")은 차례로 적층된 상기 제 2 장벽금속 패턴(71"), 상기 제 2 순수 구리 패턴(75") 및 상기 첨가물질 패턴(77')으로 형성될 수도 있다.
상기 예비 배선(81")을 형성하는 동안, 상기 콘택홀(66) 내에 콘택플러그(66P')가 형성될 수 있다. 상기 콘택플러그(66P')는 차례로 적층된 상기 제 2 장벽금속 패턴(71"), 상기 제 2 하부 씨드 패턴(73") 및 상기 제 2 순수 구리 패턴(75")으로 형성될 수 있다.
또한, 상기 제 1 배선들(81')을 형성하는 동안, 상기 다른 콘택홀(68) 내에 다른 콘택플러그(68P')가 형성될 수 있다. 상기 다른 콘택플러그(68P')는 차례로 적층된 상기 제 1 장벽금속 패턴(71'), 상기 제 1 하부 씨드 패턴(73') 및 상기 제 1 순수 구리 패턴(75')으로 형성될 수 있다.
도 11을 참조하면, 상기 예비 배선(81")을 열처리하여 제 2 배선(86)을 형성한다. 상기 열처리는 상기 예비 배선(81")을 갖는 기판(51)을 1min 내지 3600min 동안 150℃ 내지 700℃ 온도로 가열하는 공정을 포함할 수 있다. 예를 들면, 상기 첨가물질 패턴(77')이 상기 알루미늄(Al)을 포함하는 경우에, 상기 열처리는 250℃ 내지 450℃ 온도에서 실시할 수 있다. 상기 첨가물질 패턴(77')이 상기 주석(Sn)을 포함하는 경우에, 상기 열처리는 150℃ 내지 230℃ 온도에서 실시할 수 있다.
상기 열처리에 의하여 상기 제 2 트렌치(67) 내에 구리 합금 패턴(85)이 형성된다. 즉, 상기 예비 배선(81")을 열처리하는 동안, 상기 제 2 하부 씨드 패턴(73"), 상기 제 2 순수 구리 패턴(75"), 상기 첨가물질 패턴(77'), 상기 상부 씨드 패턴(79') 및 상기 상부 순수 구리 패턴(80')은 모두 구리 합금으로 변화되어 상기 구리 합금 패턴(85)이 형성될 수 있다. 이 경우에, 상기 제 2 배선(86)은 차례로 적층된 상기 제 2 장벽금속 패턴(71") 및 상기 구리 합금 패턴(85)으로 형성될 수 있다.
상기 예비 배선(81")을 열처리하는 동안, 상기 콘택플러그(66P') 또한 구리 합금 플러그(66P")로 변화될 수 있다. 상기 구리 합금 플러그(66P")는 차례로 적층된 상기 제 2 장벽금속 패턴(71") 및 상기 구리 합금 패턴(85)으로 형성될 수 있다. 상기 구리 합금 플러그(66P")는 상기 제 2 배선(86) 및 상기 하부도전성패턴(55)을 전기적으로 접속해주는 역할을 할 수 있다.
반면, 상기 제 1 트렌치들(65) 내에는 상기 첨가물질 층(77)이 잔존하지 않는다. 이에 따라, 상기 예비 배선(81")을 열처리하는 동안, 상기 제 1 배선들(81')은 구리 합금으로 변화되지 않는다. 즉, 상기 제 1 배선들(81')은 차례로 적층된 상기 제 1 장벽금속 패턴(71'), 상기 제 1 하부 씨드 패턴(73') 및 상기 제 1 순수 구리 패턴(75')으로 형성될 수 있다. 또한, 상기 제 1 배선들(81')은 차례로 적층된 상기 제 1 장벽금속 패턴(71') 및 상기 제 1 순수 구리 패턴(75')으로 형성될 수도 있다.
결과적으로, 상기 제 1 배선들(81')은 상기 제 1 순수 구리 패턴(75')을 포함하도록 형성하고, 상기 제 2 배선(86)은 상기 구리 합금 패턴(85)을 포함하도록 형성할 수 있다. 또한, 상기 제 1 배선들(81'), 상기 제 2 배선(86) 및 상기 상부 층간절연막(63)의 상부면들은 실질적으로 동일 평면상에 위치하도록 형성할 수 있다. 이에 더하여, 상기 제 2 배선(86)은 상기 제 1 배선들(81') 보다 큰 폭을 갖도록 형성할 수 있다.
상술한 바와 같이 상기 제 1 순수 구리 패턴(75')은 순수 구리(Cu) 층으로 형성된다. 이에 따라, 상기 제 1 배선들(81')은 낮은 저항을 갖도록 형성된다. 반면, 상기 구리 합금 패턴(85)은 상기 제 2 하부 씨드 패턴(73"), 상기 제 2 순수 구리 패턴(75"), 상기 첨가물질 패턴(77'), 상기 상부 씨드 패턴(79') 및 상기 상부 순수 구리 패턴(80')의 합금 층으로 형성될 수 있다. 상기 첨가물질 패턴(77')은 알루미늄(Al), 주석(Sn), 납(Pb), 아연(Zn), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag), 금(Au), 인듐(In), 마그네슘(Mg), 구리 알루미늄 합금(Cu-Al alloy) 및 구 리 주석 합금(Cu-Sn alloy)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 합금 층으로 형성될 수 있다. 이에 따라, 상기 제 2 배선(86)은 우수한 신뢰성을 갖도록 형성된다.
이제 도 12 내지 도 15를 참조하여 본 발명의 다른 실시 예들에 따른 선택적 구리 합금 배선을 갖는 반도체소자의 제조방법들을 설명하기로 한다.
도 12를 참조하면, 도 5 내지 도 8을 참조하여 설명된 바와 같은 방법으로 상기 장벽금속 층(71), 상기 하부 씨드 층(73), 상기 하부 구리 층(75) 및 상기 첨가물질 층(77)을 차례로 형성한다. 이어서, 상기 첨가물질 층(77) 상을 덮도록 상부 장벽금속 층(78)을 형성할 수 있다.
상기 상부 장벽금속 층(78)은 탄탈룸(Ta), 질화탄탈룸(TaN), 티타늄(Ti), 질화티타늄(TiN), 질화실리콘티타늄(TiSiN) 및 질화텅스텐(WN)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 조합 층으로 형성할 수 있다. 상기 상부 장벽금속 층(78)은 1 nm 내지 100 nm 두께로 형성할 수 있다. 또한, 상기 상부 장벽금속 층(78)은 상기 제 2 트렌치(67)의 내벽을 콘포말하게 덮도록 형성하는 것이 바람직하다. 이 경우에, 상기 상부 장벽금속 층(78)의 바닥면은 상기 상부 층간절연막(63)의 상부면보다 아래 레벨에 위치하도록 형성할 수 있다.
도 13을 참조하면, 상기 상부 장벽금속 층(78)을 갖는 기판(51) 상에 상부 씨드 층(79)을 형성할 수 있다. 상기 상부 씨드 층(79)의 바닥면은 상기 상부 층간절연막(63)의 상부면보다 아래 레벨에 위치하도록 형성할 수 있다. 상기 상부 씨드 층(79)은 표면절연 층의 형성이 어려운 도전성물질 층으로 형성할 수 있다. 이 경 우에, 상기 상부 씨드 층(79)은 구리(Cu), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag) 및 금(Au)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 합금 층으로 형성할 수 있다. 그러나 상기 상부 씨드 층(79)은 생략할 수도 있다.
상기 상부 씨드 층(79)을 갖는 기판(51) 상에 상부 구리 층(80)을 형성할 수 있다. 상기 상부 구리 층(80)의 바닥면은 상기 상부 층간절연막(63)의 상부면보다 아래 레벨에 위치하도록 형성할 수 있다. 또한, 상기 상부 구리 층(80)은 상기 제 2 트렌치(67)의 내부를 완전히 채울 수 있는 두께로 형성할 수 있다. 이와는 달리, 상기 상부 씨드층(79)이 상기 제 2 트렌치(67)의 내부를 완전히 채우도록 두껍게 형성된 경우, 상기 상부 구리 층(80)은 생략할 수도 있다.
그 결과, 상기 기판(51) 상에는 금속 조합 층(82)이 형성될 수 있다. 상기 금속 조합 층(82)은 차례로 적층된 상기 장벽금속층(71), 상기 하부 씨드 층(73), 상기 하부 구리 층(75), 상기 첨가물질 층(77), 상기 상부 장벽금속 층(78), 상기 상부 씨드층(79) 및 상기 상부 구리 층(80)으로 형성될 수 있다.
도 14를 참조하면, 상기 금속 조합 층(82)을 갖는 기판(51)을 저온 열처리하여 결정립계면(grain boundary)을 형성할 수 있다. 그러나 상기 저온 열처리는 생략할 수도 있다.
이어서, 상기 금속 조합 층(82)을 평탄화하여 상기 상부 층간절연막(63)을 노출시킨다.
그 결과, 상기 제 1 트렌치들(65) 내에 제 1 배선들(82')이 형성된다. 동시에, 상기 제 2 트렌치(67) 내에는 예비 배선(82")이 형성된다. 상기 제 1 배선들 (82')은 차례로 적층된 제 1 장벽금속 패턴(71'), 제 1 하부 씨드 패턴(73') 및 제 1 순수 구리 패턴(75')으로 형성될 수 있다. 또한, 상기 제 1 배선들(82')은 차례로 적층된 상기 제 1 장벽금속 패턴(71') 및 상기 제 1 순수 구리 패턴(75')으로 형성될 수도 있다. 도 9에 도시된 바와 같이, 상기 제 1 트렌치들(65)은 상기 하부 구리 층(75)으로 채워진다. 이에 따라, 상기 제 1 배선들(82') 내에는 상기 첨가물질 층(77)이 잔존되지 않는다. 즉, 상기 제 1 트렌치들(65)의 상부에 적층된 상기 첨가물질 층(77)은 상기 평탄화에 의하여 완전히 제거된다.
반면, 상기 제 2 트렌치(67) 내에는 상기 첨가물질 층(77)이 상기 상부 층간절연막(63)의 상부면보다 아래에 위치하는 바닥면을 갖도록 콘포말하게 적층된다. 상기 상부 장벽금속 층(78)의 바닥면 또한 상기 상부 층간절연막(63)의 상부면보다 아래 레벨에 위치하도록 형성된다. 이에 따라, 상기 예비 배선(82")은 차례로 적층된 제 2 장벽금속 패턴(71"), 제 2 하부 씨드 패턴(73"), 제 2 순수 구리 패턴(75"), 첨가물질 패턴(77'), 상부 장벽금속 패턴(78'), 상부 씨드 패턴(79') 및 상부 순수 구리 패턴(80')으로 형성될 수 있다. 또한, 상기 예비 배선(82")은 차례로 적층된 상기 제 2 장벽금속 패턴(71"), 상기 제 2 순수 구리 패턴(75"), 상기 첨가물질 패턴(77'), 상기 상부 장벽금속 패턴(78') 및 상기 상부 순수 구리 패턴(80')으로 형성될 수도 있다. 이에 더하여, 상기 예비 배선(82")은 차례로 적층된 상기 제 2 장벽금속 패턴(71"), 상기 제 2 순수 구리 패턴(75"), 상기 첨가물질 패턴(77') 및 상기 상부 장벽금속 패턴(78')으로 형성될 수도 있다.
상기 예비 배선(82")을 형성하는 동안, 상기 콘택홀(66) 내에 콘택플러그 (66P')가 형성될 수 있다. 상기 콘택플러그(66P')는 차례로 적층된 상기 제 2 장벽금속 패턴(71"), 상기 제 2 하부 씨드 패턴(73") 및 상기 제 2 순수 구리 패턴(75")으로 형성될 수 있다.
또한, 상기 제 1 배선들(82')을 형성하는 동안, 상기 다른 콘택홀(68) 내에 다른 콘택플러그(68P')가 형성될 수 있다. 상기 다른 콘택플러그(68P')는 차례로 적층된 상기 제 1 장벽금속 패턴(71'), 상기 제 1 하부 씨드 패턴(73') 및 상기 제 1 순수 구리 패턴(75')으로 형성될 수 있다.
도 15를 참조하면, 상기 예비 배선(82")을 열처리하여 제 2 배선(87)을 형성한다. 상기 열처리는 상기 예비 배선(82")을 갖는 기판(51)을 1min 내지 3600min 동안 150℃ 내지 700℃ 온도로 가열하는 공정을 포함할 수 있다. 예를 들면, 상기 첨가물질 패턴(77')이 상기 알루미늄(Al)을 포함하는 경우에, 상기 열처리는 250℃ 내지 450℃ 온도에서 실시할 수 있다. 상기 첨가물질 패턴(77')이 상기 주석(Sn)을 포함하는 경우에, 상기 열처리는 150℃ 내지 230℃ 온도에서 실시할 수 있다.
상기 열처리에 의하여 상기 제 2 트렌치(67) 내에 구리 합금 패턴(85)이 형성된다. 즉, 상기 예비 배선(82")을 열처리하는 동안, 상기 제 2 하부 씨드 패턴(73"), 상기 제 2 순수 구리 패턴(75") 및 상기 첨가물질 패턴(77')은 모두 구리 합금으로 변화되어 상기 구리 합금 패턴(85)이 형성될 수 있다. 반면, 상기 상부 장벽금속 패턴(78')은 상기 상부 씨드 패턴(79') 및 상기 상부 순수 구리 패턴(80')의 합금 형성을 차단한다. 즉, 상기 상부 장벽금속 패턴(78') 상에 상기 상부 씨드 패턴(79') 및 상기 상부 순수 구리 패턴(80')이 잔존될 수 있다. 이 경우에, 상기 제 2 배선(87)은 차례로 적층된 상기 제 2 장벽금속 패턴(71"), 상기 구리 합금 패턴(85), 상기 상부 장벽금속 패턴(78'), 상기 상부 씨드 패턴(79') 및 상기 상부 순수 구리 패턴(80')으로 형성될 수 있다.
상기 예비 배선(82")을 열처리하는 동안, 상기 콘택플러그(66P') 또한 구리 합금 플러그(66P")로 변화될 수 있다. 상기 구리 합금 플러그(66P")는 차례로 적층된 상기 제 2 장벽금속 패턴(71") 및 상기 구리 합금 패턴(85)으로 형성될 수 있다. 상기 구리 합금 플러그(66P")는 상기 제 2 배선(87) 및 상기 하부도전성패턴(55)을 전기적으로 접속해주는 역할을 할 수 있다.
반면, 상기 제 1 트렌치들(65) 내에는 상기 첨가물질 층(77)이 잔존하지 않는다. 이에 따라, 상기 예비 배선(82")을 열처리하는 동안, 상기 제 1 배선들(82')은 구리 합금으로 변화되지 않는다. 즉, 상기 제 1 배선들(82')은 차례로 적층된 상기 제 1 장벽금속 패턴(71'), 상기 제 1 하부 씨드 패턴(73') 및 상기 제 1 순수 구리 패턴(75')으로 형성될 수 있다. 또한, 상기 제 1 배선들(82')은 차례로 적층된 상기 제 1 장벽금속 패턴(71') 및 상기 제 1 순수 구리 패턴(75')으로 형성될 수도 있다.
결과적으로, 상기 제 1 배선들(82')은 상기 제 1 순수 구리 패턴(75')을 포함하도록 형성하고, 상기 제 2 배선(87)은 상기 구리 합금 패턴(85)을 포함하도록 형성할 수 있다. 또한, 상기 제 1 배선들(82'), 상기 제 2 배선(87) 및 상기 상부 층간절연막(63)의 상부면들은 실질적으로 동일 평면상에 위치하도록 형성할 수 있다. 이에 더하여, 상기 제 2 배선(87)은 상기 제 1 배선들(82') 보다 큰 폭을 갖도 록 형성할 수 있다.
이제 도 16 내지 도 19를 참조하여 본 발명의 또 다른 실시 예들에 따른 선택적 구리 합금 배선을 갖는 반도체소자의 제조방법들을 설명하기로 한다.
도 16을 참조하면, 도 5 내지 도 7을 참조하여 설명된 바와 같은 방법으로 상기 장벽금속 층(71), 상기 하부 씨드 층(73) 및 상기 하부 구리 층(75)을 차례로 형성한다. 이어서, 상기 하부 구리 층(75) 상을 덮도록 중간 장벽금속층(76)을 형성할 수 있다.
상기 중간 장벽금속층(76)은 탄탈룸(Ta), 질화탄탈룸(TaN), 티타늄(Ti), 질화티타늄(TiN), 질화실리콘티타늄(TiSiN) 및 질화텅스텐(WN)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 조합 층으로 형성할 수 있다. 상기 중간 장벽금속층(76)은 1 nm 내지 100 nm 두께로 형성할 수 있다. 또한, 상기 중간 장벽금속층(76)은 상기 제 2 트렌치(67)의 내벽을 콘포말하게 덮도록 형성하는 것이 바람직하다. 이 경우에, 상기 중간 장벽금속층(76)의 바닥면은 상기 상부층간절연막(63)의 상부면보다 아래 레벨에 위치하도록 형성할 수 있다.
계속하여, 상기 중간 장벽금속층(76) 상에 첨가물질 층(77)을 형성한다. 상기 첨가물질 층(77)은 상기 제 2 트렌치(67)의 내부를 콘포말하게 덮도록 형성한다. 이 경우에, 상기 첨가물질 층(77)의 하부면은 상기 상부 층간절연막(63)의 상부면보다 아래 레벨에 위치하도록 형성한다.
상기 첨가물질 층(77)은 알루미늄(Al), 주석(Sn), 납(Pb), 아연(Zn), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag), 금(Au), 인듐(In), 마그네슘(Mg), 구리 알루 미늄 합금(Cu-Al alloy) 및 구리 주석 합금(Cu-Sn alloy)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 합금 층으로 형성할 수 있다.
도 17을 참조하면, 상기 첨가물질 층(77)을 갖는 기판(51) 상에 상부 씨드 층(79)을 형성할 수 있다. 상기 상부 씨드 층(79)의 하부면은 상기 상부 층간절연막(63)의 상부면보다 아래 레벨에 위치하도록 형성할 수 있다.
상기 상부 씨드 층(79)은 표면절연 층의 형성이 어려운 도전성물질 층으로 형성할 수 있다. 그러나 상기 상부 씨드 층(79)은 생략할 수도 있다.
상기 첨가물질 층(77)을 갖는 기판(51) 상에 상부 구리 층(80)을 형성할 수 있다. 상기 상부 구리 층(80)의 하부면은 상기 상부 층간절연막(63)의 상부면보다 아래 레벨에 위치하도록 형성할 수 있다. 상기 상부 구리 층(80)은 순수 구리(Cu) 층으로 형성할 수 있다. 상기 상부 구리 층(80)은 상기 제 2 트렌치(67)의 내부를 완전히 채울 수 있는 두께로 형성할 수 있다. 이 경우에, 상기 상부 구리 층(80)은 100 nm 내지 2000 nm 두께로 형성할 수 있다. 이와는 달리, 상기 상부 씨드층(79)이 상기 제 2 트렌치(67)의 내부를 완전히 채우도록 두껍게 형성된 경우, 상기 상부 구리 층(80)은 생략할 수도 있다.
그 결과, 상기 기판(51) 상에는 금속 조합 층(83)이 형성될 수 있다. 상기 금속 조합 층(83)은 차례로 적층된 상기 장벽금속층(71), 상기 하부 씨드 층(73), 상기 하부 구리 층(75), 상기 중간 장벽금속 층(76), 상기 첨가물질 층(77), 상기 상부 씨드층(79) 및 상기 상부 구리 층(80)으로 형성될 수 있다.
도 18을 참조하면, 상기 금속 조합 층(83)을 갖는 기판(51)을 저온 열처리하 여 결정립계면(grain boundary)을 형성할 수 있다. 그러나 상기 저온 열처리는 생략할 수도 있다.
이어서, 상기 금속 조합 층(83)을 평탄화하여 상기 상부 층간절연막(63)을 노출시킨다.
그 결과, 상기 제 1 트렌치들(65) 내에 제 1 배선들(83')이 형성된다. 동시에, 상기 제 2 트렌치(67) 내에는 예비 배선(83")이 형성된다. 상기 제 1 배선들(83')은 차례로 적층된 제 1 장벽금속 패턴(71'), 제 1 하부 씨드 패턴(73') 및 제 1 순수 구리 패턴(75')으로 형성될 수 있다. 또한, 상기 제 1 배선들(83')은 차례로 적층된 상기 제 1 장벽금속 패턴(71') 및 상기 제 1 순수 구리 패턴(75')으로 형성될 수도 있다. 도 9에 도시된 바와 같이, 상기 제 1 트렌치들(65)은 상기 하부 구리 층(75)으로 채워진다. 이에 따라, 상기 제 1 배선들(83') 내에는 상기 첨가물질 층(77)이 잔존되지 않는다. 즉, 상기 제 1 트렌치들(65)의 상부에 적층된 상기 첨가물질 층(77)은 상기 평탄화에 의하여 완전히 제거된다.
반면, 상기 제 2 트렌치(67) 내에는 상기 첨가물질 층(77)이 상기 상부 층간절연막(63)의 상부면보다 아래에 위치하는 바닥면을 갖도록 콘포말하게 적층된다. 상기 중간 장벽금속 층(76)의 바닥면 또한 상기 상부 층간절연막(63)의 상부면보다 아래 레벨에 위치하도록 형성된다. 이에 따라, 상기 예비 배선(83")은 차례로 적층된 제 2 장벽금속 패턴(71"), 제 2 하부 씨드 패턴(73"), 제 2 순수 구리 패턴(75"), 중간 장벽금속 패턴(76'), 첨가물질 패턴(77'), 상부 씨드 패턴(79') 및 상부 순수 구리 패턴(80')으로 형성될 수 있다. 또한, 상기 예비 배선(83")은 차례로 적층된 상기 제 2 장벽금속 패턴(71"), 상기 제 2 순수 구리 패턴(75"), 상기 중간 장벽금속 패턴(76'), 상기 첨가물질 패턴(77') 및 상기 상부 순수 구리 패턴(80')으로 형성될 수도 있다.
상기 예비 배선(83")을 형성하는 동안, 상기 콘택홀(66) 내에 콘택플러그(66P')가 형성될 수 있다. 상기 콘택플러그(66P')는 차례로 적층된 상기 제 2 장벽금속 패턴(71"), 상기 제 2 하부 씨드 패턴(73") 및 상기 제 2 순수 구리 패턴(75")으로 형성될 수 있다.
또한, 상기 제 1 배선들(83')을 형성하는 동안, 상기 다른 콘택홀(68) 내에 다른 콘택플러그(68P')가 형성될 수 있다. 상기 다른 콘택플러그(68P')는 차례로 적층된 상기 제 1 장벽금속 패턴(71'), 상기 제 1 하부 씨드 패턴(73') 및 상기 제 1 순수 구리 패턴(75')으로 형성될 수 있다.
도 19를 참조하면, 상기 예비 배선(83")을 열처리하여 제 2 배선(88)을 형성한다. 상기 열처리는 상기 예비 배선(83")을 갖는 기판(51)을 1min 내지 3600min 동안 150℃ 내지 700℃ 온도로 가열하는 공정을 포함할 수 있다. 예를 들면, 상기 첨가물질 패턴(77')이 상기 알루미늄(Al)을 포함하는 경우에, 상기 열처리는 250℃ 내지 450℃ 온도에서 실시할 수 있다. 상기 첨가물질 패턴(77')이 상기 주석(Sn)을 포함하는 경우에, 상기 열처리는 150℃ 내지 230℃ 온도에서 실시할 수 있다.
상기 열처리에 의하여 상기 제 2 트렌치(67) 내에 구리 합금 패턴(85)이 형성된다. 즉, 상기 예비 배선(83")을 열처리하는 동안, 상기 첨가물질 패턴(77'), 상기 상부 씨드 패턴(79') 및 상기 상부 순수 구리 패턴(80')은 모두 구리 합금으 로 변화되어 상기 구리 합금 패턴(85)이 형성될 수 있다.
반면, 상기 중간 장벽금속 패턴(76')은 상기 제 2 하부 씨드 패턴(73") 및 상기 제 2 순수 구리 패턴(75")의 합금 형성을 차단한다. 즉, 상기 중간 장벽금속 패턴(76')의 하부에 상기 제 2 하부 씨드 패턴(73") 및 상기 제 2 순수 구리 패턴(75")이 잔존될 수 있다. 이 경우에, 상기 제 2 배선(88)은 차례로 적층된 상기 제 2 장벽금속 패턴(71"), 상기 제 2 하부 씨드 패턴(73"), 상기 제 2 순수 구리 패턴(75"), 상기 중간 장벽금속 패턴(76') 및 상기 구리 합금 패턴(85)으로 형성될 수 있다.
상기 제 1 트렌치들(65) 내에는 상기 첨가물질 층(77)이 잔존하지 않는다. 이에 따라, 상기 예비 배선(83")을 열처리하는 동안, 상기 제 1 배선들(83')은 구리 합금으로 변화되지 않는다. 즉, 상기 제 1 배선들(83')은 차례로 적층된 상기 제 1 장벽금속 패턴(71'), 상기 제 1 하부 씨드 패턴(73') 및 상기 제 1 순수 구리 패턴(75')으로 형성될 수 있다. 또한, 상기 제 1 배선들(83')은 차례로 적층된 상기 제 1 장벽금속 패턴(71') 및 상기 제 1 순수 구리 패턴(75')으로 형성될 수도 있다.
결과적으로, 상기 제 1 배선들(83')은 상기 제 1 순수 구리 패턴(75')을 포함하도록 형성하고, 상기 제 2 배선(88)은 상기 구리 합금 패턴(85)을 포함하도록 형성할 수 있다. 또한, 상기 제 1 배선들(83'), 상기 제 2 배선(88) 및 상기 상부 층간절연막(63)의 상부면들은 실질적으로 동일 평면상에 위치하도록 형성할 수 있다. 이에 더하여, 상기 제 2 배선(88)은 상기 제 1 배선들(83') 보다 큰 폭을 갖도 록 형성할 수 있다.
도 20 및 도 21은 본 발명의 실시 예들에 따라 제작된 선택적 구리 합금 배선의 면 저항(sheet resistance) 특성도이다. 도 20 및 도 21의 수평축(Rs)은 면 저항(sheet resistance)을 나타내고 눈금의 단위는 Ω/square 이다. 도 20 및 도 21의 수직축(D)은 누적도수(distribution)를 나타내고 눈금의 단위는 % 이다.
먼저, 상기 선택적 구리 합금 배선의 제작 이력을 간략히 설명한다. 반도체기판 상에 층간절연막을 형성한다. 상기 층간절연막 내에 트렌치들을 형성한다. 상기 트렌치들의 내벽을 콘포말하게 덮는 장벽금속층을 형성한다. 상기 장벽금속층을 갖는 반도체기판 상에 서로 다른 두께의 금속 조합 층을 형성한다. 이어서, 200℃ 온도에서 5min 동안 저온 열처리한다. 화학기계적연마(CMP) 공정을 이용하여 제 1 배선 및 예비 배선을 형성한다. 이어서, 350℃ 온도에서 30min 동안 열처리하여 제 2 배선을 형성한다. 상기 제 1 및 제 2 배선들의 두께는 520 nm로 형성한다.
도 20을 참조하면, 곡선 200은 0.2㎛의 배선 폭 및 800 nm 의 하부 구리 층으로 제 1 배선을 형성하였을 때 측정된 면 저항(sheet resistance) 특성이다. 곡선 201은 0.2㎛의 배선 폭, 100 nm 의 하부 구리 층, 10nm 의 알루미늄 층 및 760nm 의 상부 구리 층으로 제 1 배선을 형성하였을 때 측정된 면 저항 특성이다. 곡선 205는 0.2㎛의 배선 폭, 100 nm 의 하부 구리 층, 50nm 의 알루미늄 층 및 760nm 의 상부 구리 층으로 제 1 배선을 형성하였을 때 측정된 면 저항 특성이다.
도시된 바와 같이, 곡선 200, 곡선 201 및 곡선 205는 누적도수 80%에서 모두 0.055 Ω/square 의 면 저항을 보인다. 즉, 0.2㎛의 배선 폭을 갖는 상기 제 1 배선들은 순수 구리 패턴으로 형성될 수 있음을 알 수 있다.
도 21을 참조하면, 곡선 210은 1.0㎛의 배선 폭 및 800 nm 의 하부 구리 층으로 제 2 배선을 형성하였을 때 측정된 면 저항(sheet resistance) 특성이다. 곡선 211은 1.0㎛의 배선 폭, 100 nm 의 하부 구리 층, 10nm 의 알루미늄 층 및 760nm 의 상부 구리 층으로 제 2 배선을 형성하였을 때 측정된 면 저항 특성이다. 곡선 215는 1.0㎛의 배선 폭, 100 nm 의 하부 구리 층, 50nm 의 알루미늄 층 및 760nm 의 상부 구리 층으로 제 2 배선을 형성하였을 때 측정된 면 저항 특성이다.
도시된 바와 같이, 곡선 210은 누적도수 80%에서 0.05 Ω/square, 곡선 211은 누적도수 80%에서 0.08 Ω/square 및 곡선 215는 누적도수 80%에서 0.12 Ω/square 의 면 저항을 보인다. 즉, 1.0㎛의 배선 폭을 갖는 상기 제 2 배선들은 상기 알루미늄 층에 의해 구리 알루미늄 합금 패턴으로 형성될 수 있음을 알 수 있다. 또한, 상기 알루미늄 층의 두께에 따라 구리 알루미늄 합금 패턴의 합금비율을 조절할 수 있음을 알 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 싱글 다마신(single damascene) 공정에 의한 반도체소자의 선택적 구리 합금 배선 및 그 제조방법에도 적용될 수 있다.
상술한 바와 같이 본 발명에 따르면, 기판 상에 제 1 배선 및 상기 제 1 배선보다 큰 폭을 갖는 제 2 배선이 제공된다. 상기 제 1 배선은 순수 구리 패턴을 구비한다. 상기 제 2 배선은 구리 합금 패턴을 구비한다. 이에 따라, 상기 제 1 배선은 낮은 저항을 갖는다. 반면, 상기 제 2 배선은 우수한 신뢰성을 갖는다. 결과적으로, 좁은 배선의 저항 증가를 방지하면서 넓은 배선의 신뢰성을 높일 수 있는 반도체소자의 선택적 구리 합금 배선을 구현할 수 있다.

Claims (59)

  1. 기판;
    상기 기판 상에 배치된 절연막;
    상기 절연막 내에 배치된 제 1 배선; 및
    상기 절연막 내에 배치되고 상기 제 1 배선보다 큰 폭을 가지는 제 2 배선을 포함하되, 상기 제 1 배선은 제 1 순수 구리 패턴을 구비하며 상기 제 2 배선은 구리 합금 패턴을 구비하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  2. 제 1 항에 있어서,
    상기 구리 합금 패턴은 구리(Cu) 및 첨가물질로 이루어진 합금 층인 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  3. 제 2 항에 있어서,
    상기 첨가물질은 알루미늄(Al), 주석(Sn), 납(Pb), 아연(Zn), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag), 금(Au), 인듐(In), 마그네슘(Mg), 구리 알루미늄 합금(Cu-Al alloy) 및 구리 주석 합금(Cu-Sn alloy)으로 이루어진 일군에서 선택된 적어도 하나인 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  4. 제 1 항에 있어서,
    상기 제 1 순수 구리 패턴의 측벽들 및 하부면들을 둘러싸도록 배치된 제 1 하부 씨드 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  5. 제 1 항에 있어서,
    상기 제 1 순수 구리 패턴의 측벽들 및 하부면들을 둘러싸도록 배치된 제 1 장벽금속 패턴; 및
    상기 구리 합금 패턴의 측벽들 및 하부면들을 둘러싸도록 배치된 제 2 장벽금속 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  6. 제 1 항에 있어서,
    상기 제 2 배선은 상기 구리 합금 패턴 상에 적층된 상부 순수 구리 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  7. 제 6 항에 있어서,
    상기 제 2 배선은 상기 구리 합금 패턴 상에 적층된 상부 장벽금속 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  8. 제 7 항에 있어서,
    상기 제 2 배선은 상기 상부 장벽금속 패턴 및 상기 상부 순수 구리 패턴 사이에 개재된 상부 씨드 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  9. 제 1 항에 있어서,
    상기 제 2 배선은 상기 구리 합금 패턴의 측벽들 및 하부면을 둘러싸도록 배치된 제 2 순수 구리 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  10. 제 9 항에 있어서,
    상기 제 2 배선은 상기 구리 합금 패턴 및 상기 제 2 순수 구리 패턴 사이에 개재된 중간 장벽금속 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  11. 제 9 항에 있어서,
    상기 제 2 순수 구리 패턴의 측벽들 및 하부면을 둘러싸도록 배치된 제 2 하부 씨드 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  12. 제 9 항에 있어서,
    상기 제 2 순수 구리 패턴의 측벽들 및 하부면을 둘러싸도록 배치된 제 2 장벽금속 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  13. 기판;
    상기 기판 상에 배치된 절연막;
    상기 절연막 내에 배치된 제 1 배선;
    상기 절연막 내에 배치되고 상기 제 1 배선보다 큰 폭을 가지는 제 2 배선;
    상기 제 2 배선의 하부에 이격되어 배치되는 하부 도전성패턴; 및
    상기 절연막을 관통하며 상기 하부 도전성패턴 및 상기 제 2 배선 사이에 배치된 콘택플러그를 포함하되, 상기 제 1 배선은 제 1 순수 구리 패턴을 구비하며 상기 제 2 배선은 구리 합금 패턴을 구비하고, 상기 콘택플러그의 일단은 상기 하부 도전성패턴에 접촉되며 상기 콘택플러그의 타단은 상기 제 2 배선에 접촉되는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  14. 제 13 항에 있어서,
    상기 구리 합금 패턴은 구리(Cu) 및 첨가물질로 이루어진 합금 층인 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  15. 제 14 항에 있어서,
    상기 첨가물질은 알루미늄(Al), 주석(Sn), 납(Pb), 아연(Zn), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag), 금(Au), 인듐(In), 마그네슘(Mg), 구리 알루미늄 합금(Cu-Al alloy) 및 구리 주석 합금(Cu-Sn alloy)으로 이루어진 일군에서 선택된 적어도 하나인 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  16. 제 13 항에 있어서,
    상기 제 1 순수 구리 패턴의 측벽들 및 하부면들을 둘러싸도록 배치된 제 1 장벽금속 패턴; 및
    상기 구리 합금 패턴의 측벽들 및 하부면들을 둘러싸도록 배치된 제 2 장벽금속 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  17. 제 13 항에 있어서,
    상기 제 2 배선은 상기 구리 합금 패턴 상에 적층된 상부 순수 구리 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  18. 제 17 항에 있어서,
    상기 제 2 배선은 상기 구리 합금 패턴 및 상기 상부 순수 구리 패턴 사이에 개재된 상부 장벽금속 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택 적 구리 합금 배선.
  19. 제 13 항에 있어서,
    상기 제 2 배선은 상기 구리 합금 패턴의 측벽들 및 하부면을 둘러싸도록 배치된 제 2 순수 구리 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  20. 제 19 항에 있어서,
    상기 제 2 배선은 상기 구리 합금 패턴 및 상기 제 2 순수 구리 패턴 사이에 개재된 중간 장벽금속 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  21. 제 19 항에 있어서,
    상기 제 2 순수 구리 패턴의 측벽들 및 하부면을 둘러싸도록 배치된 제 2 장벽금속 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  22. 제 13 항에 있어서,
    상기 콘택플러그는 상기 구리 합금 패턴을 구비하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  23. 제 22 항에 있어서,
    상기 콘택플러그는 상기 구리 합금 패턴의 측벽들 및 하부면을 둘러싸도록 배치된 제 2 장벽금속 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  24. 제 13 항에 있어서,
    상기 콘택플러그는 제 2 순수 구리 패턴을 구비하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  25. 제 24 항에 있어서,
    상기 콘택플러그는 상기 제 2 순수 구리 패턴의 측벽들 및 하부면을 둘러싸도록 배치된 제 2 장벽금속 패턴을 더 포함하는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  26. 제 13 항에 있어서,
    상기 제 1 배선의 하부에 이격되어 배치되는 다른 하부 도전성패턴; 및
    상기 절연막을 관통하며 상기 다른 하부 도전성패턴 및 상기 제 1 배선 사이에 배치된 다른 콘택플러그를 더 포함하되, 상기 다른 콘택플러그는 상기 제 1 순수 구리 패턴을 구비하고, 상기 다른 콘택플러그의 일단은 상기 다른 하부 도전성 패턴에 접촉되며 상기 다른 콘택플러그의 타단은 상기 제 1 배선에 접촉되는 것을 특징으로 하는 반도체소자의 선택적 구리 합금 배선.
  27. 기판 상에 절연막을 형성하고,
    상기 절연막 내에 제 1 트렌치 및 제 2 트렌치를 형성하되, 상기 제 2 트렌치는 상기 제 1 트렌치 보다 큰 폭을 갖도록 형성하고,
    상기 제 1 트렌치 및 상기 제 2 트렌치를 채우고 상기 기판 상을 덮는 금속 조합 층을 형성하고,
    상기 금속 조합 층을 이용하여 상기 제 1 트렌치 내에 제 1 배선 및 상기 제 2 트렌치 내에 제 2 배선을 형성하는 것을 포함하되, 상기 제 1 배선은 제 1 순수 구리 패턴을 구비하도록 형성하며 상기 제 2 배선은 구리 합금 패턴을 구비하도록 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  28. 제 27 항에 있어서,
    상기 금속 조합 층을 형성하는 것은
    상기 제 1 트렌치를 완전히 채우고 상기 제 2 트렌치의 내부를 콘포말하게 덮는 하부 구리 층을 형성하고,
    상기 하부 구리 층을 갖는 기판 상에 첨가물질 층을 형성하는 것을 포함하되, 상기 첨가물질 층의 하부면은 상기 절연막의 상부면 보다 아래 레벨에 위치하도록 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  29. 제 28 항에 있어서,
    상기 첨가물질 층은 알루미늄(Al), 주석(Sn), 납(Pb), 아연(Zn), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag), 금(Au), 인듐(In), 마그네슘(Mg), 구리 알루미늄 합금(Cu-Al alloy) 및 구리 주석 합금(Cu-Sn alloy)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 합금 층으로 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  30. 제 28 항에 있어서,
    상기 하부 구리 층을 형성하기 전에,
    상기 제 1 트렌치 및 상기 제 2 트렌치의 내부를 콘포말하게 덮는 장벽금속 층을 형성하는 것을 더 포함하는 반도체소자의 배선 형성방법.
  31. 제 30 항에 있어서,
    상기 장벽금속층은 탄탈룸(Ta), 질화탄탈룸(TaN), 티타늄(Ti), 질화티타늄(TiN), 질화실리콘티타늄(TiSiN) 및 질화텅스텐(WN)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 조합 층으로 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  32. 제 28 항에 있어서,
    상기 하부 구리 층을 형성하기 전에,
    상기 제 1 트렌치 및 상기 제 2 트렌치의 내부를 콘포말하게 덮는 하부 씨드 층을 형성하는 것을 더 포함하는 반도체소자의 배선 형성방법.
  33. 제 32 항에 있어서,
    상기 하부 씨드 층은 구리(Cu), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag) 및 금(Au)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 합금 층으로 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  34. 제 28 항에 있어서,
    상기 첨가물질 층을 형성한 후,
    상기 첨가물질 층을 갖는 기판 상에 상부 씨드 층을 형성하는 것을 더 포함하는 반도체소자의 배선 형성방법.
  35. 제 34 항에 있어서,
    상기 상부 씨드 층은 구리(Cu), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag) 및 금(Au)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 합금 층으로 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  36. 제 28 항에 있어서,
    상기 첨가물질 층을 형성한 후,
    상기 첨가물질 층을 갖는 기판 상에 상부 구리 층을 형성하는 것을 더 포함하는 반도체소자의 배선 형성방법.
  37. 제 36 항에 있어서,
    상기 상부 구리 층을 형성하기 전에,
    상기 첨가물질 층을 갖는 기판 상에 상부 장벽금속 층을 형성하는 것을 더 포함하되, 상기 상부 장벽금속 층의 하부면은 상기 절연막의 상부면 보다 아래 레벨에 위치하도록 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  38. 제 37 항에 있어서,
    상기 상부 장벽금속 층은 탄탈룸(Ta), 질화탄탈룸(TaN), 티타늄(Ti), 질화티타늄(TiN), 질화실리콘티타늄(TiSiN) 및 질화텅스텐(WN)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 조합 층으로 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  39. 제 28 항에 있어서,
    상기 첨가물질 층을 형성하기 전에,
    상기 하부 구리 층을 갖는 기판 상에 중간 장벽금속층을 형성하는 것을 더 포함하는 반도체소자의 배선 형성방법.
  40. 제 39 항에 있어서,
    상기 중간 장벽금속층은 탄탈룸(Ta), 질화탄탈룸(TaN), 티타늄(Ti), 질화티타늄(TiN), 질화실리콘티타늄(TiSiN) 및 질화텅스텐(WN)으로 이루어진 일군에서 선택된 하나의 물질 층 또는 이들의 조합 층으로 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  41. 제 27 항에 있어서,
    상기 금속 조합 층을 형성하는 것은
    상기 제 1 트렌치 및 상기 제 2 트렌치의 내부를 콘포말하게 덮는 장벽금속 층을 형성하고,
    상기 제 1 트렌치 및 상기 제 2 트렌치의 내부를 콘포말하게 덮는 하부 씨드 층을 형성하고,
    상기 제 1 트렌치를 완전히 채우고 상기 제 2 트렌치의 내부를 콘포말하게 덮는 하부 구리 층을 형성하고,
    상기 하부 구리 층을 갖는 기판 상에 첨가물질 층을 형성하되, 상기 첨가물질 층의 하부면은 상기 절연막의 상부면 보다 아래 레벨에 위치하도록 형성하고,
    상기 첨가물질 층을 갖는 기판 상에 상부 씨드 층을 형성하고,
    상기 상부 씨드 층을 갖는 기판 상에 상부 구리 층을 형성하는 것을 포함하는 반도체소자의 배선 형성방법.
  42. 제 27 항에 있어서,
    상기 금속 조합 층을 이용하여 상기 제 1 배선 및 상기 제 2 배선을 형성하는 것은
    상기 금속 조합 층을 평탄화하여 상기 제 1 트렌치 내에 상기 제 1 배선 및 상기 제 2 트렌치 내에 예비 배선을 형성하고,
    상기 예비 배선을 열처리하여 상기 제 2 배선을 형성하는 것을 포함하는 반도체소자의 배선 형성방법.
  43. 제 42 항에 있어서,
    상기 금속 조합 층을 평탄화하는 것은 상기 절연막을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정을 이용하여 수행하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  44. 제 42 항에 있어서,
    상기 열처리는 250℃ 내지 450℃에서 수행하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  45. 제 42 항에 있어서,
    상기 열처리는 150℃ 내지 230℃에서 수행하는 것을 특징으로 하는 반도체소 자의 배선 형성방법.
  46. 기판 상에 절연막을 형성하고,
    상기 절연막 내에 제 1 트렌치, 상기 제 1 트렌치 보다 큰 폭을 갖는 제 2 트렌치, 및 상기 제 2 트렌치의 바닥에 상기 절연막을 아래로 관통하는 콘택홀을 형성하고,
    상기 제 1 트렌치, 상기 콘택홀, 및 상기 제 2 트렌치를 채우고 상기 기판 상을 덮는 금속 조합 층을 형성하고,
    상기 금속 조합 층을 이용하여 상기 제 1 트렌치 내에 제 1 배선, 상기 콘택홀 내에 콘택플러그, 및 상기 제 2 트렌치 내에 제 2 배선을 형성하는 것을 포함하되, 상기 제 1 배선은 제 1 순수 구리 패턴을 구비하도록 형성하며 상기 제 2 배선은 구리 합금 패턴을 구비하도록 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  47. 제 46 항에 있어서,
    상기 금속 조합 층을 형성하는 것은
    상기 제 1 트렌치 및 상기 콘택홀을 완전히 채우고 상기 제 2 트렌치의 내부를 콘포말하게 덮는 하부 구리 층을 형성하고,
    상기 하부 구리 층을 갖는 기판 상에 첨가물질 층을 형성하는 것을 포함하되, 상기 첨가물질 층의 하부면은 상기 절연막의 상부면 보다 아래 레벨에 위치하 도록 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  48. 제 46 항에 있어서,
    상기 금속 조합 층을 형성하는 것은
    상기 제 1 트렌치, 상기 콘택홀, 및 상기 제 2 트렌치의 내부를 콘포말하게 덮는 장벽금속 층을 형성하고,
    상기 제 1 트렌치, 상기 콘택홀, 및 상기 제 2 트렌치의 내부를 콘포말하게 덮는 하부 씨드 층을 형성하고,
    상기 제 1 트렌치 및 상기 콘택홀을 완전히 채우고 상기 제 2 트렌치의 내부를 콘포말하게 덮는 하부 구리 층을 형성하고,
    상기 하부 구리 층을 갖는 기판 상에 첨가물질 층을 형성하되, 상기 첨가물질 층의 하부면은 상기 절연막의 상부면 보다 아래 레벨에 위치하도록 형성하고,
    상기 첨가물질 층을 갖는 기판 상에 상부 씨드 층을 형성하고,
    상기 상부 씨드 층을 갖는 기판 상에 상부 구리 층을 형성하는 것을 포함하는 반도체소자의 배선 형성방법.
  49. 제 46 항에 있어서,
    상기 금속 조합 층을 형성하는 것은
    상기 제 1 트렌치, 상기 콘택홀 및 상기 제 2 트렌치의 내부를 콘포말하게 덮는 장벽금속 층을 형성하고,
    상기 제 1 트렌치, 상기 콘택홀 및 상기 제 2 트렌치의 내부를 콘포말하게 덮는 하부 씨드 층을 형성하고,
    상기 제 1 트렌치 및 상기 콘택홀을 완전히 채우고 상기 제 2 트렌치의 내부를 콘포말하게 덮는 하부 구리 층을 형성하고,
    상기 하부 구리 층을 갖는 기판 상에 첨가물질 층을 형성하되, 상기 첨가물질 층의 하부면은 상기 절연막의 상부면 보다 아래 레벨에 위치하도록 형성하고,
    상기 첨가물질 층을 갖는 기판 상에 상부 장벽금속 층을 형성하되, 상기 상부 장벽금속 층의 하부면은 상기 절연막의 상부면 보다 아래 레벨에 위치하도록 형성하고,
    상기 상부 장벽금속 층을 갖는 기판 상에 상부 씨드 층을 형성하고,
    상기 상부 씨드 층을 갖는 기판 상에 상부 구리 층을 형성하는 것을 포함하는 반도체소자의 배선 형성방법.
  50. 제 46 항에 있어서,
    상기 금속 조합 층을 형성하는 것은
    상기 제 1 트렌치, 상기 콘택홀 및 상기 제 2 트렌치의 내부를 콘포말하게 덮는 장벽금속 층을 형성하고,
    상기 제 1 트렌치, 상기 콘택홀 및 상기 제 2 트렌치의 내부를 콘포말하게 덮는 하부 씨드 층을 형성하고,
    상기 제 1 트렌치 및 상기 콘택홀을 완전히 채우고 상기 제 2 트렌치의 내부 를 콘포말하게 덮는 하부 구리 층을 형성하고,
    상기 하부 구리 층을 갖는 기판 상에 중간 장벽금속층을 형성하고,
    상기 중간 장벽금속층을 갖는 기판 상에 첨가물질 층을 형성하되, 상기 첨가물질 층의 하부면은 상기 절연막의 상부면 보다 아래 레벨에 위치하도록 형성하고,
    상기 첨가물질 층을 갖는 기판 상에 상부 씨드 층을 형성하되, 상기 상부 씨드 층의 하부면은 상기 절연막의 상부면 보다 아래 레벨에 위치하도록 형성하고,
    상기 상부 씨드 층을 갖는 기판 상에 상부 구리 층을 형성하는 것을 포함하는 반도체소자의 배선 형성방법.
  51. 제 46 항에 있어서,
    상기 금속 조합 층을 이용하여 상기 제 1 배선, 상기 콘택플러그, 및 상기 제 2 배선을 형성하는 것은
    상기 금속 조합 층을 평탄화하여 상기 제 1 트렌치 내에 상기 제 1 배선, 상기 콘택홀 내에 상기 콘택플러그, 및 상기 제 2 트렌치 내에 예비 배선을 형성하고,
    상기 예비 배선을 열처리하여 상기 제 2 배선을 형성하는 것을 포함하는 반도체소자의 배선 형성방법.
  52. 제 51 항에 있어서,
    상기 금속 조합 층을 평탄화하는 것은 상기 절연막을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정을 이용하여 수행하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  53. 제 51 항에 있어서,
    상기 열처리는 250℃ 내지 450℃에서 수행하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  54. 제 51 항에 있어서,
    상기 열처리는 150℃ 내지 230℃에서 수행하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  55. 제 51 항에 있어서,
    상기 예비 배선을 열처리하는 동안
    상기 콘택플러그를 구리 합금 플러그로 변화시키는 것을 포함하되, 상기 구리 합금 플러그는 상기 구리 합금 패턴을 구비하도록 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  56. 제 46 항에 있어서,
    상기 제 1 배선은 차례로 적층된 제 1 장벽금속 패턴 및 상기 제 1 순수 구리 패턴으로 형성하고, 상기 콘택플러그는 차례로 적층된 제 2 장벽금속 패턴 및 제 2 순수 구리 패턴으로 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
  57. 제 56 항에 있어서,
    상기 제 1 장벽금속 패턴 및 상기 제 1 순수 구리 패턴 사이에 제 1 하부 씨드 패턴을 형성하고, 상기 제 2 장벽금속 패턴 및 상기 제 2 순수 구리 패턴 사이에 제 2 하부 씨드 패턴을 형성하는 것을 더 포함하는 반도체소자의 배선 형성방법.
  58. 제 46 항에 있어서,
    상기 제 1 트렌치의 바닥에 상기 절연막을 아래로 관통하는 다른 콘택홀을 형성하는 것을 더 포함하는 반도체소자의 배선 형성방법.
  59. 제 58 항에 있어서,
    상기 다른 콘택홀 내에 다른 콘택플러그를 형성하는 것을 더 포함하되, 상기 다른 콘택플러그는 상기 제 1 순수 구리 패턴을 구비하는 것을 특징으로 하는 반도체소자의 배선 형성방법.
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