KR20050030709A - 금속배선의 상부영역에 합금막을 갖는 반도체 소자의 제조방법들 - Google Patents

금속배선의 상부영역에 합금막을 갖는 반도체 소자의 제조방법들 Download PDF

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Abstract

금속배선의 상부영역에 합금막을 갖는 반도체 소자의 제조 방법들을 제공한다. 이를 위해, 반도체 기판 상의 층간절연막을 선택적으로 식각하여 금속배선 영역을 정의하는 적어도 하나의 개구부를 형성한다. 상기 개구부를 갖는 층간절연막 상에 금속확산방지막을 형성한다. 상기 개구부 내에 금속막 패턴을 형성한다. 상기 금속막 패턴의 저면 및 측면은 상기 금속확산방지막으로 둘러싸인다. 상기 금속막 패턴과 접하는 확산원소 제공막을 형성한다. 열처리를 실시하여 상기 금속막 패턴의 상부면과 상기 확산원소 제공막을 반응시켜 합금막을 형성한다.

Description

금속배선의 상부영역에 합금막을 갖는 반도체 소자의 제조 방법들{Methods of fabricating a semiconductor device comprising alloy layers on upper regions of metal wires}
본 발명은 반도체 소자 제조 분야에 관한 것으로, 보다 상세하게 반도체 소자의 금속배선 형성 방법들에 관한 것이다.
고집적 반도체 소자는 다층 구조의 금속배선을 이용하여 상, 하층간의 소자를 연결한다. 소자의 집적도 향상에 따라 반도체 소자의 배선 재료로서 보다 낮은 비저항을 갖는 물질이 이용된다. 즉, 비저항(resistivity)이 약 2.74(μΩ·㎝)인 Al을 대신하여, 비저항이 약 1.72(μΩ·㎝)인 Cu가 이용되고 있다.
금속막은 절연막에 대해 상대적으로 식각이 어렵기 때문에, 금속막을 패터닝하기 위하여 듀얼 다마신(dual damascene) 공정이 이용되고 있다. 그러나, 듀얼 다마신 공정에 의해 형성된 비아는 일렉트로 마이그레이션(electromigration)에 보다 취약한 단점이 있다.
도 1은 종래 듀얼 다마신 공정에 따라 금속배선을 형성한 것을 보이는 단면도이다. 반도체 기판(202) 상의 하부 금속배선(202)을 덮는 층간절연막(208)을 선택적으로 식각하여 트렌치를 마련하고, 상기 트렌치 내에 상부 금속배선(212)을 형성한다. 상부 금속배선(212)은 금속 비아들(218, 220)을 통하여 하부 금속배선(206)과 연결된다. 하부 금속배선(206)에 전압이 인가되면, 이웃하는 두 금속 비아들(218, 220) 중 제1 금속비아(218)는 음극을 제공하고 제2 금속비아(220)는 양극을 제공한다. 상기 음극과 양극 사이의 전위차는 양극에서 음극으로의 전류 흐름의 원인이 된다. 즉, 상부 금속배선(212)을 통하여 제1 금속 비아(218)로부터 제2 금속 비아(220)로 전자(e-)가 이동한다. 이동하는 전자들은 제1 금속 비아(218)로부터 제2 금속 비아(220)의 방향으로 금속 원자들에 힘을 가하는 전자 바람(electron wind)을 생성시킨다. 금속 비아들(218, 220) 저면의 확산방지막(210)은 금속 비아들(218, 220) 내의 전자와 원자들이 하부 금속배선(206)으로 이동하는 것을 방지한다. 그 결과, 음극을 제공하는 제1 금속 비아(218)의 저면에는 보이드(214)가 형성되고, 양극을 제공하는 제2 금속 비아(220) 저면에는 전자가 축적되어 힐락(hill lock)(216)이 형성된다. 상기 보이드(214) 형성에 따라 소자의 신뢰성이 저하되는 문제점이 있다.
Cu는 Al에 비해 녹는점이 높아 일렉트로 마이그레이션 및 스트레스 마이그레이션(stress migration)에 대한 저항성이 커 신뢰성 측면에서 유리할 것으로 예상되었다. 그러나, 연구결과 Cu는 Al과 다른 메커니즘(mechanism)에 의한 일렉트로 마이그레션 및 스트레스 마이그레이션이 나타나는 것으로 보고되고 있다. 즉, Al의 경우 결정립 경계(grain boundary)를 통한 대량 이동(mass transportation)에 의해 일렉트로 마이그레이션이 나타났으나, Cu의 경우는 경계 또는 표면 확산(interfacial or surface diffusion)에 의해 일렉트로 마이그레이션이 나타나는 것으로 보고되고 있다.
한편, 스트레스 마이그레이션은 금속막과 접촉되는 물질간의 열팽창율 등의 물성 상수 차이에 의해 나타난다. 스트레스 마이그레이션에 의해 공공(vacancy)의 이동이 일어나서 보이드가 형성되거나, 금속막의 들림이 나타나 접속 불량이 일어난다. Al의 경우는 좁은 영역에서 스트레스 마이그레이션이 나타나는데 반하여, Cu의 경우는 넓은 영역에서 스트레스 마이그레이션이 나타나 접속 불량이 보다 악화되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 금속배선의 상부영역에 합금막을 갖는 반도체 소자의 제조 방법들을 제공하는데 있다.
본 발명의 일 양태에 따른 반도체 소자 제조 방법은, 반도체 기판 상의 층간절연막을 선택적으로 식각하여 금속배선 영역을 정의하는 적어도 하나의 개구부를 형성하는 것을 포함한다. 상기 개구부를 갖는 층간절연막 상에 금속확산방지막을 형성한다. 상기 개구부 내에 금속막 패턴을 형성한다. 상기 금속막 패턴의 저면 및 측면은 상기 금속확산방지막으로 둘러싸인다. 상기 금속막 패턴의 상부면과 접하는 확산원소 제공막을 형성한다. 열처리를 실시하여 상기 금속막 패턴과 상기 확산원소 제공막을 반응시켜 합금막을 형성한다.
본 발명의 다른 양태에 따른 반도체 소자 제조 방법은, 반도체 기판 상의 층간절연막을 선택적으로 식각하여 좁은 폭의 금속배선 영역을 정의하는 제1 트렌치와 넓은 폭의 금속배선 영역을 정의하는 제2 트렌치를 형성하는 것을 포함한다. 상기 제1 트렌치 및 상기 제2 트렌치를 갖는 층간절연막 상에 금속확산방지막을 형성한다. 상기 금속확산방지막 상에 제1 금속막을 형성하여 상기 제1 트렌치를 완전히 채우고 상기 제2 트렌치는 일 부분을 채운다. 상기 제1 금속막 상에 확산원소 제공막을 형성한다. 상기 확산원소 제공막에 제2 금속막을 형성하여 상기 제2 트렌치를 완전히 채운다. 열처리를 실시하여 상기 제1 금속막, 상기 확산원소 제공막 및 상기 제2 금속막을 반응시켜, 상기 제1 트렌치의 입구를 덮는 제1 합금막 및 상기 제2 트렌치의 입구를 덮으며 상기 제1 합금막보다 두꺼운 제2 합금막을 형성한다. 상기 층간절연막 표면이 노출될 때까지 상기 제2 금속막, 상기 제1 합금막, 상기 제2 합금막 및 상기 금속확산방지막을 제거하여 상기 제1 트렌치 및 상기 제2 트렌치 내에 각각 금속막 패턴, 합금막 패턴 및 금속확산방지막 패턴으로 이루어지는 제1 금속배선 및 제2 금속배선을 형성한다. 상기 제2 금속배선은 상대적으로 두꺼운 합금막 패턴을 갖는다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 반도체 소자 제조 공정 단면도들이다.
도 2a를 참조하면, 상대적으로 좁은 폭의 금속배선이 형성되는 제1 영역(Ⅰ)과 상대적으로 넓은 폭의 금속배선이 형성되는 제2 영역(Ⅱ)을 갖는 반도체 기판을 마련한다. 상기 반도체 기판(10) 상에 층간절연막(20)을 형성하고 선택적으로 식각하여, 상기 층간절연막(20) 내에 금속배선이 형성될 영역을 정의하는 개구부들로서 트렌치들을 형성한다. 본 실시예에서, 상기 제1 영역(Ⅰ)에 상대적으로 좁은 폭의 트렌치(21)를 적어도 하나 형성하고, 상기 제2 영역(Ⅱ)에 넓은 폭의 트렌치(22)를 적어도 하나 형성한다.
이어서, 금속확산방지막(30)을 형성하여 상기 트렌치들(21, 22)을 갖는 상기 층간절연막(20)을 덮는다. 이어서, 상기 금속확산방지막(30) 상에 Cu를 증착하여 씨드막(40)을 형성한다. 상기 씨드막(40)은 후속되는 전기도금법(electroplating)을 이용한 금속막 형성 공정에서 전극과 연결된다. 따라서, 금속막 형성 방법에 따라 상기 씨드막(40)의 형성을 생략할 수도 있다.
도 2b를 참조하면, 전기도금법으로 상기 씨드막(40) 상에 금속막(50)을 형성하여 상기 트렌치들(21, 22)을 채운다. 이어서, 금속막(50)의 결정 성장을 위한 열처리를 실시한다. 본 실시예에서, 상기 금속막(50)은 Cu로 형성한다.
도 2c를 참조하면, 상기 씨드막(40)의 상부면이 노출될 때까지 상기 금속막(50)을 CMP(chemical mechanical polishing)하여 상기 각 트렌치(21, 22) 내에 금속막 패턴(50a)을 형성한다. 상기 금속막 패턴(50)은 상기 층간절연막(20)의 표면이 노출될 때까지 CMP를 진행하여 형성할 수도 있다.
도 2d를 참조하면, 상기 금속막 패턴(50a)이 형성된 상기 반도체 기판(10) 상에 확산원소 제공막(alloying element providing layer)(60)을 형성한다. 상기 확산원소 제공막(60)은 상기 금속막 패턴(50a)과 접하도록 형성한다. 상기 확산원소 제공막(60)은 Al, Sn, Mg 및 Ti로 이루어지는 그룹에서 선택된 어느 하나의 물질로 이루어진 단일 금속막으로 형성한다. 또는, 상기 확산원소 제공막(60)은 Cu-Al, Cu-Sn, Cu-Mg 및 Cu-Ti로 이루어지는 그룹에서 선택된 Cu-합금막으로 형성할 수도 있다.
도 2e를 참조하면, 열처리를 실시하여 상기 확산원소 제공막(60)과 상기 금속막 패턴(50a)을 반응시켜 상기 금속막 패턴(50a) 상부면에 확산원소를 고용시킴으로써 합금막(70)을 형성한다. 이에 따라, 상기 트렌치들(21, 22)의 각 입구는 상기 합금막(70)으로 덮인다. 상기 열처리 과정에서 상기 씨드막(40)도 함께 반응하여 상기 합금막(70)을 이루게 된다.
상기 합금막(70) 형성을 위한 열처리 과정에서 상기 금속막 패턴(50a)의 일부는 반응되지 않고 트렌치들(21 22) 내에 잔류한다. 이에 따라, 상기 트렌치들(21, 22) 내에 상기 합금막(70)으로 덮인 금속막 패턴(50b)이 형성된다.
한편, 상기 열처리는 비아의 신뢰성에 영향을 주지 않는 낮은 온도에서 실시하는 것이 바람직하다. 본 실시예에서, 상기 열처리는 100 ℃ 내지 400 ℃ 온도에서 실시한다.
도 2f를 참조하면, 상기 층간절연막(20)의 표면이 노출될 때까지 상기 합금막(70) 및 상기 금속확산방지막(30)을 CMP하여, 상기 트렌치들(21, 22) 내에 금속배선들(100)을 형성한다. 상기 금속배선(100)은 금속막 패턴(50b), 상기 금속막 패턴(50b)의 저면 및 측면을 둘러싸는 금속확산방지막 패턴(30a) 및 상기 금속막 패턴(50b)을 덮는 합금막 패턴(70a)을 포함한다. 상술한 과정에 따라 씨드막(40)을 형성한 경우, 상기 금속배선(100)은 상기 금속막 패턴(50b)과 상기 씨드막 패턴(40a) 사이에 개재된 씨드막 패턴(40a)을 더 포함할 수도 있다.
다음의 제2 실시예에서는 상대적으로 폭이 넓은 금속배선 표면에 보다 두꺼운 합금막을 형성하는 방법을 보인다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 반도체 소자 제조 공정 단면도들이다.
도 3a를 참조하면, 상술한 본 발명의 제1 실시예에 따라 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 각각 상대적으로 폭이 좁은 제1 트렌치(21)와 상대적으로 폭이 넓은 제2 트렌치(22)를 형성한다. 금속확산방지막(30) 및 씨드막(40)을 차례로 형성하여 상기 트렌치들(21, 22)을 갖는 상기 층간절연막(20)을 덮는다.
이어서, 전기도금법으로 상기 씨드막(40) 상에 제1 금속막(50)을 형성한다. 이때, 폭이 좁은 상기 제1 트렌치(21)의 내부는 상대적으로 빨리 상기 제1 금속막(50)으로 채워진다. 예를 들어, 상기 제1 트렌치(21)를 채울 정도로 상기 제1 금속막(50)을 형성하면, 폭이 넓은 상기 제2 트렌치(22)는 일부만이 상기 제1 금속막(50)으로 채워진다. 상기 제1 금속막(50)의 두께는 상기 트렌치들(21, 22)의 깊이에 따라 변화할 수 있다. 본 실시예에서, 상기 트렌치들(21, 22)은 1000 Å 내지 4000 Å 깊이로 형성하고, 상기 제1 금속막(50)은 100 Å 내지 5000 Å 두께로 형성한다.
도 3b를 참조하면, 상기 제1 금속막(50) 상에 확산원소 제공막(60)을 형성한다.
도 3c를 참조하면, 상기 확산원소 제공막(60) 상에 제2 금속막(55)을 형성한다. 상기 제2 금속막(55)은 상기 제1 금속막(50)과 동일한 물질로 형성한다. 이에 따라, 상기 확산원소 제공막(60)은 상기 제1 금속막(50)과 상기 제2 금속막(55)의 사이에 개재된다. 따라서, 후속 공정에서 이종 계면(hetero-interface)에 의해 결정 성장이 방해되지 않도록 상기 확산원소 제공막(60)은 상기 제1 금속막(50)과 상기 제2 금속막(55)을 이루는 원소의 합금막으로 형성하는 것이 바람직하다. 예를 들어, 상기 제1 금속막(50) 및 상기 제2 금속막(55)을 Cu로 형성하는 경우, 상기 확산원소 제공막(60)은 Cu-Al, Cu-Sn, Cu-Mg 및 Cu-Ti로 이루어지는 그룹에서 선택된 Cu-합금막으로 형성한다. 한편, 상기 제2 금속막(55)을 전기도금으로 형성할 경우, 상기 확산원소 제공막(60)에 전극이 연결될 수도 있다.
도 3d를 참조하면, 전술한 본 발명의 제1 실시예와 동일한 조건으로 열처리를 실시하여 상기 제1 금속막(50) 및 상기 제2 금속막(55)을 상기 확산원소 제공막(60)과 반응시켜 제1 금속막(50)과 상기 제2 금속막(55) 사이에 합금막(70)을 형성한다. 이에 따라, 상기 제1 트렌치(21)의 입구에는 상대적으로 얇게, 상기 제2 트렌치(22)의 입구에는 상대적으로 두껍게 상기 합금막(70)이 형성된다. 한편, 상기 열처리의 온도 및 시간을 조절함으로써 상기 합금막(70)을 형성하는 과정에서 상기 제1 금속막(50) 및 상기 제2 금속막(55)의 결정 성장도 함께 이루어지도록 할 수도 있다.
도 3e를 참조하면, 상기 층간절연막(20)의 표면이 노출될 때까지 상기 제2 금속막(55), 상기 합금막(70) 및 상기 금속확산방지막(30)을 화학기계적연마하여 제거한다. 이에 따라, 상기 제1 트렌치(21) 및 제2 트렌치(22) 내에 금속배선들(100a, 100b)이 형성된다.
상기 금속배선들(100a, 100b)은 각각 금속막 패턴(50b), 상기 금속막 패턴(50b)의 저면 및 측면을 둘러싸는 금속확산 방지막 패턴(30a) 및 상기 금속막 패턴(50b)을 덮는 합금막 패턴(70a, 70b)을 포함한다. 상기 제1 트렌치(21) 내에 형성되는 상기 금속배선(100a)은 상대적으로 얇은 합금막 패턴(70a)을 갖고, 상기 제2 트렌치(22) 내에 형성되는 상기 금속배선(100b)은 상대적으로 두꺼운 합금막 패턴(70b)을 갖는다.
상술한 본 발명의 제2 실시예는, 금속막들 사이에 확산원소 제공막을 형성하고 열처리를 실시하여 합금막을 형성한다. 이를 위해 본 발명의 제2 실시예는, 1회의 전기도금 및 2회의 CMP 공정의 실시하는 본 발명의 제1 실시예와 달리 2회의 전기도금 및 1회의 CMP 공정을 실시한다. 이에 의해, 도 3e에 보이는 바와 같이 좁은 트렌치(21)에 형성되는 금속배선(100a)의 상부면은 상대적으로 얇은 두께(d1)의 합금막 패턴(70a)을 갖고, 넓은 트렌치(22)에 형성되는 금속배선(100b)의 상부면은 상대적으로 두꺼운 두께(d2)의 합금막 패턴(70b)을 갖는다. 따라서, 폭이 좁은 금속배선 영역에서는 합금막 형성에 따른 저항 증가 정도를 감소시키며, 폭이 넓은 금속배선 영역에서의 스트레스 마이그레이션 문제를 보다 효과적으로 억제할 수 있다.
도 4a 내지 도 4f는 본 발명의 제3 실시예에 따른 반도체 소자 제조 공정 단면도들이다.
도 4a를 참조하면, 상술한 본 발명의 제1 실시예 또는 제2 실시예에 따라 형성된 금속배선(100)을 갖는 반도체 기판(10) 상에 확산방지 절연막(110) 및 층간절연막(120)을 차례로 형성한다. 상기 확산방지 절연막(110)은 후속 공정에서 형성되는 금속막 내의 금속 원자가 상기 층간절연막(120)으로 확산되는 것을 방지하는 역할을 한다. 본 실시예에서, 상기 확산방지 절연막(110)은 SiN, SiC 및 SiCN으로 이루어지는 그룹에서 선택된 어느 하나로 형성한다.
이어서, 상기 층간절연막(120) 및 상기 확산방지 절연막(110)을 선택적으로 식각하여, 트렌치(121) 및 상기 금속배선(100)을 노출시키며 상기 트렌치(121)와 연결되는 비아홀(122)을 형성한다.
다음으로, 금속확산방지막(130) 및 씨드막(140)을 차례로 형성하여 상기 트렌치(121) 및 비아홀(122)이 형성된 상기 층간절연막(120)과 상기 금속배선(100)을 덮는다.
도 4b를 참조하면, 전기도금법으로 상기 씨드막(140) 상에 금속막(150)을 형성하여 상기 트렌치(121) 및 상기 비아홀(122)을 채운다. 이어서, 금속막(150)의 결정 성장을 위한 열처리를 실시한다. 본 실시예에서, 상기 금속막(150)은 Cu로 형성한다.
도 4c를 참조하면, 상기 씨드막(140)의 상부면이 노출될 때까지 상기 금속막(150)을 CMP하여 상기 트렌치(121) 및 상기 비아홀(122) 내에 각각 금속막 패턴들(150a, 150b)을 형성한다.
그리고, 상술한 본 발명의 제1 실시예 또는 제2 실시예에 따라 확산원소 제공막 형성, 합금막 형성을 위한 열처리 공정 및 CMP 공정 등을 진행한다. 이에 따라, 상기 트렌치(121) 내에 금속배선(200)이 형성되고, 상, 하부의 금속배선들(100, 200)을 연결하는 비아(300)가 상기 비아홀(122) 내에 형성된다.
상기 금속배선(200)은 상기 트렌치(121) 내에 잔류하는 금속막 패턴(150c), 상기 금속막 패턴(150c)의 상부면을 덮는 합금막(170), 상기 금속막 패턴(150c)의 측면 및 저면 일부를 둘러싸는 씨드막 패턴(140a)과 금속확산방지막 패턴(130a)을 포함한다. 상기 비아(300)는 상기 트렌치(121) 내에 형성된 금속막 패턴(150b), 상기 금속막 패턴(150b)의 측면 및 저면을 둘러싸는 씨드막 패턴(140b)과 금속확산방지막 패턴(130b)을 포함한다.
도 4d를 참조하면, 상기 층간절연막(120) 및 상기 금속배선(200)을 덮는 캡핑 절연막(180)을 형성한다. 상기 캡핑 절연막(180)은 확산방지막으로서 역할한다. 본 실시예에서 상기 캡핑 절연막(180)은 SiN, SiC 및 SiCN으로 이루어지는 그룹에서 선택된 어느 하나로 형성한다.
상술한 바와 같이 금속배선(200)의 상부면을 이루는 상기 합금막(170)의 형성에 따라 상기 합금막(170)과 상기 캡핑 절연막(180)의 접착력 보다 향상시킬 수 있다. 따라서, 금속배선 표면을 통하여 발생하는 일렉트로 마이그레이션을 효과적으로 억제할 수 있다. 또한, 스트레스 마이그레이션에 따른 상, 하부 금속배선들(100, 200) 간의 공공 또는 보이드 확산은 상기 금속확산방지막 패턴(130a)에 의해 효과적으로 억제할 수 있다.
상술한 본 발명의 실시예에 따라 형성된 금속배선의 상부면은 합금막으로 이루어지고, 저면과 측면은 금속확산방지막 패턴으로 둘러싸인다. 따라서, 일렉트로마이그레이션 및 스트레스 마이그레이션을 효과적으로 억제할 수 있다. 또한, 금속배선의 상부면을 이루는 합금막 내의 합금원소(alloying element)가 후속 열처리 과정에서 금속막 내부에서 확산이동하여 국부적으로 모이게 된다. 즉, 세그리게이션(segregation)이 발생하여 금속막 내부 및 경계에서 보이드와 금속 원자의 이동이 방해된다. 아울러, 금속배선의 폭에 따라 합금막의 두께를 조절할 수 있어, 폭이 좁은 배선의 저항 증가를 방지함과 동시에 폭이 넓은 배선의 스트레스 마이그레이션을 효과적으로 억제할 수 있다.
도 1은 종래 기술에 따라 형성된 반도체 소자의 금속배선을 보이는 단면도이다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 반도체 소자의 금속배선 형성 공정 단면도들이다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 반도체 소자의 금속배선 형성 공정 단면도들이다.
도 4a 내지 도 4e는 본 발명의 제3 실시예에 따른 반도체 소자의 금속배선 형성 공정 단면도들이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
10: 반도체 기판 20, 120: 층간절연막
30, 130: 금속확산방지막 40, 140: 씨드막
50, 55, 150: 금속막 60, 160: 합금원소 제공막
70, 170: 합금막

Claims (8)

  1. 반도체 기판 상의 층간절연막을 선택적으로 식각하여 금속배선 영역을 정의하는 적어도 하나의 개구부를 형성하고,
    상기 개구부를 갖는 층간절연막 상에 금속확산방지막을 형성하고,
    상기 개구부 내에 금속막 패턴을 형성하되, 상기 금속막 패턴의 저면 및 측면은 상기 금속확산방지막으로 둘러싸이고,
    상기 금속막 패턴의 상부면과 접하는 확산원소 제공막을 형성하고,
    열처리를 실시하여 상기 금속막 패턴과 상기 확산원소 제공막을 반응시켜 합금막을 형성하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 합금막 형성 후,
    상기 합금막 및 상기 층간절연막을 덮는 캡핑 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 금속막 패턴은 Cu로 형성하고,
    상기 확산원소 제공막은 Al, Sn, Mg 및 Ti로 이루어지는 그룹에서 선택된 어느 하나의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 금속막 패턴은 Cu로 형성하고,
    상기 확산원소 제공막은 Cu-Al, Cu-Sn, Cu-Mg 및 Cu-Ti로 이루어지는 그룹에서 선택된 Cu-합금막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 열처리는 100 ℃ 내지 400 ℃ 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 반도체 기판 상의 층간절연막을 선택적으로 식각하여 좁은 폭의 금속배선 영역을 정의하는 제1 트렌치와 넓은 폭의 금속배선 영역을 정의하는 제2 트렌치를 형성하고,
    상기 제1 트렌치 및 상기 제2 트렌치를 갖는 층간절연막 상에 금속확산방지막을 형성하고,
    상기 금속확산방지막 상에 제1 금속막을 형성하여 상기 제1 트렌치를 완전히 채우되, 상기 제2 트렌치는 일 부분을 채우고,
    상기 제1 금속막 상에 확산원소 제공막을 형성하고,
    상기 확산원소 제공막에 제2 금속막을 형성하여 상기 제2 트렌치를 완전히 채우고,
    열처리를 실시하여 상기 제1 금속막, 상기 확산원소 제공막 및 상기 제2 금속막을 반응시켜, 상기 제1 트렌치의 입구를 덮는 제1 합금막 및 상기 제2 트렌치의 입구를 덮으며 상기 제1 합금막보다 두꺼운 제2 합금막을 형성하고,
    상기 층간절연막 표면이 노출될 때까지 상기 제2 금속막, 상기 제1 합금막, 상기 제2 합금막 및 상기 금속확산방지막을 제거하여 상기 제1 트렌치 및 상기 제2 트렌치 내에 각각 금속막 패턴, 합금막 패턴 및 금속확산방지막 패턴으로 이루어지는 제1 금속배선 및 제2 금속배선을 형성하되, 상기 제2 금속배선은 상대적으로 두꺼운 합금막 패턴을 갖는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제1 금속막 및 상기 제2 금속막은 각각 Cu로 형성하고,
    상기 확산원소 제공막은 Cu-Al, Cu-Sn, Cu-Mg 및 Cu-Ti로 이루어지는 그룹에서 선택된 Cu-합금막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 열처리는 100 ℃ 내지 400 ℃ 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100654037B1 (ko) * 2005-12-29 2006-12-05 매그나칩 반도체 유한회사 이미지 센서 제조방법
KR100675280B1 (ko) * 2005-06-22 2007-01-29 삼성전자주식회사 반도체소자의 선택적 구리 합금 배선 및 그 형성방법

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