KR20030035909A - 반도체장치 및 그 제조방법 - Google Patents

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KR20030035909A
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모토야마고이치
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엔이씨 일렉트로닉스 코포레이션
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Abstract

반도체장치는 제1Cu배선층, 그 위에 형성된 층간절연막, 층간절연막에 형성되어 제1Cu배선층의 일부를 노출시키는 비아홀, 및 비아홀 내에 형성되고 제1Cu배선층과 접속되는 구리비아를 포함한다. TaN장벽막과 Ta장벽막이 구리비아의 측면에 적층되고, Ta장벽막만이 구리비아의 저면에 형성된다. TaN장벽막과 층간절연막 사이의 밀착성이 강하고, Ta장벽막과 구리 사이의 밀착성이 강하다. 두 개의 장벽막들은 Cu의 확산으로 인한 Cu오염을 방지하고, 동시에 Cu비아의 측면에서의 Cu와 층간절연막 사이의 밀착성을 개선하여 Cu비아의 분리를 방지한다. 또한, Cu비아의 저면에서, 장벽막에 의해 제1Cu배선층과 Cu비아 사이의 밀착성이 개선되고 Cu비아와 제1Cu배선층 사이 경계에서 Cu원자들의 이동이 억제되어 일렉트로마이그레이션과 열스트레스에 대한 저항을 개선하고 그 사이의 접촉저항을 낮춘다.

Description

반도체장치 및 그 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은, 그 내부에 다중층 배선들을 사용하는 반도체장치에 관한 것으로, 보다 상세하게는 상부 및 하부배선층들을 서로 접속하는 신뢰성의 관점에서 향상된 비아홀들/금속들을 갖는 반도체장치 및 그의 제조방법에 관한 것이다.
최근에, 반도체장치의 미세화 및 고집적화에 따라, 구리 또는 구리합금(이하, "구리"라 함)이 알루미늄을 사용함으로써 성취될 수 있는 것보다 낮은 저항력을 갖기 때문에, 구리가 배선재료로서 사용되어 왔다. 내부에 다중층 배선들이 형성되어 있으며 배선재료로서 구리를 사용하는 반도체장치의 경우에, 예를 들면, 상부 및 하부배선층들 각각이 구리로 형성되며 상부 및 하부배선층들을 서로 접속하는 비아금속(via metal)도 구리로 형성된다. 그러나, 배선층 및 비아금속이 구리로형성되면, 배선의 구리원자들이, 실리콘산화막 등으로 이루어진 층간절연막으로 확산되고, 층간절연막과 상기 배선 바로 다음의 인접배선 사이의 경계 부근에서 재결정되어 상기 배선과 상기 인접배선 사이에 단락이 발생하는 경향이 있다. 또, 배선의 구리원자들이, 실리콘기판에 형성되고 상기 배선 바로 아래에 위치된 소자를 구성하는 불순물층으로 확산되고 소자에 손상을 주어 배선이 실질적으로 소자의 성능을 열화시키는 경향이 있다. 구리가 반도체장치의 성능을 열화시키는 이러한 좋지 않은 상태, 즉 소위 구리오염을 방지하기 위하여, 종래에는 구리부와 층간절연막이 서로 접촉하는 경계에 장벽막(barrier film)이 형성되어 구리의 확산을 방지하였다.
예를 들면, 일본특개평4(1992)-127527에는 탄탈(Ta)로 이루어진 단일막이 장벽막으로 사용된 기술이 개시되어 있다. 또한, 일본특개평2001-176965에는 질화탄탈(TaN)로 이루어진 단일막이 장벽막으로서 사용된 기술이 개시되어 있다. 그러나, 전자의 기술에서는, 이하의 문제가 발견된다. 즉, 탄탈이 구리에는 강하게 밀착되지만 층간절연막에 약하게 밀착되어, 다마신배선(damascene interconnects)을 형성하기 위하여 사용되는 CMP(Chemical Mechanical Polishing)공정과 같은 공정단계에서 구리배선층 및 탄탈장벽막이 층간절연막으로부터 분리된다. 이에 더하여, 후자의 기술에서는, 질화탄탈(TaN)이 층간절연막에는 단단히 밀착되지만 구리에는 약하게 밀착되어, CMP공정 중에 구리배선층이 그 경계면에서 질화탄탈 장벽막으로부터 분리된다.
상기 종래기술들에서 발견된 이와 같은 문제들을 해결하기 위하여, 적층구조의 장벽막을 갖는 기술이 제안되었다. 예를 들면, 일본특개평11(1999)-307530에는, 질화실리콘탄탈(TaSiN ) 또는 질화탄탈(TaN)과 같은 탄탈계 금속으로 이루어진 고융점금속이 장벽막으로 사용되는 경우에, 탄탈 또는 탄탈을 포함하는 비정질금속이 장벽막과 구리배선층 사이에 형성되어 구리와 질화탄탈 사이의 밀착성을 강화하는 기술이 개시되어 있다.
Ta 및 TaN으로 이루어진 적층장벽막을 사용하는 다층배선구조를 포함하는 예가 도 1a 내지 1d를 참조로 설명된다. 이 예는, 층간절연막에 상부배선층과 비아금속이 일체로 동시에 형성된 이중 다마신구조를 갖는다. 먼저, 도 1a에서 보여준 바와 같이, 소자분리절연막(203)으로 둘러싸인 영역이 형성되고 그 영역에 게이트전극(205), 불순물층(206) 등으로 이루어진 소정의 소자(202)가 형성되어 있는 실리콘기판(201)이 먼저 형성된다. 또한, 기판(201) 표면에 제1층간절연막(207)이 형성되고 제1층간절연막(207)에 텅스텐(W)으로 이루어지고 불순물층(206)과 전기적으로 접속되는 소자접촉(209)이 형성된다. 제1층간절연막(207) 상에 실리콘산화물로 이루어진 제2층간절연막(210)이 형성된 후, 포토리소그래피기술에 의해 제2층간절연막(210)의 소정의 영역이 전체 막두께에 걸쳐 제거되어 제1배선트렌치(211)가 형성되고, 질화탄탈(TaN) 장벽막(213) 및 탄탈(Ta) 장벽막(214)이 기판 전체표면상에 스퍼터링방법에 의해 순차적으로 증착되고, 그 위에 Cu시드막(215)이 스퍼터링방법에 의해 증착된다. 그런 다음, Cu시드막(215)을 이용하여 도금법에 의해 Cu도금막(216)이 기판 전체표면에 형성되어 제1배선트렌치(211)가 Cu도금막(216)으로 채워진다.
그런 후에, 도 1b에서 보여준 바와 같이, 기판의 표면을 평탄화하기 위하여 CMP법에 의해 Cu도금막(216), Ta장벽막(214) 및 TaN장벽막(213)이 연마되어 제1배선층으로서 제1Cu배선층(212)이 형성된다.
연이어, 도 1c에서 보여준 바와 같이, 실리콘산화물로 이루어진 제3층간절연막(220)이 제2층간절연막(210)상에 형성되고, 소정의 패턴과 제3층간절연막(220)의 표면으로부터 소정의 깊이를 갖는 제2배선트렌치(221)가 포토리소그래피기술에 의해 제3층간절연막(220)에 형성된다. 또한, 이렇게 형성된 제2배선트렌치(221)의 하나 이상의 저면부들에 비아홀(222)이 형성되어 제1배선층(212)의 표면이 노출된다. 그 다음, 스퍼터링법에 의해 TaN장벽막(225)과 Ta장벽막(226)이 연이어 증착되고, 또 그 위에 스퍼터링법에 의해 Cu시드막(227)이 증착된다. 그런 다음, Cu시드막(227)을 이용하여 도금법에 의해 Cu도금막(228)이 기판 전체면 상에 형성되어 제2배선트렌치(221) 및 비아홀(222)이 Cu도금막(228)으로 채워진다. 그런 후에, 도 1d에서 보여준 바와 같이, 기판의 표면을 평탄화하기 위하여 CMP법에 의해 Cu도금막(228), Ta장벽막(226) 및 TaN장벽막(225)이 연마되어 제2배선층으로서 제2Cu배선층(223) 및 Cu비아(224)가 형성된다.
이와 같이, 제1배선층, 제2배선층 및 비아금속을 Cu를 이용하여 형성한 소위 이중 다마신구조를 갖는 다중층 배선구조가 형성되었다. 그러나, 이러한 다중층 배선들의 구성에서, TaN 및 Ta로 구성된 적층장벽막이 Cu와 층간절연막 사이의 경계면에 형성되므로, Cu원자들의 층간절연막으로의 확산이 방지될 수 있고, 인접한 배선층에 위치된 인접배선층 및/또는 소자로의 Cu확산이 배선층들 사이에 단락 및/또는 소자특성의 열화를 야기하는 상황에서 관찰되는 Cu오염도 방지될 수 있다. 게다가, Ta가 Cu와 TaN 모두에 단단히 밀착되기 때문에, Cu와 TaN 사이에 Ta를 배치한 결과, Cu와 TaN 사이의 밀착성뿐만 아니라 Cu와 층간절연막 사이의 밀착성이 개선된다. 이 다중층 배선구조는 종래기술에서 발견된 이하의 단점들을 해결한다. 즉, 표면을 평탄화하기 위하여 상기 CMP법을 이용하여 기판의 표면을 연마할 때, 연마제가 Cu와 층간절연막 사이 경계면에 침투하여, 밀착성을 저하시키고 연마 중에 Cu와 층간절연막에 미치는 기계적인 응력은 Cu와 층간절연막의 밀착성을 손상시키고 Cu배선층을 층간절연막으로부터 분리시킨다.
이와 같이, TaN 및 Ta으로 구성된 적층장벽막을 층간절연막과 Cu 사이에 형성하는 것은 Cu의 확산 및 분리를 효과적으로 방지할 수 있게 한다. 그러나, 도 1a 내지 1d에서 보여준 Cu비아(224)에 적용한 적층장벽막 구조를 하층의 제1배선층, 즉 제1Cu배선층(212)의 관점에서 보면, Cu비아(224)의 저면에 대향하는 제1Cu배선층(212)의 상면에는 TaN장벽막(225)이 접한 상태로 형성된다. 앞서 설명한 바와 같이, TaN장벽막(225)은 Cu와 약하게 밀착되기 때문에, 제2Cu배선층(223)에서부터 Cu비아(224)를 통하여 제1Cu배선층(212)까지 전류가 흐를 때, 제1Cu배선층(212)의 Cu와 TaN장벽막(225) 사이의 경계면에서 이하의 방식으로 일렉트로마이그레이션(electro-migration)이 발생한다. 즉, 제1Cu배선층(212)의 상부에 존재하는 Cu원자들이 제1Cu배선층(212)과 TaN장벽막(225) 사이의 경계면을 따라 다른 영역까지 이동하고, Cu비아(224)의 저면 아래에 위치된 제1Cu배선층(212)의 표면부분에 존재하는 Cu가 소실되어, 표면부분에 보이드(voids)가 발생하는 상태로 되고, 그 결과 제1Cu배선층(212)과 TaN장벽막(225) 사이의 밀착성을 감소시키고 접촉저항을 증가시킨다. 또한, 제조공정들 중에 다중층배선들에 가해지는 열스트레스도 그 제1Cu배선층(212)과 TaN장벽막(225) 사이의 밀착성을 그 사이의 경계면에서 열화시켜 접촉저항을 증가시킨다.
본 발명의 목적은, Cu비아와 그 아래 형성된 하부배선층 사이의 밀착성을 개선시켜 그 사이의 접촉저항을 감소시킴과 동시에 Cu오염을 방지할 수 있는 반도체장치 및 그의 제조방법을 제공하는 것이다.
도 1a 내지 1d는, 제조 공정 순서대로 반도체장치의 제조방법을 보여주는 종래의 반도체장치의 단면도들;
도 2a는 본 발명의 제1실시예의 반도체장치의 평면도;
도 2b는 도 2a의 A-A선을 따라 자른 단면도;
도 3a 내지 3i는 제조 공정 순서대로 반도체장치의 제조방법을 보여주는 제1실시예의 반도체장치의 단면도들;
도 4는 본 발명의 제2실시예의 반도체장치의 평면도;
도 5a 내지 5c는, 제조 공정 순서대로 반도체장치의 제조방법을 보여주는 제2실시예의 반도체장치의 단면도들;
도 6은 본 발명의 제3실시예의 반도체장치의 평면도; 및
도 7a 내지 7e는, 제조 공정 순서대로 반도체장치의 제조방법을 보여주는 제3실시예의 반도체장치의 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
101 : 실리콘기판102 : 소자
105 : 게이트전극106 : 불순물층
107 : 제1층간절연막109 : 소자접촉
110 : 제2층간절연막112 : 제1배선층
113, 125 : TaN장벽막114, 126 : Ta장벽막
120 : 제3층간절연막120A : 제3하층간절연막
120B : 제3상층간절연막121 : 제2배선트렌치
122 : 비아홀123 : 제2배선층
124 : Cu비아127 : Cu시드층
128 : Cu도금막
본 발명에 따른 반도체장치는, Cu(Cu 또는 Cu합금)로 형성된 하부Cu배선층; 하부Cu배선층을 덮는 층간절연막; 층간절연막에 형성되어 하부Cu배선층의 일부를 노출시키는 비아홀; 및 비아홀 내에 형성된 Cu로 구성되고 하부Cu배선층과 접속되는 구리비아를 포함한다. 상기와 같이 구성된 반도체장치는 제1장벽막과 제2장벽막을 더 포함하고, 두 장벽막들은 구리비아의 측면에 형성되고 서로 적층된다. 제1장벽막과 층간절연막 사이의 밀착성이 강하고, 제2장벽막과 구리비아 사이의 밀착성이 강하다. 제2장벽막은 구리비아의 저면에 형성된다.
또한, 본 발명이 이중 다마신구조에 적용될 때, 이중 다마신구조를 사용한 바람직하고 예시적인 반도체장치는 이하와 같이 구성된다. 즉, 반도체장치는, 층간절연막에 구리비아 상에 형성된 상부배선트렌치; 및 상부배선트렌치 내에 매립된 구리로 이루어진 상부Cu배선층을 더 포함하고, 상부Cu배선층과 구리비아는 일체형구조로 형성되고, 상부Cu배선층과 하부Cu배선층은 구리비아를 통하여 접속되고, 하부Cu배선층과 구리비아를 접속하는 접속영역에 제2장벽막만이 형성되고, 상부Cu배선층 및 구리비아로 구성된 구리영역 및 층간절연막을 서로 접촉시키는 접촉영역으로, 접속영역 이외의 영역인 접촉영역에는 제1 및 제2장벽막들이 적층된다.
본 발명에 따른 반도체장치의 제조방법은, 구리로 이루어진 하부Cu배선층 상에 형성된 층간절연막에 비아홀을 형성하여 하부Cu배선층의 일부를 노출시키는 단계; 비아홀의 내측면에 층간절연막과의 밀착성이 강한 제1장벽막을 형성하는 단계; 제1장벽막을 에칭하여 비아홀의 저면에 위치된 제1장벽막을 제거하는 단계; 비아홀의 내측면에 구리와의 밀착성이 강한 제2장벽막을 형성하는 단계; 및 비아홀 내에 구리를 매설하여 구리비아를 형성하는 단계를 포함한다.
또한, 본 발명에 이중 다마신구조를 적용할 때, 바람직하고 예시적인 반도체장치의 제조방법은 이하와 같이 구성된다. 즉, 반도체장치의 제조방법은, 구리로 이루어진 하부Cu배선층 상에 형성된 층간절연막에 소정의 깊이로 상부배선트렌치를 형성하고, 하부Cu배선층의 일부가 노출되도록 상부배선트렌치 아래에 위치된 층간절연막을 부분적으로 개구하여 비아홀을 형성하는 단계; 비아홀의 내표면과 상부배선트렌치의 내표면에 층간절연막과의 밀착성이 강한 제1장벽막을 형성하는 단계; 제1장벽막을 에칭하여 비아홀의 저면에 위치된 제1장벽막을 제거하는 단계; 상부배선트렌치의 내측면과 비아홀의 내측면에 구리와의 밀착성이 강한 제2장벽막을 형성하는 단계; 및 상부배선트렌치와 비아홀 내에 구리를 매설하여 상부Cu배선층과 구리비아로 구성된 일체구조를 형성하는 단계를 포함한다.
본 발명에는 방법들에 이하의 공정단계들을 채용할 수 있다. 즉, 비아홀은 1.5∼5 범위의 종횡비를 갖도록 형성되고, 제1장벽막은 스퍼터링법에 의해 증착되고, 제1장벽막은 비아홀의 저면에 위치된 제1장벽막이 제거될 때까지 에칭된다. 다르게는, 본 발명은 제1장벽막을 증착하는 이하의 스퍼터링방법을 사용할 수도 있다. 즉, 작은 크기의 비아홀의 저면에 제1장벽막이 형성되기 어려운 스퍼터링법을 이용하여 제1장벽막이 증착된다. 또, 본 발명은 Cu비아를 형성하기 위하여 또는 상부Cu배선층과 구리비아로 구성된 일체구조를 형성하기 위하여 이하의 공정단계들을 채용한다. 즉, 비아홀 또는 상부배선트렌치에 두꺼운 막두께로 구리를 성장시킨 후에, 층간절연막의 표면과 구리요소가 평탄하게 되도록 CMP법을 이용하여 구리를 연마한다.
본 발명에 따르면, 반도체장치는, Cu로 구성된 하부 및 상부배선층들을 서로 접속하기 위하여 층간절연막에 마련된 Cu비아의 측면에, 층간절연막에 밀착성이 있는 제1장벽막과 Cu에 밀착성이 있는 제2장벽막이 적층되어 2층막이 형성되고, Cu비아의 저면에는 제2장벽막만이 단일막으로서 형성된다. 따라서, 이러한 장벽막들은 반도체장치의 Cu오염을 방지하면서 Cu비아의 측면에서의 Cu와 층간절연막 사이의 밀착성을 개선하여 Cu비아의 분리를 방지한다. 또한, 제2장벽막만이 Cu비아의 저면에 존재하기 때문에, 하부배선층과 Cu비아 사이의 밀착성이 개선되고 Cu비아와 하부배선층 사이 경계에서 Cu원자들의 이동이 억제되어 일렉트로마이그레이션과 열스트레스에 대한 저항을 높이고 접촉저항이 낮은 다층 배선구조를 얻을 수 있다.
제1실시예
본 발명의 바람직한 실시예들이 첨부된 도면들을 참조하여 설명된다. 도 2a는 본 발명의 제1실시예의 반도체장치의 평면도이고 도 2b는 도 2a의 A-A선을 따라 자른 단면도이다. 실리콘기판(101)은 소자분리절연막(103)으로 둘러싸인 소정의 영역에 형성된 소자(102)를 갖는다. 이 실시예에서, 소자(102)는, 실리콘기판(101)의 주표면상에 형성된 게이트절연막(104)과 게이트전극(105)을 포함하며 게이트전극(105)이 그 사이에 끼워진 실리콘기판(101)상의 두 영역들에 소스/드레인으로서 형성된 불순물층들(106)을 포함하는 MOS트랜지스터로서 형성된다. 또한, 기판(101) 표면에 실리콘산화물로 이루어진 제1층간절연막(107)이 형성되고, 제1층간절연막(107)에 불순물층(106)에 닿도록 관통하는 접촉홀(108)이 형성되고, 텅스텐(W) 또는 티타늄(Ti)과 같은 고융점 금속이 접촉홀(108) 내에 형성되어 소자(102)와 다른 구성요소들 사이에 전기적 접속을 제공하는 소자접촉(109)이 형성된다.
실리콘산화물로 이루어지고 두께가 약 300㎚인 제2층간절연막(110)이 제1층간절연막(107) 상에 형성되고, 제2층간절연막(110)의 전체 막두께와 동일한 두께 및 소정 패턴을 갖는 제1배선트렌치(111)가 제2층간절연막(110)에 형성되고, Cu가 제1배선트렌치(111) 내에 형성되어 소자접촉(109)을 통하여 소자(102){불순물층(106)}에 전기적으로 접속되는 제1배선층(112)이 형성된다. 제1배선층(112)은, TaN장벽막(113) 및 Ta장벽막(114)이 제1배선트렌치(111)의 내표면에 순서대로 적층된 상태에서 제1배선트렌치(111) 내에 형성되고, 이 구성은 Cu오염을 방지하면서 제2층간절연막(110)으로의 Cu확산을 방지한다.
실리콘산화물로 이루어지고 막두께가 약 600㎚인 제3층간절연막(120)이 제2층간절연막(110)상에 형성되고, 소정의 패턴과 제3층간절연막(120)의 표면으로부터 아래로 약 300㎚의 깊이, 즉 제3층간절연막(120)의 막두께의 절반과 거의 같은 깊이를 갖는 제2배선트렌치(121)가 제3층간절연막(120)에 형성된다. 또한, 약 300㎚의 두께를 갖는 비아홀(122)이 제2배선트렌치(121)의 저면에 하나 이상의 부분{도면에서는 비아홀(122)이 한 곳에 형성된 경우를 나타내고 있다}들에 형성되어 제1배선층(112)의 표면을 노출시킨다. 그런 다음, TaN장벽막(125) 및 Ta장벽막(126)이 제2배선트렌치(121) 및 비아홀(122)의 내표면상에 형성되고 Cu가 제2배선트렌치(121) 및 비아홀(122) 내에 형성되어 제2Cu배선층(123) 및 Cu비아(124)가 형성된다. Cu비아(124)의 저면에는 TaN장벽막(125)은 존재하지 않고 Ta장벽막(126)만이 존재한다.
이에 더하여, 제3배선층(120)상에 제4층간절연막(130)이 형성되어 기판의 최상 절연막을 구성한다. 다르게는, 도시되지는 않았지만 제2배선층과 유사한 제3배선층이 제3층간절연막에 형성되고 제5층간절연막이 그 위에 기판의 최상 절연막으로서 형성된다.
도 2a, 2b에서 보여진 실시예에 따라 구성된 반도체장치의 제조방법이, 반도체장치의 요부확대단면도를 보여주는 도 3a 내지 3j를 참조하여 설명된다. 먼저, 도 3a에서 보여준 바와 같이, 실리콘산화물로 이루어진 제1층간절연막(107)이 실리콘기판(101)상에 소정의 막두께로 형성되고, MOS트랜지스터로 구성된 소자(102)가 형성되고, 접촉홀(108)이 도시되지 않은 포토레지스트를 이용한 포토레지스트기술에 의해 제1층간절연막(107)에 형성되어 불순물층(106)을 노출시킨다. 그런 후에, W가 스퍼터링법에 의해 기판의 전체 표면상에 증착되어 W로 접촉홀(108)을 채우고, 그런 다음 이렇게 증착된 W의 표면이 CMP법에 의해 연마되어 표면이 평탄화되어 W를 접촉홀(108)내에만 남아 있게 하여 소자접촉(109)을 형성한다.
그런 다음, 도 3b에서 보여준 바와 같이, 실리콘산화물로 이루어진 제2층간절연막(110)이 약 300㎚의 막두께로 형성되고 소정의 패턴과 제2층간절연막(110)과 동일한 깊이를 갖는 제1배선트렌치(111)가 제2층간절연막(110)에 도시되지 않은 포토레지스트를 이용한 포토리소그래피기술에 의해 형성된다. 연이어, TaN장벽막(113) 및 Ta장벽막(114)이 스퍼터링법에 의해 기판의 전체 표면에 순서대로 증착된다. 이 장벽막들 각각은 약 10∼20㎚의 막두께로 증착된다. 또한, 동일 도면에서 파선으로 표시된 Cu시드막(115)이 스퍼터링법에 의해 적절한 막두께로 증착된다. 그 다음, Cu시드막(115)을 이용하여 도금법에 의해 Cu도금이 수행되어 Cu도금막(116)이 형성되어 Cu시드막(116)상에 적어도 제1배선트렌치(111)를 완전하게 덮는다.
그런 후에, 도 3c에서 보여준 바와 같이, Cu도금막(116){이 경우, 막(116)은 Cu시드막(115)을 포함한다}, Ta장벽막(114) 및 TaN장벽막(113)의 표면들이 제2층간절연막(110)의 표면과 함께 평탄화되도록 연마되어, 평탄화된 표면을 갖는 제1배선층(112)이 형성된다. CMP법을 이용하여 상기 막들을 연마할 때, 일반적으로 도시되지 않은 SiN막(실리콘질화막)이 CMP정지막으로서 제2층간절연막(110)의 표면상에 소정의 두께로 형성된다. 그러나, 본 실시예에서, SiN막의 설명은 간략화를 위하여생략한다.
연이어서, 도 3d에서 보여준 바와 같이, 실리콘산화물로 이루어진 제3층간절연막(120)이 제2층간절연막(110)과 제1배선층(112)상에 막두께 약 600㎚로 형성되고, 그런 후에, 소정의 패턴과 제3층간절연막(120)의 표면 아래로 약 300㎚의 깊이를 갖는 제2배선트렌치(121)가 도시되지 않은 레지스트를 이용한 포토리소그래피기술에 의해 제3층간절연막(120)에 형성된다. 또한, 비아홀(122)이 제2배선트렌치(121)의 저면에 하나 이상 부분들에 형성되어 제1배선층(112)의 표면을 노출시킨다. 이 경우에, 제2배선트렌치(121)가 반도체장치의 제조시에 성취되어야하는 작은 크기의 폭을 갖도록 형성되고, 비아홀(122)의 지름은 제2배선트렌치(121)의 폭보다 극히 작은 약 100∼200㎚ 값이 되도록 설계된다.
그 다음, 도 3e에서 보여준 바와 같이, TaN장벽막(125)이 스퍼터링법에 의해 기판의 전체 표면상에 10∼20㎚의 막두께로 증착된다. 이 경우, 앞서 설명한 바와 같이, 비아홀(122)은 작은 크기의 개구를 가지며 약 1.5∼5 범위의 종횡비, 즉 비아홀의 깊이에 대한 비아홀의 지름의 비를 가지므로, 증착된 TaN막(125)은 그 측면에서보다는 비아홀의 저면에서 더 얇게 형성된다. 본 실시예에서, TaN장벽막(125)은 비아홀의 저면에서 약 5∼10㎚의 막두께로 형성된다.
그런 후, 도 3f에서 보여준 바와 같이, TaN장벽막(125)이 건식에칭될 때, 막두께가 얇고 비아홀(122)의 저면에 형성된 TaN장벽막(125)이 TaN장벽막(125)의 나머지 부분보다 먼저 에칭제거됨으로써 제1배선층(112)의 표면이 비아홀(122)의 저면에서 노출되고, 이 상태가 에칭이 정지된 시점이다. 이 시점에, TaN(125)은 비아홀(122)의 측면과 제2배선트렌치(121)의 저면 및 측면에 남게 된다.
연이어, 도 3g에서 보여준 바와 같이, Ta장벽막(126)이 스퍼터링법에 의해 제2배선트렌치(121) 및 비아홀(122)의 내측 표면을 포함하여 기판의 전체 표면에 10∼20㎚의 막두께로 증착된다.
이에 더하여, 도 3h에서 보여준 바와 같이, 그 위에 파선으로 표시된 Cu시드막(127)이 스퍼터링법에 의해 증착된다. 그런 다음, Cu도금이 Cu시드막(127)을 이용하여 도금법에 의해 수행되어 적어도 제2배선트렌치(121)와 비아홀(122)을 완전하게 덮는 Cu도금막(128)이 Cu시드막(127)상에 형성된다.
그 후, Cu도금막(128){이 경우, 막(128)은 Cu시드막(127)을 포함한 것을 가리킨다}, Ta장벽막(126) 및 TaN장벽막(125)은, 이 막들의 표면이 제3층간절연막(120)의 표면과 함께 평탄하게 되도록 CMP법에 의해 순서대로 연마되어, 도 3i에서 보여준 바와 같이 표면이 평탄한 제2배선층(123)과 그 아래 Cu비아(124)가 형성된다. 상기 막들을 CMP법으로 연마할 때, 일반적으로 SiN막이 CMP정지막으로서 제3층간절연막의 표면에 먼저 형성되는 이 구성은 제1배선층의 형성에 대한 설명과 동일하다. 그러나, 이 경우에도, SiN막의 설명은 간략화를 위하여 생략된다. 연이어, 도 2b에서 보여준 제4층간절연막(130)과 제3배선층(미도시)이 그 위에 형성된다. 그러나, 이 구성요소들의 설명도 간략화를 위하여 생략된다.
앞서 설명한 바와 같이, 제1실시예의 이중 다마신구조는, Cu로 이루어진 제2배선층(123)의 측면 및 저면과, Cu로 이루어진 제1배선층(112)과 다른 구성요소들 사이의 전기적 접속을 제공하는 Cu비아(124)의 측면에는 Ta장벽막(126)과 TaN장벽막(125)으로 구성된 적층장벽막(Ta/TaN)이 존재하나, Cu비아(124)의 저면에는 Ta장벽막(126)만이 단일층으로서 존재하도록 구성된다; 이러한 이중 다마신구조는 이하의 이점들을 제공한다: Ta 및 Cu는 제2배선층(123)의 측면 및 저면과 Cu비아(124)의 측면에서 서로 강하게 밀착된다; 그리고, TaN과 실리콘산화막은 서로 강하게 밀착된다; 또한, Ta 및 TaN은 서로 강하게 밀착된다; 그러므로, Cu와 실리콘산화막 사이, 즉 제2배선층(123) 및 Cu비아(124)로 구성되는 Cu구조와 제3층간절연막(120)사이의 밀착성이 개선된다. 이러한 이중 다마신구조는, 열스트레스가 반도체장치에 가해질 때에도 제2배선층(123) 및 Cu비아(124)에 포함된 Cu가 제3층간절연막(120)으로 확산되는 것을 방지하고, 또한 배선층과 이 배선층과 인접한 배선층 사이의 단락이나 이 배선층에 가까운 소자들의 손상을 방지하여, 그 결과 소위 Cu오염의 발생을 방지한다.
우리의 눈을 Cu비아(124)의 저면에 초점을 맞추면, 이하의 결정적인 특징이 본 실시예에서 발견된다. 즉, 제1배선층(112)과 강하게 밀착되어 제1배선층(112)과 다른 요소들 사이의 전기적 접속을 제공하기 위한 Cu비아(124)의 저면에는 Ta장벽막(126)만이 존재하고 종래의 이중 다마신구조에서 Cu비아의 저면에 존재하던 TaN장벽막은 Cu비아(124)의 저면에는 전혀 존재하지 않는다. 따라서, Ta 및 Cu 사이의 단단한 밀착성은 개선된 제1배선층(112)과 Cu비아(124) 사이의 밀착성을 형성하고, 임의의 전류가 Cu비아(124)를 통하여 제1배선층(112)으로 흐를 때에도, Cu원자들은 Ta장벽막(126)과 제1배선층(112) 사이의 경계를 따라 이동하지 않기 때문에 결국 그 사이의 단단한 밀착성이 유지되어, 일렉트로마이그레이션과 열스트레스에 대한저항성이 높고 접촉저항이 낮은 유익한 이중 다마신구조가 마련된다.
이중 다마신을 제조하는 상기 방법의 설명에서 보여준 바와 같이, 도 3e, 3f에서 보여준 TaN장벽막(125)을 증착하기 위한 공정단계에서, TaN장벽막(125)은 비아홀(122)의 높은 종횡비를 이용하여 스퍼터링법에 의해 비아홀(122)의 저면상에 얇게 형성된다. 이 경우에, 예를 들면, 경사스퍼터링법(oblique sputtering method)을 사용함으로써, 비아홀(122)의 저면의 TaN장벽막(125)의 막두께를, 그 외의 다른 표면들상의 TaN장벽막(125)의 두께와 비교할 때 극히 얇게 형성할 수 있다. 다르게는, 비아홀(122)의 저면상에 TaN장벽막(125)이 거의 형성되지 않도록 개선된 바이어스(bias) 스퍼터링법을 사용하여 TaN장벽막(125)을 증착할 수도 있다. 특히, 개선된 바이어스 스퍼터링법을 사용하면, 비아홀(122)의 저면에 형성된 TaN장벽막(125)을 에칭제거하는 단계가 불필요하게 되어, 제조비용이 감소된다는 이점이 있다.
제2실시예
도 4는 본 발명의 제2실시예에 따라 구성된 이중 다마신구조의 단면도이고, 제2실시예에서 사용되고 제1실시예에서도 사용된 부품들 및 구성요소들은 제1실시예에서 부여된 지시번호와 동일한 번호로 표시된다. 본 실시예에서, 제1실시예와 동일하게 Ta장벽막(126)만이 단일층으로서 Cu비아(124) 아래에 형성되고, 여기에 더하여 Ta장벽막(126)만이 단일층으로서 제2배선층(123)의 저면, 즉 제2배선트렌치(121)의 저면에 형성된다. 제2배선층(123)의 측면과 Cu비아(124)의 측면에는 제1실시예에서와 동일하게 TaN장벽막(125) 및 Ta장벽막(126)으로 구성된적층막이 형성된다. 제2실시예의 구성은 이중 다마신구조에 종횡비가 낮은 비아홀이 사용되는 경우에 특히 효과적이다.
도 5a 내지 5c는, 제2실시예에 따라 구성된 반도체장치를 제조공정 순서대로 보여주는 반도체장치의 요부확대단면도들이다. 제1실시예의 설명에서 다루어진 도 3d의 단계와 동일하게 제3층간절연막(120)이 증착되고 제2배선트렌치(121)와 비아홀(122)이 내부에 형성된 후에, TaN장벽막(125)이 스퍼터링법에 의해 실리콘기판의 전체 표면에 증착된다. 비아홀(122)의 종횡비가 제1실시예에서 사용된 것보다 낮고, 이렇게 형성된 TaN장벽막(125)은, 비아홀(122)의 저면상의 TaN장벽막(125)의 막두께와 비아홀(122)의 저면을 제외한 다른 표면들{즉, 제2배선트렌치(121)의 측면 및 저면과, 비아홀(122)의 측면}상의 막두께가 실질적으로 동일하다. 이러한 조건들 하에서, TaN장벽막(125)에 대하여 이방성 에칭이 수행되어, 도 5b에서 보여준 바와 같이 제3층간절연막의 표면, 제2배선트렌치(121)의 저면 및 비아홀(122)의 저면상에 위치된 TaN장벽막(125)이 에칭제거됨으로써 제2배선트렌치(121) 및 비아홀(122)의 측면에만 TaN장벽막(125)이 남게 된다.
그런 다음, 도 5c에서 보여준 바와 같이, 제1실시예에서 수행된 것과 유사한 단계들을 따라서, Ta장벽막(126)이 스퍼터링법에 의해 기판의 전체 표면에 증착되고 그 위에 Cu시드층(127)이 스퍼터링법에 의해 증착된 다음, Cu도금막(128)이 Cu시트층(127)을 이용하여 Cu도금법에 의해 비아홀(122) 및 제2배선트렌치(121)를 덮도록 형성된다. 그런 후, Cu도금막(128){이 경우, 막(128)은 Cu시드막(127)을 포함한 의미임) 및 Ta장벽막(126)은, CMP법을 사용하여 기판표면을 평탄하게 만들어 비아홀(122) 및 제2배선트렌치(121) 내에만 Cu도금막(128)이 남도록 연마되어 제2배선층(123) 및 Cu비아(124)가 형성된다. 따라서, 제2배선층(123)과 Cu비아(124) 각각의 측면들에는 TaN장벽막(125) 및 Ta장벽막(126)으로 구성된 적층장벽막이 형성되고, 저면들에는 Ta장벽막(126)만이 단일층으로서 형성된다.
제2실시예에서, TaN장벽막(125) 및 Ta장벽막(126)으로 구성된 적층장벽막이 제2배선층(123) 및 Cu비아(124)의 각 측면들을 덮고, Ta장벽막(126)이 제2배선층(123) 및 Cu비아(124)의 각 저면들을 덮기 때문에, 제2배선층(123) 및 Cu비아(124)에 포함된 Cu원자들이 제3층간절연막(120)으로 확산되는 것이 방지되어 Cu오염이 방지된다. 또한, 제1배선층(112)과 접촉하는 Cu비아(124)의 저면에는 TaN장벽막(125)이 존재하지 않고 Ta장벽막(126)만이 단일층으로서 존재한다. 따라서, 제1배선층(112)과 Cu비아(124) 사이의 밀착성이 개선되어 일렉트로마이그레이션과 열스트레스에 대한 저항이 증가하고, 또한 그 사이의 접촉저항이 낮아진다. Ta장벽막(126)만이 단일층으로서 제2배선층(123)의 저면에 형성되기 때문에, 그 저면에서 제2배선층(123)과 제3층간절연막(120) 사이의 밀착성이 낮아진다고 여겨질 수도 있다. 그러나, TaN장벽막(125)과 Ta장벽막(126)으로 구성된 적층장벽막이 그 저면 주위에 존재하여 CMP법이 수행될 때 보호막으로서의 기능을 하기 때문에, 연마제가 측면을 통하여 제2배선층(123)의 저면에 거의 침투되지 않고 기계적 응력도 제2배선층(123)의 저면에 거의 가해지지 않으므로, 제2배선층(123)의 분리가 방지된다.
제3실시예
도 6은 본 발명의 제3실시예에 따라 구성된 단일 다마신구조의 단면도이다.제1배선층(112)은 제1실시예에서 사용된 것과 동일한 방식으로 형성되고, 제1배선층(112)과 다른 구성요소들 사이의 전기적 접속을 제공하기 위하여 제1배선층(112)상에 형성된 제3하층간절연막(120A)에 비아홀(122)이 형성된 후, Cu가 비아홀(122) 내에 형성되어 Cu비아(124)가 형성된다. 그 위에 제3상층간절연막(120B)이 형성되고 제2배선트렌치(121)가 제3하층간절연막(120B)에 형성된 다음, Cu가 제2배선트렌치(121) 내에 형성되어 단일 다마신구조를 구성하는 제2배선층(123)이 형성된다. 이 경우, TaN장벽막(125) 및 Ta장벽막(126)으로 구성된 적층장벽막이 Cu비아(124)의 측면에 형성되고 Ta장벽막(126)이 그 저면에 형성된다. 또한, TaN장벽막(125) 및 Ta장벽막(126)으로 구성된 적층장벽막은 제2배선층(123)의 저면과 측면에 형성된다.
제3실시예의 반도체장치는 이하와 같이 제조된다; 도 7a에서와 같이, 제3하층간절연막(120A)이 제1배선층(112)상에 형성되고; 비아홀(122)이 포토리소그래피기술에 의해 제3하층간절연막(120A)에 형성되어 제1배선층(112)의 상면이 노출되고; 그 다음 TaN장벽막(125)이 스퍼터링법에 의해 실리콘기판의 전체표면상에 증착되고; 또한 TaN장벽막(125)이 이방성 에칭에 의해 에칭되어 비아홀(122)의 저면상에 형성된 TaN장벽막(125)이 제거되어 그 측면에만 TaN장벽막(125)이 남게 된다.
연이어, 도 7b에서 보여준 바와 같이, Ta장벽막(126)이 스퍼터링법에 의해 기판의 전체 표면에 증착되고 그 위에 Cu시드층(127)이 스퍼터링법에 의해 증착된 다음, Cu도금막(128)이 Cu시트층(127)을 이용하여 Cu도금법에 의해 비아홀(122)의 깊이보다 두꺼운 막두께로 형성된다.
그런 후, 도 7c에서 보여준 바와 같이, Cu도금막(128){이 경우, 막(128)은 Cu시드막(127)을 포함한 의미임) 및 Ta장벽막(126)이 CMP법을 이용하여 연마제거되어 비아홀(122) 내에만 Cu도금막(128)이 남게 되어 Cu비아(124)가 형성된다.
그 후, 도 7d에서 보여준 바와 같이, 제3하층간절연막(120B)이 형성되고 그 안에 제2배선트렌치(121)가 포토리소그래피기술에 의해 제3하층간절연막(120B)의 전체 막두께와 동일한 깊이로 형성되어 Cu비아(124)의 상면이 노출된다. TaN장벽막(125) 및 Ta장벽막(126)이 스퍼터링법에 의해 순서대로 증착되어 TaN장벽막(125) 및 Ta장벽막(126)으로 구성된 적층장벽막이 형성되고, 그 위에 Cu시드층(127)이 스퍼터링법에 의해 증착된 다음, Cu도금막(128)이 Cu시트층(127)을 이용하여 Cu도금법에 의해 제2배선트렌치(121)의 깊이보다 두꺼운 막두께로 형성된다.
연이어, 도 7e에서 보여준 바와 같이, Cu도금막(128){이 경우, 막(128)은 Cu시드막(127)을 포함한 의미임), TaN장벽막(125) 및 Ta장벽막(126)이 CMP법을 이용하여 연마제거되어 제2배선트렌치(121) 내에만 Cu도금막(128)이 남게 되어 제2배선층(123)이 형성된다.
본 실시예에서, TaN장벽막(125) 및 Ta장벽막(126)으로 구성된 적층장벽막이 제2배선층(123)의 측면 및 저면과 Cu비아(124)의 측면에 존재하기 때문에, Cu원자들이 제3하층간절연막(120A) 및 제3하층간절연막(120B)으로 확산되는 것이 방지되어 Cu오염이 방지된다. 동시에, Cu와 제3층간절연막들(120A, 120B) 각각과의 밀착성이 개선되어 CMP법 등에 의해 수행되는 연마에 의한 분리가 방지된다. 이에 더하여, Ta장벽막(126)만이 Cu비아(124)의 저면에 존재하기 때문에, 제1배선층(112)과 Cu비아(124) 사이의 밀착성이 개선되어 일렉트로마이그레이션과 열스트레스에 대한 저항이 증가하고, 그 사이의 접촉저항이 낮아진다.
본 실시예에서는, Cu비아(124)의 상면이, TaN장벽막(125) 및 Ta장벽막(126)으로 구성된 적층장벽막을 개재하여 제2배선층(123)의 저면과 접촉하므로, 종래기술에서 설명된 바와 같이 Cu비아(124)와 제2배선층(123) 사이의 밀착성이 적층장벽막에 해당하는 부분에서 약하다는 것에 주의해야 한다. 그러나 Cu비아(124)의 개구의 크기는 매우 작고, Cu원자들이 일렉트로마이그레이션이나 열스트레스에 의한 영향을 받을 때, 이동하는 Cu원자들이 Cu비아가 차지하는 영역만으로 제한될 수 있으므로, Cu원자들의 이동에 의한 보이드, 즉 Cu비아(124)와 제2배선층(123) 사이의 밀착성열화가 발생하지 않고, 그 사이의 접촉저항의 증가를 효과적으로 방지할 수 있다.
상기 실시예들에서는 Ta 및 TaN을 결합하여 구성된 장벽막을 사용하였지만, Ti 및 TiN, 또는 W 및 WN을 결합하여 구성된 장벽막을 사용할 수 있다. 이것은 Ti 및 W 각각은 Cu와 단단히 밀착되고 Ti 및 W 각각은 층간절연막인 실리콘산화막에도 단단히 밀착되기 때문이다. 또한 본 발명은, Cu합금이 반도체장치의 배선층과 비아금속으로서 사용되는 경우에도 적용될 수 있다.
이상에서 설명한 바와 같이, 본 발명의 반도체장치는, Cu로 구성된 하부 및 상부배선층들을 서로 접속하기 위하여 층간절연막에 마련된 Cu비아의 측면에는, 층간절연막에 밀착성이 있는 제1장벽막과 Cu에 밀착성이 있는 제2장벽막이 적층되어 2층막이 형성되고, Cu비아의 저면에는 제2장벽막이 단일막으로서 형성된다. 따라서, 이러한 장벽막들은 반도체장치의 Cu오염을 방지하면서 Cu비아의 측면에서의 Cu와 층간절연막 사이의 밀착성을 개선하여 Cu비아의 분리를 방지한다. 또한, 제2장벽막만이 Cu비아의 저면에 존재하기 때문에, 하부배선층과 Cu비아 사이의 밀착성이 개선되고 Cu비아와 하부배선층 사이 경계에서 Cu원자들의 이동이 억제되어 일렉트로마이그레이션과 열스트레스에 대한 저항을 높이고 낮은 접촉저항을 갖는 다층 배선구조를 갖는 반도체장치를 얻을 수 있다.

Claims (13)

  1. 반도체장치에 있어서,
    구리 또는 구리합금으로 형성된 하부배선층;
    상기 하부배선층을 덮는 층간절연막;
    상기 층간절연막에 형성되어 상기 하부배선층의 일부를 노출시키는 비아홀;
    상기 비아홀에 구리 또는 구리합금을 매립하여 형성되고 상기 하부배선층과 접속되는 구리비아;
    상기 구리비아와의 밀착성보다 상기 층간절연막과의 밀착성이 더 강한 제1장벽막; 및
    상기 층간절연막과의 밀착성보다 상기 구리비아와의 밀착성이 더 강한 제2장벽막을 포함하고,
    상기 구리비아의 측면에는, 상기 제1장벽막이 상기 층간절연막 쪽에 위치되고 상기 제2장벽막이 상기 구리비아 쪽에 위치되도록 상기 제1장벽막과 상기 제2장벽막이 서로 적층되고, 상기 구리비아의 저면에는, 상기 제2장벽막이 형성되는 반도체장치.
  2. 제1항에 있어서, 상기 구리비아 상의 상기 층간절연막내에 형성된 상부배선트렌치; 및
    상기 상부배선트렌치 내에 형성되고 구리로 이루어진 상부배선층을 더 포함하고,
    상기 상부배선층과 상기 하부배선층은 상기 구리비아를 통하여 서로 접속되고, 상기 상부배선층과 상기 구리비아는 구리로 이루어진 일체형 구조로 형성되어 이중 다마신구조를 구성하고, 상기 하부배선층과 상기 구리비아가 접속되는 접속영역에는 상기 제2장벽막만이 형성되고, 상기 상부배선층 및 상기 구리비아로 이루어진 구리영역과, 상기 층간절연막이 서로 접촉되는 접촉영역으로서 상기 접속영역 이외의 영역인 접촉영역에는 제1 및 제2장벽막들이 적층된 반도체장치.
  3. 제1항에 있어서, 상기 구리비아 상의 상기 층간절연막에 형성된 상부배선트렌치; 및
    상기 상부배선트렌치 내에 형성되고 구리로 이루어진 상부배선층을 더 포함하고,
    상기 상부배선층과 상기 하부배선층은 상기 구리비아를 통하여 서로 접속되고, 상기 상부배선층과 상기 구리비아는 구리로 이루어진 일체형 구조로 형성됨으로써 이중 다마신구조를 구성하고, 상기 구리비아의 저면과 상기 상부배선층의 저면에는 상기 제2장벽막만이 형성되고, 상기 구리비아의 측면과 상기 상부배선층의 측면에는 상기 제1 및 제2장벽막들이 적층되는 반도체장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 비아홀의 종횡비는 1.5∼5의 범위인 반도체장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1장벽막과 상기 제2장벽막 쌍은, TaN막 및 Ta막, TiN막 및 Ti막, WN막 및 W막 중 어느 한 쌍인 반도체장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1장벽막과 상기 제2장벽막 각각은 10∼20㎚의 막두께로 형성되는 반도체장치.
  7. 반도체장치의 제조방법에 있어서,
    구리로 이루어진 하부배선층 상에 형성된 층간절연막에 비아홀을 형성하여 상기 하부배선층의 일부를 노출시키는 단계;
    상기 비아홀의 내측면에, 층간절연막과의 밀착성이 강한 제1장벽막을 형성하는 단계;
    상기 제1장벽막을 에칭하여 상기 비아홀의 저면에 위치된 상기 제1장벽막을 제거하는 단계;
    상기 비아홀의 내측면에, 구리와의 밀착성이 강한 제2장벽막을 형성하는 단계; 및
    상기 비아홀 내에 구리를 매설하여 구리비아를 형성하는 단계를 포함하는 반도체장치의 제조방법.
  8. 반도체장치의 제조방법에 있어서,
    구리로 이루어진 하부배선층 상에 형성된 층간절연막에 소정의 깊이로 상부배선트렌치를 형성하고, 상기 하부배선층의 일부가 노출되도록 상기 상부배선트렌치 아래에 위치된 상기 층간절연막을 부분적으로 개구하여 비아홀을 형성하는 단계;
    상기 비아홀의 내표면과 상기 상부배선트렌치의 내표면에, 층간절연막과의 밀착성이 강한 제1장벽막을 형성하는 단계;
    상기 제1장벽막을 에칭하여 상기 비아홀의 저면에 위치된 상기 제1장벽막을 제거하는 단계;
    상기 상부배선트렌치의 내측면과 상기 비아홀의 내측면에, 구리와의 밀착성이 강한 제2장벽막을 형성하는 단계; 및
    상기 상부배선트렌치와 상기 비아홀 내에 구리를 매설하여 상부배선층과 구리비아를 일체로 형성하는 단계를 포함하는 반도체장치의 제조방법.
  9. 반도체장치의 제조방법에 있어서,
    구리로 이루어진 하부배선층 상에 형성된 층간절연막에 소정의 깊이로 상부배선트렌치를 형성하고, 상기 하부배선층의 일부가 노출되도록 상기 상부배선트렌치 내의 상기 층간절연막을 부분적으로 개구하여 비아홀을 형성하는 단계;
    상기 비아홀의 내표면과 상기 상부배선트렌치의 내표면에, 층간절연막과의 밀착성이 강한 제1장벽막을 형성하는 단계;
    상기 제1장벽막을 에칭하여 상기 상부배선트렌치의 저면과 상기 비아홀의 저면에 위치된 상기 제1장벽막을 제거하는 단계;
    상기 상부배선트렌치의 내측면과 상기 비아홀의 내측면에, 구리와의 밀착성이 강한 제2장벽막을 형성하는 단계; 및
    상기 상부배선트렌치와 상기 비아홀 내에 구리를 매설하여 상부배선층과 구리비아를 형성하는 단계를 포함하는 반도체장치의 제조방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 비아홀은 1.5∼5 범위의 종횡비를 갖도록 형성되고, 상기 제1장벽막은 스퍼터링법에 의해 증착되고, 상기 제1장벽막은 상기 비아홀의 저면에 위치된 상기 제1장벽막이 제거될 때까지 에칭되는 반도체장치의 제조방법.
  11. 제7항 또는 제8항에 있어서, 상기 제1장벽막은, 작은 크기의 비아홀의 저면에는 제1장벽막이 거의 증착되지 않게 하는 스퍼터링법을 사용하여 증착되는 반도체장치의 제조방법.
  12. 제7항에 있어서, 상기 구리비아의 형성단계는, 상기 비아홀에 두꺼운 막두께로 구리를 증착시킨 후에 층간절연막의 표면과 구리요소가 평탄하게 되도록 CMP법을 이용하여 구리를 연마하는 반도체장치의 제조방법.
  13. 제8항 또는 제9항에 있어서, 상기 상부배선층과 상기 구리비아를 일체로 형성하는 단계는 상기 비아홀과 상기 상부배선트렌치에 두꺼운 막두께로 구리를 증착시킨 후에 층간절연막의 표면과 구리요소가 평탄하게 되도록 CMP법을 이용하여 구리를 연마하는 반도체장치의 제조방법.
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