JP4216226B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
JP4216226B2
JP4216226B2 JP2004155476A JP2004155476A JP4216226B2 JP 4216226 B2 JP4216226 B2 JP 4216226B2 JP 2004155476 A JP2004155476 A JP 2004155476A JP 2004155476 A JP2004155476 A JP 2004155476A JP 4216226 B2 JP4216226 B2 JP 4216226B2
Authority
JP
Japan
Prior art keywords
wiring
film
conductor film
integrated circuit
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2004155476A
Other languages
English (en)
Other versions
JP2004274082A (ja
Inventor
達之 齋藤
純司 野口
日出 山口
伸郎 大和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2004155476A priority Critical patent/JP4216226B2/ja
Publication of JP2004274082A publication Critical patent/JP2004274082A/ja
Application granted granted Critical
Publication of JP4216226B2 publication Critical patent/JP4216226B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体集積回路装置およびその製造技術に関し、特に、半導体集積回路装置の配線形成技術に適用して有効な技術に関するものである。
半導体集積回路装置の配線形成方法として、例えばダマシン（Damascene ）法と呼ばれるプロセスがある。この方法は、絶縁膜に配線形成用の溝を形成した後、半導体基板全面に配線形成用の導体膜を堆積し、さらに、その溝以外の領域の導体膜を化学的機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing ）によって除去することにより、配線形成用の溝内に埋込配線を形成する方法である。この方法の場合は、特に、微細なエッチング加工が困難な銅系（銅または銅合金）の導体材料からなる埋込配線の形成方法として検討されている。
また、ダマシン法の応用としてデュアルダマシン（Dual-Damascene）法がある。この方法は、絶縁膜に配線形成用の溝および下層配線との接続を行うための接続孔を形成した後、半導体基板全面に配線形成用の導体膜を堆積し、さらに、その溝以外の領域の導体膜をＣＭＰによって除去することにより、配線形成用の溝内に埋め込み配線を形成するとともに、接続孔内にプラグを形成する方法である。この方法の場合は、特に、多層配線構造を有する半導体集積回路装置において、工程数の削減が可能であり、配線コストの低減が可能である。
このような配線形成技術については、例えば特開平８−７８４１０号公報（特許文献１参照）、１９９６ Symp.VLSI.Tech.Digest ｐｐ４８−４９（非特許文献１参照）、電子材料 １９９６年３月号 ｐｐ２２−２７（非特許文献２参照）、特開平８−１４８５６０号公報（特許文献２参照）またはIBM J.RES.DEVELOP.VOL.39.NO.4,pp419-435,July 1995（非特許文献３参照）に記載されている。
特開平８−７８４１０号公報 特開平８−１４８５６０号公報 １９９６ Symp.VLSI.Tech.Digest ｐｐ４８−４９ 電子材料 １９９６年３月号 ｐｐ２２−２７ IBM J.RES.DEVELOP.VOL.39.NO.4,pp419-435,July 1995
ところが、上記した埋め込み配線の形成技術においては、以下の課題があることを本発明者は見出した。
すなわち、埋込配線技術を半導体集積回路装置に適用した場合の構造上および製造上の全体像が完全には確立していないという課題である。特に、上記したデュアルダマシン法においては、配線形成用溝と接続孔を同一導体膜で同時に埋め込むが、配線形成用溝よりも微細な接続孔を配線形成用溝と同時に、充分に、かつ、良好な電気的特性を確保した状態で埋め込むことが、配線や接続孔の微細化に伴って困難となっている。例えば配線材料として銅を用いる場合、スパッタリング法では接続孔内への銅の埋め込みが困難である。一方、メッキ法を用いた場合には埋め込み能力は高いが、この方法で形成される銅の成膜直後の結晶粒は小さく、充分な電気的特性が得られない場合がある。また、メッキ法の埋め込み能力が高いとはいっても限界はあり、高アスペクト比の微細接続孔の埋め込みには困難がつきまとう。この問題は同一の埋込配線層に、アスペクト比の異なる配線用溝が存在する場合にも生じる。
本発明の目的は、埋込配線構造を有する半導体集積回路装置において、高度な技術を用いることなく、埋込配線用の導体膜を良好に埋め込むことのできる技術を提供することにある。
また、本発明の目的は、埋込配線構造を有する半導体集積回路装置において、配線用溝または接続孔あるいはその両方の微細化を推進することのできる技術を提供することにある。
また、本発明の他の目的は、埋込配線の信頼性を向上させることのできる技術を提供することにある。
また、本発明の他の目的は、銅系導体材料を用いた埋込配線を、不具合を生じることなく、半導体集積回路装置の全体構造に組み込むことのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に埋め込まれ、銅の拡散を抑制する第１導電体膜と前記第１導電体膜上に形成された銅を主成分とする第２導電体膜からなる第１配線と、前記第１配線上に形成され前記第１配線の銅の拡散を抑制する第２絶縁膜と、前記第２絶縁膜上に形成された第３絶縁膜と、前記第３絶縁膜上に形成されたアルミニウムを主成分とする第２配線と、前記第２絶縁膜内と第３絶縁膜内に埋め込まれ、前記第１配線と、第２配線を接続し、前記第１配線の銅の拡散を抑制する接続導体と、からなり前記第２配線は内部配線部とパッドに接続する電極引き出し部分を含み前記電極引き出し部分は前記内部配線部より幅が広いものである。
また、本願において開示される発明のうち、他のものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体集積回路装置の製造方法は、半導体基板の上層の配線層に埋込配線を有する半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の上層の絶縁膜に接続孔を穿孔する工程と、
（ｂ）前記絶縁膜上に、前記接続孔を埋め込むように接続用の導体膜を形成する工程と、
（ｃ）前記接続用の導体膜の形成工程後、前記接続用の導体膜に対して平坦化処理を施して接続孔内以外の接続用の導体膜を除去することにより、前記接続孔内に接続用導体部を形成する工程と、
（ｄ）前記接続用導体部を形成した後の絶縁膜の配線形成領域に配線用溝を形成する工程と、
（ｅ）前記絶縁膜上に、前記配線用溝を埋め込むように配線用の導体膜を形成する工程と、
（ｆ）前記配線用の導体膜の形成工程後、前記配線用の導体膜に対して平坦化処理を施して配線用溝内以外の配線用の導体膜を除去することにより、前記配線用溝内に埋込配線を形成する工程とを有するものである。
また、本発明の半導体集積回路装置の製造方法は、前記配線用の導体膜が銅または銅合金からなり、その導体膜をスパッタリング法で形成した場合は、前記配線用の導体膜の平坦化処理工程後に熱処理を施す工程を有するものである。
また、本発明の半導体集積回路装置の製造方法は、半導体基板の上層の配線層に埋込配線を有する半導体集積回路装置の製造方法であって、同一の埋込配線層に形成された寸法が異なる配線用溝内に導体膜を埋め込む場合には、前記寸法が異なる配線用溝内にそれぞれ別々に導体膜を埋め込むこものである。
また、本発明の半導体集積回路装置の製造方法は、半導体基板の上層の配線層に埋込配線を有する半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の上層の絶縁膜に配線用溝および接続孔を穿孔する工程と、
（ｂ）前記絶縁膜上に、前記配線用溝および接続孔が埋め込まれるように銅または銅合金からなる導体膜をスパッタリング法により形成する工程と、
（ｃ）前記銅または銅合金からなる導体膜に対して平坦化処理を施して前記配線用溝および接続孔内以外の銅または銅合金からなる導体膜を除去することにより、前記配線用溝および接続孔内に導体膜を埋め込む工程と、
（ｄ）前記銅または銅合金からなる導体膜の平坦化処理工程後に熱処理を施す工程とを有するものである。
また、本発明の半導体集積回路装置は、半導体基板の上層の配線層に埋込配線を有する半導体集積回路装置であって、前記埋込配線と半導体基板とが接触する部分の配線材料を、タングステン、タングステン合金、チタン、チタンナイトライド、アルミニウムまたはアルミニウム合金のうち、少なくとも１種を用いて構成し、その上層の配線層における埋込配線を銅または銅合金で構成したものである。
また、本発明の半導体集積回路装置は、半導体基板の上層の配線層のうちの少なくとも１層以上に埋込配線を有する半導体集積回路装置であって、前記配線層のうちの最上の配線層の配線材料をアルミニウムまたはアルミニウム合金で構成し、その下層の配線層における埋込配線を銅または銅合金で構成したものである。また、本発明の半導体集積回路装置は、半導体基板の上層の配線層に埋込配線を有する半導体集積回路装置であって、アルミニウムまたはアルミニウム合金からなる配線と、銅または銅合金からなる配線とを接続する場合には、それらの接合部にバリア導体膜を介在させたものである。
さらに、本発明の半導体集積回路装置は、半導体基板の上層の配線層に埋込配線を有する半導体集積回路装置であって、前記配線層のうちの所定の埋込配線の配線層よりも上層の配線と前記所定の埋込配線の配線層よりも下層の配線とを電気的に接続する場合に、前記上層の配線から前記所定の埋込配線の配線層まで延びる接続孔内に設けられた接続用導体部と、前記下層の配線から前記所定の埋込配線の配線層まで延びる接続孔内に設けられた接続用導体部とを、前記所定の埋込配線の配線層の接続用溝内に設けられた中継用の接続用導体部を介して電気的に接続する構造を備え、前記中継用の接続用導体部は、少なくともその所定の埋込配線の配線延在方向における長さが、前記接続孔の前記配線延在方向の長さよりも長くなるように形成されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
(1).本発明の半導体集積回路装置の製造方法によれば、接続孔を導体膜で充分に埋め込むようした後、配線用溝を形成してそれを導体膜で埋め込むようにしたことにより、配線用溝およびそれよりも微細な接続孔の両方に導体膜を良好に埋め込むことが可能となる。
(2).本発明の半導体集積回路装置の製造方法によれば、同一配線層に寸法の異なる配線用溝等を有する場合には、微細な配線用溝等とそれよりも大きな配線用溝等とで埋め込みのし易い方法を選択して導体膜を埋め込むことにより、双方の配線用溝内に導体膜を良好に埋め込むことが可能となる。
(3).上記(1) または(2) により、配線層間の接続上の信頼性を向上させることが可能となる。したがって、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
(4).上記(1) または(2) により、埋込配線の微細化を推進することが可能となる。したがって、半導体集積回路装置の小形化あるいは高集積化を推進することが可能となる。
(5).上記(1) または(2) により、難しい技術を採用することなく、配線用溝および接続孔に導体膜を良好に埋め込むことが可能となる。したがって、埋込配線を有する半導体集積回路装置のコスト低減を推進することが可能となる。
(6).上記(1) または(2) により、埋め込み配線材料としてＣｕまたはＣｕ合金等を用いた場合でもその埋め込みの状態を良好にすることが可能となる。
(7).本発明の半導体集積回路装置の製造方法によれば、配線用溝を含む絶縁膜上にスパッタリング法等で形成したＣｕ系の導体材料を平坦化することで配線用溝等以外の領域のＣｕ系の導体材料を除去して埋込配線を形成した後に熱処理を施すことにより、Ｃｕの粒成長を促進させてＥＭ耐性を向上させるとともに、平坦化処理時にＣｕ系の導体膜の表面に生じた損傷や酸化膜等をなくしその表面を滑らかにすることや、ＣＭＰ時に露出する絶縁膜表面の汚染を除去低減することができるので、Ｃｕ系の導体材料からなる埋込配線の信頼性を向上させることが可能となる。
(8).本発明の半導体集積回路装置によれば、半導体基板の上層の配線層に埋込配線を有する半導体集積回路装置であって、前記埋込配線と半導体基板とが接触する部分の配線材料を、タングステン、タングステン合金、アルミニウムまたはアルミニウム合金で構成し、その上層の配線層における埋込配線を銅または銅合金で構成したことにより、接続孔内への導体膜の埋め込み状態を良好に保ちつつ、Ｃｕ原子の半導体基板側への拡散を防止してその拡散現象に起因する素子不良を回避し、かつ、半導体集積回路装置の全体的な配線抵抗の低減を図って信号の伝搬速度を向上させることが可能となる。
(9).本発明の半導体集積回路装置によれば、半導体基板の上層の配線層に埋込配線を有する半導体集積回路装置であって、前記配線層のうちの最上の配線層の配線材料をアルミニウムまたはアルミニウム合金で構成し、その下層の配線層における埋込配線を銅または銅合金で構成したことにより、従来のワイヤボンディング技術やバンプ電極の形成技術等の組立技術をそのまま踏襲できる。したがって、銅系の導体材料からなる埋込配線を有する半導体集積回路装置を容易に組立工程に導入することが可能となる。
(10). 本発明の半導体集積回路装置によれば、半導体基板の上層の配線層に埋込配線を有する半導体集積回路装置であって、アルミニウムまたはアルミニウム合金からなる配線と、銅または銅合金からなる配線とを接続する場合には、それらの接合部にバリア導体膜としてプラグを介在させたことにより、アルミニウム系の導体材料と銅系の導体材料とを直接接触させた場合にその接触部に比抵抗の高い合金層が形成されてしまうのを防止することができるので、配線層間の接続抵抗を低下させることが可能となる。
(11). 上記(8) 〜(10)により、銅系の導体材料からなる埋込配線を、不具合を生じることなく、半導体集積回路装置の全体構造に組み込むことが可能となる。
(12). また、本発明の半導体集積回路装置によれば、前記中継用の接続用導体部は、少なくともその所定の埋込配線の配線延在方向における長さが、前記接続孔の前記配線延在方向の長さよりも長くなるように形成されていることにより、中継用の接続用導体部を形作る接続用溝を比較的大きくすることができるので、接続用溝内に導体膜を良好に埋め込むことができる。したがって、上下の配線層間の電気的な接続上の信頼性を向上させることができ、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する（なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する）。
（実施の形態１）
図１は本発明の一実施の形態である半導体集積回路装置の要部断面図、図２は図１の半導体集積回路装置の第１層配線を示す要部断面図、図３〜図５は図２の配線構造の変形例を示す断面図、図６は図１の半導体集積回路装置の第２層配線を示す要部断面図、図７は図１の半導体集積回路装置の配線層間接続の変形例を示す半導体集積回路装置の要部断面図、図８〜図１２は図１の半導体集積回路装置の製造工程中における要部断面図、図１３〜図１８は図１の半導体集積回路装置の製造工程中における要部の一部破断斜視図である。
まず、本実施の形態１の半導体集積回路装置の構造を図１〜図７によって説明する。半導体基板１は、例えばｐ-形のシリコン（Ｓｉ）単結晶からなり、その上部には、ｐウエルＰＷおよびｎウエルＮＷが形成されている。このｐウエルＰＷには、例えばｐ形不純物のホウ素（Ｂ）が含有され、ｎウエルＮＷには、例えばｎ形不純物のリン（Ｐ）またはヒ素（Ａｓ）が含有されている。
また、この半導体基板１の上部には素子分離部２が形成されている。この素子分離部２は、半導体基板１の上部に掘られた分離用溝２ａ内に、例えば酸化シリコン等からなる分離用絶縁膜２ｂが埋め込まれて形成されている。この素子分離部２の上面は、半導体基板１の主面とほぼ一致するように平坦化されている。
素子分離部２に囲まれたｐウエルＰＷおよびｎウエルＮＷの領域には、例えばｎチャネル形のＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ；以下、単にｎＭＯＳという）３ｎおよびｐチャネル形のＭＯＳ・ＦＥＴ（以下、単にｐＭＯＳという）３ｐが形成されている。そして、このｎＭＯＳ３ｎおよびｐＭＯＳ３ｐによってＣＭＯＳ（Complimentary MOS ）が形成されている。ただし、半導体基板１に形成される集積回路素子は、ＭＯＳ・ＦＥＴまたはＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）に限定されるものではなく種々変更可能であり、バイポーラトランジスタ、ダイオードまたは抵抗素子あるいはこれらの集積回路素子が同一半導体基板上に形成される構造でも良い。
ｎＭＯＳ３ｎは、ｐウエルＰＷの上部に互いに離間して形成された一対の半導体領域３ｎd と、半導体基板１上に形成されたゲート絶縁膜３ｎｉと、その上に形成されたゲート電極３ｎｇとを有している。なお、ｎＭＯＳ３ｎのチャネル領域は、ｐウエルＰＷ内において一対の半導体領域３ｎｄの間に形成される。
この半導体領域３ｎｄは、ｎＭＯＳ３ｎのソース・ドレイン領域を形成するための領域であり、例えばｎ形不純物のリンまたはＡｓが含有されている。なお、半導体領域３ｎd を、チャネル領域側に配置された相対的に低濃度の半導体領域と、その外側に配置された相対的に高濃度の半導体領域とを有する構造としても良い。
ゲート絶縁膜３ｎｉは、例えば酸化シリコンからなる。その上に形成されたゲート電極３ｎｇは、例えば低抵抗ポリシリコンの単体膜からなる。ただし、ゲート電極３ｎｇは、低抵抗ポリシリコンの単体膜に限定されるものではなく、例えば低抵抗ポリシリコンの単体膜上にタングステンシリサイド等のようなシリサイド膜を形成してなる、いわゆるポリサイド構造としても良いし、また、例えば低抵抗ポリシリコンの単体膜上に窒化チタン等のようなバリア金属膜を介してタングステン等のような金属膜を形成してなる、いわゆるポリメタル構造としても良い。
一方、ｐＭＯＳ３ｐは、ｎウエルＮＷの上部に互いに離間して形成された一対の半導体領域３ｐd と、半導体基板１上に形成されたゲート絶縁膜３ｐｉと、その上に形成されたゲート電極３ｐｇとを有している。なお、ｐＭＯＳ３ｐのチャネル領域は、ｎウエルＮＷ内において一対の半導体領域３ｐｄの間に形成される。この半導体領域３ｐｄは、ｐＭＯＳ３ｐのソース・ドレイン領域を形成するための領域であり、例えばｐ形不純物のホウ素が含有されている。なお、半導体領域３ｐｄを、チャネル領域側に配置された相対的に低濃度の半導体領域と、その外側に配置された相対的に高濃度の半導体領域とを有する構造としても良い。
ゲート絶縁膜３ｐｉは、例えば酸化シリコンからなる。その上に形成されたゲート電極３ｐｇは、例えば低抵抗ポリシリコンの単体膜からなる。ただし、ゲート電極３ｐｇは、低抵抗ポリシリコンの単体膜に限定されるものではなく、例えば低抵抗ポリシリコンの単体膜上にタングステンシリサイド等のようなシリサイド膜を形成してなる、いわゆるポリサイド構造としても良いし、また、例えば低抵抗ポリシリコンの単体膜上に窒化チタン等のようなバリア金属膜を介してタングステン等のような金属膜を形成してなる、いわゆるポリメタル構造としても良い。
このような半導体基板１上には、その表面が、例えばＣＭＰ法により平坦化された、例えば酸化シリコンからなる層間絶縁膜４ａが形成されており、これによってｎＭＯＳ３ｎおよびｐＭＯＳ３ｐが被覆されている。この層間絶縁膜４ａの上部には、幅や長さの異なる配線用溝５ａ，５ｂが形成されている。配線用溝５ａ，５ｂの深さは、同一であり、例えば０．３〜１．０μｍ程度、好ましくは０．５μｍ程度である。また、配線用溝５ａのアスペクト比は、例えば０．１〜１．０程度、配線用導体膜を良好に埋め込むことを考慮すると０．７よりも小さい方が好ましい。配線用溝５ｂのアスペクト比は、例えば０．５〜２．５程度、配線用導体膜を埋め込むことを考慮すると１．５より小さい方が好ましい。
その配線用溝５ａ，５ｂ内には、図１、図２に示すように、第１層配線６Ｌが埋め込まれた状態で形成されている。この第１層配線６Ｌは、下部および側部の相対的に薄い導体膜６Ｌ1 と、その薄い導体膜６Ｌ1 に囲まれた相対的に厚い導体膜６Ｌ2 とで構成されている。
薄い導体膜６Ｌ1 は、第１層配線６Ｌと層間絶縁膜４ａとの密着性を向上させる機能や厚い導体膜６Ｌ2 の構成原子の拡散を抑制するバリア機能を持つ材料からなり、例えばタングステン（Ｗ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タングステン（ＷＮ）、窒化タングステンシリサイド（ＷＳｉＮ）、窒化チタンシリサイド（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）または窒化タンタルシリサイド（ＴａＳｉＮ）等からなる。
ここで、薄い導体膜６Ｌ1 をタングステン等で構成した場合には、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等で構成した場合に比べて配線抵抗を低下させることが可能となる。特に限定されないが、本実施の形態１においては、薄い導体膜６Ｌ1 が、例えばＴｉＮで構成されている。また、厚い導体膜６Ｌ2 は、第１層配線６Ｌの本体を構成する部材であり、例えばアルミニウム（Ａｌ）、Ａｌ合金、タングステン、タングステン合金、銅（Ｃｕ）またはＣｕ合金等のような低抵抗な材料からなる。Ａｌ合金の一例としては、Ａｌからなる導体膜にＳｉ，Ｃｕ，Ｇｅ等のような元素のうちの選択された１種またはそれ以上の元素を添加したものがあげられる。Ｃｕ合金の一例としては、Ｃｕからなる導体膜にマグネシウム（Ｍｇ），Ｓｉ，Ｔｉ等のような元素のうちの選択された１種またはそれ以上の元素を添加したものがあげられる。タングステン合金の一例としては、タングステンからなる導体膜にＳｉ，Ｎ等のような元素のうちの選択された１種またはそれ以上の元素を添加したものがあげられる。なお、以下の記載において、Ａｌ合金、タングステン合金およびＣｕ合金については、基本的に上記したものと同じとする。この厚い導体膜６Ｌ2 をＣｕまたはＣｕ合金で構成した場合には、Ａｌまたはタングステンで構成した場合に比べて配線抵抗を大幅に低下させることができ、かつ、厚い導体膜６Ｌ2 をＡｌまたはＡｌ合金で構成した場合に比べて第１層配線６Ｌのエレクトロマイグレーション（ＥＭ）耐性を向上させることも可能となる。特に限定されないが、本実施の形態１においては、厚い導体膜６Ｌ2 が、例えばＣｕで構成されている。
ただし、第１層配線６Ｌの構造は図１および図２に示した構造に限定されるものではなく種々変更可能であり、例えば図３〜図５に示す構造にしても良い。図３は薄い導体膜６Ｌ1 および厚い導体膜６Ｌ2 を覆うようにキャップ導体膜６Ｌ3 を設けた構造である。キャップ導体膜６Ｌ3 は、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。この構造は、特に、厚い導体膜６Ｌ2 をＣｕまたはＣｕ合金で構成した場合に適用することにより、Ｃｕ原子の拡散をさらに抑制することができるので、半導体集積回路装置の信頼性をさらに向上させることが可能となっている。また、特に限定されないが、上層の配線材料との関係で、その配線材料と厚い導体膜６Ｌ2 とを直接接触させると比抵抗の高い合金等が形成されてしまうような場合にも適している。なお、キャップ導体膜をその上面が層間絶縁膜４ａの上面とほぼ一致するように厚い導体膜６Ｌ2 の上面のみに設ける構造としても良い。
図４は第１層配線６Ｌを厚い導体膜６Ｌ2 のみで構成した構造である。すなわち、薄い導体膜が無い構造である。図５は図４の構造において厚い導体膜６Ｌ2 の上面にキャップ導体膜６Ｌ3 を設けた構造である。この構造は、特に限定されないが、上層の配線材料との関係で、その配線材料と厚い導体膜６Ｌ2 とを直接接触させると比抵抗の高い合金等が形成されてしまうような場合に適している。
配線用溝５ａ内の第１層配線６Ｌは接続用導体部７Ｃを通じてｎＭＯＳ３ｎの半導体領域３ｎｄまたはｐＭＯＳ３ｐの半導体領域３ｐｄと電気的に接続されている。接続用導体部７Ｃは、その大部分が配線用溝５ａの底面から半導体基板１の上面に向かって層間絶縁膜４ａに穿孔された接続孔８ａ内に埋め込まれているが、接続用導体部７Ｃの上部は第１層配線６Ｌの上下面を貫通するように第１層配線６Ｌ中に突出している。接続孔８ａの直径は、例えば０．２〜１．０μｍ程度、好ましくは、例えば０．４μｍ程度である。また、接続孔８ａのアスペクト比は、例えば２〜６程度、接続用導体部の埋め込みを良好に行うことを考慮すると４程度より小さいことが好ましい。なお、接続用導体部７Ｃの上面高さは、第１層配線６Ｌの上面高さとほぼ一致している。
接続用導体部７Ｃは、その下部および側部の相対的に薄い導体膜７Ｃ1 と、薄い導体膜７Ｃ1 に囲まれた相対的に厚い導体膜７Ｃ2 とで構成されている。薄い導体膜７Ｃ1 は、接続用導体部７Ｃと層間絶縁膜４ａとの密着性を向上させる機能や厚い導体膜７Ｃ2 の構成原子の拡散を抑制するバリア機能を持つ材料からなり、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。
薄い導体膜７Ｃ1 をタングステン等で構成した場合には、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等で構成した場合に比べて配線抵抗を低下させることが可能となる。特に限定されないが、本実施の形態１においては、薄い導体膜７Ｃ1 が、例えばタングステンで構成されている。
また、厚い導体膜７Ｃ2 は、接続用導体部７Ｃの本体を構成する部材であり、例えばＡｌ、Ａｌ合金、タングステンまたはタングステン合金等のような低抵抗な材料からなる。厚い導体膜７Ｃ2 の構成材料にはＣｕまたはＣｕ合金は使用されていない。すなわち、本実施の形態１においては、第１層配線６Ｌの埋込導体膜６Ｌ2 の構成材料にはＣｕまたはＣｕ合金等を用いても、半導体基板１と直接接する接続用導体部７Ｃの構成材料にはＣｕまたはＣｕ合金を用いていない。これにより、第１層配線６Ｌの配線抵抗を低減しつつ、かつ、Ｃｕ原子が半導体基板１側に拡散することに起因する接続不良を抑制することが可能となっている。
厚い導体膜７Ｃ2 をＡｌまたはＡｌ合金で構成した場合には、タングステンまたはタングステン合金で構成した場合に比べて接続用導体部７Ｃの抵抗を低下させることが可能となる。また、埋込導体膜７Ｃ2 をタングステンまたはタングステン合金で構成した場合には、埋込導体膜７Ｃ2 をＡｌまたはＡｌ合金で構成した場合に比べて接続用導体部７ＣのＥＭ耐性およびＳＭ耐性を向上させることが可能となる。特に限定されないが、本実施の形態１においては、厚い導体膜７Ｃ2 が、例えばタングステンで構成されている。したがって、本実施の形態１においては、第１層配線６Ｌの高さ位置の平面内に、異種の導体膜（第１層配線６Ｌ形成用のＣｕ等および接続用導体部７Ｃのタングステン等）が存在する構造となっている。なお、接続用導体部も配線の一部を構成するものである。
また、上記の説明では配線用溝５ａ，５ｂ内の第１層配線６Ｌが同一材料で構成されている場合について説明したが、これに限定されるものではない。例えば配線用溝５ｂに埋め込む厚い導体膜６Ｌ2 および薄い導体膜６Ｌ1 の構成材料を、配線用溝５ａに埋め込まれた厚い導体膜６Ｌ2 および薄い導体膜６Ｌ1 の構成材料とは異種の導体材料としても良い。これは、例えば幅の広い配線用溝５ａおよび幅の狭い配線用溝５ｂ内にＣｕ等を同時に埋め込もうとすると、幅の狭い配線用溝５ｂを充分に埋め込めない場合があるので、その場合には、幅の広い配線用溝５ａはＣｕで埋め込み、幅の狭い配線用溝５ｂはタングステン等をＣＶＤ法等により埋め込むようにした場合の構造例である。なお、この場合の形成方法については後述する。
層間絶縁膜４ａ上には、例えばシリコン窒化膜４ｂ1 上に、シリコン窒化膜より厚い膜厚を有する酸化シリコン膜４ｂ2 が形成された層間絶縁膜４ｂが形成されている。シリコン窒化膜４ｂ1 は、厚い導体膜６Ｌ2 または埋込導体膜７Ｃ2 をＣｕ系の導電材料で構成した場合に、Ｃｕの拡散を防止するバリア膜として機能する。また、後述する接続孔８ａを形成する時、シリコン窒化膜４ｂ1 をエッチングストッパ層として用いて酸化シリコン膜４ｂ2 をエッチングし、その後、シリコン窒化膜４ｂ2 をエッチングして除去する。なお、厚い導体膜６Ｌ2 または埋込導体膜７Ｃ2 をＣｕ系以外の導電材料で構成する場合、シリコン窒化膜４ｂ1 はなくても良い。この層間絶縁膜４ｂの上部には、幅が異なる配線用溝５ｃ，５ｄが形成されている。配線用溝５ｃ，５ｄの深さは、同一であり、例えば０．３〜１．０μｍ程度、好ましくは０．６μｍ程度である。また、配線用溝５ｃのアスペクト比は、例えば０．１〜１．０程度、配線用導体膜を良好に埋め込むことを考慮すると０．７よりも小さい方が好ましい。また、配線用溝５ｄのアスペクト比は、例えば０．５〜２．５程度、配線用導体膜を良好に埋め込むことを考慮すると１．５よりも小さい方が好ましい。酸化シリコン膜４ｂ2 は、例えばＣＶＤ法で形成したＴＥＯＳ（Tetraethoxysilane）膜あるいはＳＯＧ（Spin On Glass ）膜で構成される。低誘電率のＳＯＧ膜を用いることで配線間の容量を低減でき、回路の動作速度を向上させることができる。
その配線用溝５ｃ，５ｄ内には、図１および図６に示すように、第２層配線９Ｌが埋め込まれた状態で形成されている。この第２層配線９Ｌは、下部および側部の相対的に薄い導体膜９Ｌ1 と、その薄い導体膜９Ｌ1 に囲まれた相対的に厚い導体膜９Ｌ2 とで構成されている。
薄い導体膜９Ｌ1 は、第２層配線９Ｌと層間絶縁膜４ｂとの密着性を向上させる機能や厚い導体膜９Ｌ2 の構成原子の拡散を抑制するバリア機能を持つ材料からなり、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。
薄い導体膜９Ｌ1 をタングステン等で構成した場合には、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等で構成した場合に比べて配線抵抗を低下させることが可能となる。特に限定されないが、本実施の形態１においては、薄い導体膜９Ｌ1 が、例えばＴｉＮで構成されている。
また、厚い導体膜９Ｌ2 は、第２層配線９Ｌの本体を構成する部材であり、例えばＡｌ、Ａｌ合金、タングステン、タングステン合金、ＣｕまたはＣｕ合金等のような低抵抗な材料からなる。この厚い導体膜９Ｌ2 をＣｕまたはＣｕ合金で構成した場合には、Ａｌまたはタングステンで構成した場合に比べて配線抵抗を大幅に低下させることが可能となる。また、厚い導体膜９Ｌ2 をＡｌまたはＡｌ合金で構成した場合に比べて第２層配線９ＬのＥＭ耐性を向上させることも可能となる。特に限定されないが、本実施の形態１においては、厚い導体膜９Ｌ2 が、例えばＣｕで構成されている。
ただし、第２層配線９Ｌの構造も図１および図６に示した構造に限定されるものではなく種々変更可能であり、例えば前記第１層配線６Ｌで説明した図３〜図５に示す構造にしても良い。すなわち、厚い導体膜９Ｌ2 および薄い導体膜９Ｌ1 の上面にキャップ導体膜を設けた構造でも良い。このキャップ導体膜は、例えばタングステン等のような低抵抗な材料やＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等のようなバリア機能を有する材料からなる。この構造は、特に、厚い導体膜９Ｌ2 をＣｕまたはＣｕ合金で構成した場合に適用することにより、Ｃｕ原子の拡散をさらに抑制することができるので、半導体集積回路装置の信頼性をさらに向上させることが可能となっている。また、特に限定されないが、上層の配線材料との関係で、その配線材料と厚い導体膜９Ｌ2 とを直接接触させると比抵抗の高い合金等が形成されてしまうような場合に適している。なお、キャップ導体膜をその上面が層間絶縁膜４ａの上面とほぼ一致するように厚い導体膜６Ｌ2 の上面のみに設ける構造としても良い。
他の構造として第２層配線９Ｌを厚い導体膜９Ｌ2 のみで構成した構造でも良い。すなわち、薄い導体膜が無い構造である。さらに他の構造としてその薄い導体膜が無い構造において厚い導体膜９Ｌ2 の上面にキャップ導体膜を設けた構造でも良い。この構造は、特に限定されないが、上層の配線材料との関係で、その配線材料と厚い導体膜９Ｌ2 とを直接接触させると固有抵抗値の高い合金等が形成されてしまうような場合に適している。
この配線用溝５ｃ内に形成された第２層配線９Ｌは接続用導体部１０Ｃを通じて第１層配線６Ｌと電気的に接続されている。接続用導体部１０Ｃは、その大部分が配線用溝５ｃの底面から第１層配線６Ｌの上面に向かって層間絶縁膜４ｂに穿孔された接続孔８ｂ内に埋め込まれているが、接続用導体部１０Ｃの上部は第２層配線９Ｌの上下面を貫通するように第２層配線９Ｌ中に突出している。接続孔８ｂの直径は、例えば０．２〜１．２μｍ程度、好ましくは、例えば０．４程度である。また、接続孔８ｂのアスペクト比は、２〜６程度、接続用導体部の埋め込みを良好に行うことを考慮すると４程度より小さいことが好ましい。なお、接続用導体部１０Ｃの上面高さは、第２層配線９Ｌの上面高さ、すなわち、層間絶縁膜４ｂの上面高さとほぼ一致している。
接続用導体部１０Ｃは、その下部および側部の相対的に薄い導体膜１０Ｃ1 と、薄い導体膜１０Ｃ1 に囲まれた相対的に厚い導体膜１０Ｃ2 とで構成されている。薄い導体膜１０Ｃ1 は、接続用導体部１０Ｃと層間絶縁膜４ｂとの密着性を向上させる機能や厚い導体膜１０Ｃ2 の構成原子の拡散を抑制するバリア機能を持つ材料からなり、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。
薄い導体膜１０Ｃ1 をタングステン等で構成した場合には、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等で構成した場合に比べて配線抵抗を低下させることが可能となる。特に限定されないが、本実施の形態１においては、薄い導体膜１０Ｃ1 が、例えばタングステンで構成されている。
また、厚い導体膜１０Ｃ2 は、接続用導体部７Ｃの本体を構成する部材であり、例えばＡｌ、Ａｌ合金、タングステン、タングステン合金、ＣｕまたはＣｕ合金等のような低抵抗な材料からなる。厚い導体膜１０Ｃ2 を、例えばＣｕまたはＣｕ合金で構成することにより、Ａｌ、Ａｌ合金、タングステンまたはタングステン合金で構成した場合に比べて接続孔用導体部１０Ｃの抵抗を低下させることができ、かつ、接続用導体部１０ＣのＥＭ耐性を向上させることができる。厚い導体膜１０Ｃ2 をＡｌまたはＡｌ合金で構成した場合には、タングステンまたはタングステン合金で構成した場合に比べて接続用導体部１０Ｃの抵抗を低下させることが可能となる。また、埋込導体膜１０Ｃ2 をタングステンまたはタングステン合金で構成した場合には、埋込導体膜１０Ｃ2 をＡｌまたはＡｌ合金で構成した場合に比べて接続用導体部１０ＣのＥＭ耐性およびＳＭ耐性を向上させることが可能となる。特に限定されないが、本実施の形態１においては、厚い導体膜１０Ｃ2 が、例えばタングステンで構成されている。
また、層間絶縁膜４ｂには、その上面から第１層配線６Ｌの上面に向かって穿孔され第１層配線６Ｌの一部が露出するような接続孔８ｃが穿孔されており、この接続孔８ｃには接続用導体部１０Ｃが埋め込まれた状態で形成されている。この接続孔８ｃの直径は、例えば０．２〜１．２μｍ程度、好ましくは、例えば０．４μｍ程度である。また、接続孔８ｃのアスペクト比は、２〜６程度、接続用導体部の埋め込みを良好に行うことを考慮すると４程度より小さいことが好ましい。この接続用導体部１０Ｃは、構造は上記したのと同じであるが、図１では第２層配線９Ｌとは直接接続されていない。ただし、接続孔８ｃに埋め込む接続用導体部１０Ｃの厚い導体膜１０Ｃ2 および薄い導体膜１０Ｃ1 の構成材料を、接続孔８ｂに埋め込まれた接続用導体部１０Ｃの厚い導体膜１０Ｃ2 および薄い導体膜１０Ｃ1 の構成材料とは異種の導体材料で構成しても良い。
また、上記の説明では配線用溝５ｃ，５ｄ内の第２層配線９Ｌが同一材料で構成されている場合について説明したが、これに限定されるものではない。例えば配線用溝５ｄに埋め込む厚い導体膜９Ｌ2 および薄い導体膜９Ｌ1 の構成材料を、配線用溝５ｃに埋め込まれた厚い導体膜９Ｌ2 および薄い導体膜９Ｌ1 の構成材料とは異種の導体材料で構成しても良い。これは、例えば幅の広い配線用溝５ｃおよび幅の狭い配線用溝５ｄ内にＣｕ等を同時に埋め込もうとすると、幅の狭い配線用溝５ｄを充分に埋め込めない場合があるので、その場合には、幅の広い配線用溝５ｃはＣｕで埋め込み、幅の狭い配線用溝５ｄはタングステン等をＣＶＤ法等により埋め込むようにした場合の構造例である。なお、この場合の形成方法については後述する。
層間絶縁膜４ｂ上には、例えば層間絶縁膜４ｂと同様に窒化シリコン膜４ｃ1 と酸化シリコン膜４ｃ2 とで構成された層間絶縁膜４ｃが形成されている。この層間絶縁膜４ｃの上部には、幅の異なる配線用溝５ｅ，５ｆが形成されている。配線用溝５ｅ，５ｆの深さは、同一であり、例えば０．３〜１．０μｍ程度、好ましくは０．６μｍ程度である。また、配線用溝５ｅのアスペクト比は、例えば０．１〜１．０程度、配線用導体膜を良好に埋め込むことを考慮すると0.７よりも小さい方が好ましい。また、配線用溝５ｆのアスペクト比は、例えば０．５〜２．５程度、配線用導体膜を良好に埋め込むことを考慮すると1.５よりも小さい方が好ましい。
その配線用溝５ｅ, ５ｆ内には、図１に示すように、第３層配線１１Ｌが埋め込まれた状態で形成されている。この第３層配線１１Ｌは、下部および側部の相対的に薄い導体膜１１Ｌ1 と、その薄い導体膜１１Ｌ1 に囲まれた相対的に厚い導体膜１１Ｌ2 とで構成されている。
薄い導体膜１１Ｌ1 は、第３層配線１１Ｌと層間絶縁膜４ｃとの密着性を向上させる機能や厚い導体膜１１Ｌ2 の構成原子の拡散を抑制するバリア機能を持つ材料からなり、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。
薄い導体膜１１Ｌ1 をタングステン等で構成した場合には、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等で構成した場合に比べて配線抵抗を低下させることが可能となる。また、薄い導体膜１１Ｌ1 を、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等で構成した場合には、特に層間絶縁膜４ｃとの密着性を向上させることが可能となる。特に限定されないが、本実施の形態１においては、薄い導体膜１１Ｌ1 が、例えばＴｉＮで構成されている。
また、厚い導体膜１１Ｌ2 は、第３層配線１１Ｌの本体を構成する部材であり、例えばＡｌ、Ａｌ合金、タングステン、タングステン合金、ＣｕまたはＣｕ合金等のような低抵抗な材料からなる。この厚い導体膜１１Ｌ2 をＣｕまたはＣｕ合金で構成した場合には、Ａｌまたはタングステンで構成した場合に比べて配線抵抗を大幅に低下させることが可能となる。また、厚い導体膜１１Ｌ2 をＡｌまたはＡｌ合金で構成した場合に比べて第３層配線１１ＬのＥＭ耐性を向上させることも可能となる。特に限定されないが、本実施の形態１においては、厚い導体膜１１Ｌ2 が、例えばＣｕで構成されている。
ただし、第３層配線１１Ｌの構造も図１に示した構造に限定されるものではなく種々変更可能であり、例えば前記第１層配線６Ｌで説明した図３〜図５に示す構造にしても良い。すなわち、厚い導体膜１１Ｌ2 および薄い導体膜１１Ｌ1 の上面にキャップ導体膜を設けた構造でも良い。このキャップ導体膜は、例えばタングステン等のような低抵抗な材料やＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等のようなバリア機能を有する材料からなる。この構造は、特に、厚い導体膜１１Ｌ2 をＣｕまたはＣｕ合金で構成した場合に適用することにより、Ｃｕ原子の拡散をさらに抑制することができるので、半導体集積回路装置の信頼性をさらに向上させることが可能となっている。また、特に限定されないが、上層の配線材料との関係で、その配線材料と厚い導体膜１１Ｌ2 とを直接接触させると比抵抗の高い合金等が形成されてしまうような場合に適している。なお、キャップ導体膜をその上面が層間絶縁膜４ａの上面とほぼ一致するように厚い導体膜１１Ｌ2 の上面のみに設ける構造としても良い。
他の構造として第３層配線１１Ｌを厚い導体膜１１Ｌ2 のみで構成した構造でも良い。すなわち、薄い導体膜が無い構造である。さらに他の構造としてその薄い導体膜が無い構造において配線用溝５ａの上面にキャップ導体膜を設けた構造でも良い。この構造は、特に限定されないが、上層の配線材料との関係で、その配線材料と厚い導体膜１１Ｌ2 とを直接接触させると比抵抗の高い合金等が形成されてしまうような場合に適している。
この配線用溝５ｅ，５ｆ内に形成された第３層配線１１Ｌは接続用導体部１２Ｃを通じて第２層配線９Ｌと電気的に接続されている。接続用導体部１２Ｃは、その大部分が配線用溝５ｅ，５ｆの底面から第２層配線９Ｌの上面に向かって層間絶縁膜４ｃに穿孔された接続孔８ｄ内に埋め込まれているが、接続用導体部１２Ｃの上部は第３層配線１１Ｌの上下面を貫通するように第３層配線１１Ｌ中に突出している。接続孔８ｄの直径は、例えば０．２〜１．２μｍ程度、好ましくは、例えば０．４μｍ程度である。また、接続孔８ｄのアスペクト比は、２〜６程度、接続用導体部の埋め込みを良好に行うことを考慮すると４程度より小さいことが好ましい。なお、接続用導体部１２Ｃの上面高さは、第３層配線１１Ｌの上面高さ、すなわち、層間絶縁膜４ｃの上面高さとほぼ一致している。
接続用導体部１２Ｃは、その下部および側部の相対的に薄い導体膜１２Ｃ1 と、薄い導体膜１２Ｃ1 に囲まれた相対的に厚い導体膜１２Ｃ2 とで構成されている。薄い導体膜１２Ｃ1 は、接続用導体部１２Ｃと層間絶縁膜４ｃとの密着性を向上させる機能や厚い導体膜１２Ｃ2 の構成原子の拡散を抑制するバリア機能を持つ材料からなり、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。
薄い導体膜１２Ｃ1 をタングステン等で構成した場合には、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等で構成した場合に比べて配線抵抗を低下させることが可能となる。特に限定されないが、本実施の形態１においては、薄い導体膜１２Ｃ1 が、例えばタングステンで構成されている。
また、厚い導体膜１２Ｃ2 は、接続用導体部１２Ｃの本体を構成する部材であり、例えばＡｌ、Ａｌ合金、タングステン、タングステン合金、ＣｕまたはＣｕ合金等のような低抵抗な材料からなる。厚い導体膜１２Ｃ2 を、例えばＣｕまたはＣｕ合金で構成することにより、Ａｌ、Ａｌ合金、タングステンまたはタングステン合金で構成した場合に比べて接続孔用導体部１２Ｃの抵抗を低下させることができ、かつ、接続用導体部１２ＣのＥＭ耐性を向上させることができる。厚い導体膜１２Ｃ2 をＡｌまたはＡｌ合金で構成した場合には、タングステンまたはタングステン合金で構成した場合に比べて接続用導体部１２Ｃの抵抗を低下させることが可能となる。また、厚い導体膜１２Ｃ2 をタングステンまたはタングステン合金で構成した場合には、厚い導体膜１２Ｃ2 をＡｌまたはＡｌ合金で構成した場合に比べて接続用導体部１２ＣのＥＭ耐性およびＳＭ耐性を向上させることが可能となる。特に限定されないが、本実施の形態１においては、厚い導体膜１２Ｃ2 が、例えばタングステンで構成されている。
また、層間絶縁膜４ｃには、その上面から第２層配線９Ｌの上面に向かって穿孔され第２層配線９Ｌの一部が露出するような接続孔８ｅが穿孔されており、この接続孔８ｅには接続用導体部１２Ｃが埋め込まれた状態で形成されている。この接続孔８ｅの直径は、例えば０．２〜１．２μｍ程度、好ましくは、例えば０．５μｍ程度である。また、接続孔８ｅのアスペクト比は、２〜６程度、接続用導体部の埋め込みを良好に行うことを考慮すると４程度より小さいことが好ましい。この接続用導体部１２Ｃは、構造は上記したのと同じであるが、図１では第３層配線１１Ｌとは直接接続されていない。また、この接続用導体部１２Ｃは下層の接続孔８ｃ内に形成された接続用導体部１０Ｃと接触されて電気的に接続されている。すなわち、本実施の形態１においては、埋め込み配線構造を有する配線層中に、接続用導体部１０Ｃ，１２Ｃ同士が所定の配線層を貫通した状態で互いに電気的に接続される構造を有している。接続用導体部１２Ｃを接続用導体部１０Ｃと同じ構成材料で形成することにより、接続抵抗を低下させることができる。すなわち、接続用導体部１０Ｃ，１２Ｃ間を、異なる導体材料で構成された第２層配線９Ｌを介して接続した場合に比べて接触抵抗等を低下させることができるので、接続抵抗を低下させることができる。
ただし、接続孔８ｅに埋め込む接続用導体部１２Ｃの厚い導体膜１２Ｃ2 および薄い導体膜１２Ｃ1 の構成材料を、接続孔８ｅに埋め込まれた接続用導体部１２Ｃの厚い導体膜１２Ｃ2 および薄い導体膜１２Ｃ1 の構成材料とは異種の導体材料で構成しても良い。
また、図１の右側の接続用導体部１０Ｃ，１２Ｃ同士の接続構造を、図７に示すように、第３層配線１１Ｌと第１層配線６Ｌとを層間絶縁膜４ｃ，４ｂを貫通する接続孔８ｅ1 内の１つの接続用導体１２Ｃを通じて直接電気的に接続する構造としても良い。これにより、接続抵抗を低下させることができる。
層間絶縁膜４ｃ上には、例えば層間絶縁膜４ｂと同様に窒化シリコン膜４ｄ1 と酸化シリコン膜４ｄ2 とで構成された層間絶縁膜４ｄが形成されている。この層間絶縁膜４ｄの上面には、第４層配線１３Ｌが形成されている。第４層配線１３Ｌ，１３Ｌは、例えばＡｌまたはＡｌ合金からなり、層間絶縁膜４ｄに穿孔された接続孔８ｆ，８ｆを通じてそれぞれ下層の第３層配線１１Ｌおよび接続用導体部１２Ｃと電気的に接続されている。
最上の第４層配線１３Ｌの構成材料として、例えばＡｌまたはＡｌ合金等を用いたことにより、従来からあるボンディングワイヤの接続技術やバンプ電極の形成技術をそのまま踏襲できる。すなわち、最上の配線層はボンディングワイヤやバンプ電極が接続されるが、最上の配線材料を従来から用いられているＡｌまたはＡｌ合金とすることにより、ボンディングワイヤやバンプ電極の接合上の従来技術をそのまま使用することが可能となる。このため、組立工程（ワイヤボンディング工程やバンプ電極形成工程）の技術的な変更等を伴うことなく、Ｃｕ系材料からなる埋め込み配線構造を有する半導体集積回路装置を組立ラインに導入することが可能となる。したがって、Ｃｕ系材料からなる埋め込み配線を有する半導体集積回路装置のコスト低減を推進でき、製造・開発時間の短期化を推進することが可能となる。
この接続孔８ｆの直径は、例えば０．２〜１．２μｍ程度、好ましくは、例えば０．５μｍ程度である。また、接続孔８ｆのアスペクト比は、２〜６程度、接続用導体部の埋め込みを良好に行うことを考慮すると４程度より小さいことが好ましい。接続孔８ｆには、接続用導体部１４Ｃが埋め込まれている。接続用導体部１４Ｃは、その下部および側部の相対的に薄い導体膜１４Ｃ1 と、薄い導体膜１４Ｃ1 に囲まれた相対的に厚い導体膜１４Ｃ2 とで構成されている。なお、この接続用導体１４Ｃは第４層配線１３Ｌを貫通してはいない。
薄い導体膜１４Ｃ1 は、接続用導体部１４Ｃと層間絶縁膜４ｄとの密着性を向上させる機能や厚い導体膜１４Ｃ2 の構成原子の拡散を抑制するバリア機能を持つ材料からなり、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。薄い導体膜１４Ｃ1 をタングステン等で構成した場合には、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等で構成した場合に比べて配線抵抗を低下させることが可能となる。特に限定されないが、本実施の形態１においては、薄い導体膜１４Ｃ1 が、例えばタングステンで構成されている。
また、厚い導体膜１４Ｃ2 は、接続用導体部１４Ｃの本体を構成する部材であり、例えばＡｌ、Ａｌ合金、タングステン、タングステン合金等のような低抵抗な材料からなる。厚い導体膜１４Ｃ2 をＡｌまたはＡｌ合金で構成した場合には、タングステンまたはタングステン合金で構成した場合に比べて接続用導体部１４Ｃの抵抗を低下させることが可能となる。また、厚い導体膜１４Ｃ2 をタングステンまたはタングステン合金で構成した場合には、厚い導体膜１４Ｃ2 をＡｌまたはＡｌ合金で構成した場合に比べて接続用導体部１４ＣのＥＭ耐性およびＳＭ耐性を向上させることが可能となる。さらに、厚い導体膜１４Ｃ2 をタングステンまたはタングステン合金で構成した場合には第３層配線１１Ｌを構成するＣｕと第４層配線１３Ｌを構成するＡｌまたはＡｌ合金を厚いバリアメタルにて隔離できるため両者の反応による抵抗上昇を防止し易くなる。すなわち、接続孔８ｆにバリア機能を持つ材料を埋め込むことにより、Ｃｕ系材料で構成される第３層配線１１Ｌと、Ａｌ系材料で構成される第４層配線１３Ｌとの距離を隔離できるので両者の反応をより低減できる。特に限定されないが、本実施の形態１においては、厚い導体膜１４Ｃ2 が、例えばタングステンで構成されている。
層間絶縁膜４ｄ上には、表面保護膜１５が形成されており、これによって第４層配線１３Ｌの表面が被覆されている。表面保護膜１５は、例えば保護膜１５ａ上に保護膜１５ｂが積み重ねられてなる。保護膜１５ａは、例えばＳｉＯ2からなり、その上層の保護膜１５ｂは、例えば窒化シリコンからなる。表面保護膜１５の一部には、第４層配線１３Ｌの一部が露出するような開口部１６が形成されている。第４層配線１３Ｌにおいて、この開口部１６から露出する部分は、ボンディングパッド部ＢＰを形成している。すなわち、このボンディングパッド部ＢＰには、ボンディングワイヤが直接接続され、これを通じて半導体集積回路装置を構成するパッケージのリードが電気的に接続されるようになっている。なお、このボンディングパッド部ＢＰ上に下地金属層を介して鉛−錫合金または金等からなるバンプ電極を設ける構造としても良い。また、上述の層間絶縁膜４ａ〜４ｄは、例えばＳＯＧ（Spin On Glass ）法で形成された塗布膜、有機膜、フッ素を添加したＣＶＤ膜、窒化シリコン膜またはそれらを積み重ねて成る積層膜等でも良い。
次に、本実施の形態１の半導体集積回路装置の製造方法を図８〜図１８によって説明する。
まず、同一材料からなる埋め込み配線の形成方法を図８〜図１２によって説明する。なお、ここでは、第１層配線６Ｌ、第２層配線９Ｌおよび第３層配線１１Ｌの構造は同じなので、説明を簡単にするため、第１層配線６Ｌを代表例として埋め込み配線の形成方法を説明する。
図８は製造工程中における半導体集積回路装置の要部断面図である。半導体基板１上に形成された層間絶縁膜４ａには、半導体基板１の主面（半導体領域３ｎｄ）が露出するような接続孔８ａがフォトリソグラフィ技術およびドライエッチング技術によって既に穿孔されている。なお、層間絶縁膜４ａは、例えばシリコン酸化膜、ＳＯＧ（Spin On Glass ）膜、有機膜、フッ素を添加したＣＶＤ膜、窒化シリコン膜またはそれらを積み重ねて成る積層膜等からなる。層間絶縁膜４ａは、例えばＣＶＤ（Chemical Vapor Deposition ）法により堆積されたシリコン酸化膜を、ＣＭＰ法等により研磨することにより、その表面が平坦化されている。
続いて、図９に示すように、層間絶縁膜４ａの上面、接続孔８ａの側面および底面に、例えばタングステン（Ｗ）等からなる薄い導体膜７Ｃ1 をスパッタリング法等によって被着する。この薄い導体膜７Ｃ1 は、接続用導体部と層間絶縁膜４ａとの密着性を向上させる機能や厚い導体膜７Ｃ2 の形成時の材料ガス等の拡散や厚い導体膜７Ｃ2 の構成原子の拡散を抑制するバリア機能を持つ材料からなり、タングステンに限定されるものではなく種々変更可能であり、例えばＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等でも良い。
その後、薄い導体膜７Ｃ1 上に、例えばタングステン等からなる厚い導体膜７Ｃ2 をＣＶＤ法等によって被着する。これにより、微細な接続孔８ａ内に導体膜を良好に充填することができる。この厚い導体膜７Ｃ2 は、タングステン等に限定されるものではなく種々変更可能であり、例えばＡｌまたはＡｌ合金等のような低抵抗な材料でも良い。また、この厚い導体膜７Ｃ2 の形成方法は、ＣＶＤ法に限定されるものではなく、例えばメッキ法、あるいはスパッタ法、ＣＶＤ法メッキ法を組み合わせたもの等でも良い。
ただし、第２層配線および第３層配線においては、接続用導体部１０Ｃ，１２Ｃ（図１参照）の厚い導体膜の形成材料として、上記した材料の他に、ＣｕまたはＣｕ合金を用いても良い。この場合のＣｕの成膜方法としては、例えばＣＶＤ法またはメッキ法等を用いれば良い。
次いで、半導体基板１に対して、例えばＣＭＰ（Chemical Mechanical Polishing ）処理を施すことにより、接続孔８ａ以外の領域における層間絶縁膜４ａ上の厚い導体膜７Ｃ2 および薄い導体膜７Ｃ1 を除去することにより、図１０に示すように、接続孔８ａ内に接続用導体部７Ｃを形成する。
続いて、図１１に示すように、層間絶縁膜４ａ上に、配線用溝形成用のフォトレジストパターン１７ａを形成した後、これをエッチングマスクとして、そのフォトレジストパターン１７ａから露出する層間絶縁膜４ａ部分を除去することにより、層間絶縁膜４ａの上部に配線用溝５ａおよび配線用溝５ｂ（図１参照）を形成する。この際、配線用溝５ａ中には先に形成した接続用導体部７Ｃの上部が突出されている。
その後、フォトレジストパターン１７ａを除去した後、図１２に示すように、配線用溝５ａを含む層間絶縁膜４ａの表面および接続用導体部７Ｃの露出表面に、例えばＴｉＮ等からなる薄い導体膜６Ｌ1 をスパッタリング法等によって被着する。この薄い導体膜６Ｌ1 は、第１層配線と層間絶縁膜４ａとの密着性を向上させる機能や厚い導体膜の構成原子の拡散を抑制するバリア機能を持つ材料からなり、ＴｉＮに限定されるものではなく種々変更可能であり、例えばタングステン、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等でも良い。
次いで、薄い導体膜６Ｌ1 上に、例えばＣｕ等からなる厚い導体膜６Ｌ2 をＣＶＤ法、スパッタリング法またはメッキ法、あるいはそれらの組み合わせ等によって被着する。このＣｕ等の成膜においては、可能な限りオーバーハングが小さくステップカバレージの良い方法を採用することが望ましい。例えばスパッタリング法においては、ターゲットと半導体ウエハとの間の距離が半導体ウエハの半径以上離れているようなスパッタリング装置が適している。この厚い導体膜６Ｌ2 は、Ｃｕに限定されるものではなく種々変更可能であり、例えばＣｕ合金、Ａｌ、Ａｌ合金、タングステンまたはタングステン合金でも良い。
上記した配線用の導体膜をスパッタリング法で成膜した場合には、特に、続いて、半導体基板１に対して熱処理を施すことにより、厚い導体膜６Ｌ2 の構成原子（例えばＣｕ）を流動させて配線用溝５ａ内にその構成原子を充分に供給し埋め込む。この際、熱処理雰囲気を不活性ガス雰囲気、酸化性ガス雰囲気または還元ガス雰囲気のいずれか、あるいはその２つ以上を組み合わせた雰囲気とする。また、この熱処理をＣｕのスパッタリング最中に施す、いわゆるリフロースパッタリング法を採用しても良い。これらにより、Ｃｕ配線のＥＭ特性を向上させることができる。
その後、半導体基板１に対してＣＭＰ処理を施すことにより、配線用溝５ａ，５ｂ（図１参照）以外の領域における層間絶縁膜４ａ上の厚い導体膜６Ｌ2 および薄い導体膜６Ｌ1 を除去することにより、図２等に示した第１層配線６Ｌを形成する。
このＣＭＰ処理後または処理前に半導体基板１に対して熱処理を施しても良い。この際、熱処理雰囲気を不活性ガス雰囲気、酸化性ガス雰囲気または還元ガス雰囲気のいずれか、あるいはその２つ以上を組み合わせた雰囲気とする。このＣＭＰ処理後の熱処理工程では、厚い導体膜６Ｌ2 のＣｕの粒成長を促進させてＥＭ耐性を向上させるとともに、ＣＭＰ処理時に薄い導体膜６Ｌ1 および厚い導体膜６Ｌ2 の表面に生じた損傷や酸化膜をなくしその表面を滑らかにする。同時に絶縁膜４ａの表面汚染を除去低減する。これにより、配線の信頼性を向上させることが可能となる。
次に、同一の埋め込み配線層に異種導体材料からなる埋め込み配線を形成する方法を図１３〜図１８によって説明する。これは、上記した同一配線層内に異種の導体材料からなる配線が存在する場合の形成方法例に該当する。なお、本実施の形態１においては、配線用溝５ａ，５ｂ内に異種導体材料からなる第１層配線６Ｌを形成する場合を代表例として説明する。
図１３は半導体集積回路装置の製造工程中の層間絶縁膜４ａの要部斜視図である。層間絶縁膜４ａの上部には、配線用溝５ａがフォトリソグラフィ技術およびドライエッチング技術によって形成されている。
続いて、図１４に示すように、配線用溝５ａを含む層間絶縁膜４ａの表面に、例えばＴｉＮ等からなる薄い導体膜６Ｌ1 をスパッタリング法等によって被着する。この薄い導体膜６Ｌ1 は、第１層配線と層間絶縁膜４ａとの密着性を向上させる機能や厚い導体膜の構成原子の拡散を抑制するバリア機能を持つ材料からなり、ＴｉＮに限定されるものではなく種々変更可能であり、例えばタングステン、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等でも良い。
その後、薄い導体膜６Ｌ1 上に、例えばＣｕ等からなる厚い導体膜６Ｌ2 をＣＶＤ法、スパッタリング法またはメッキ法等によって被着する。このＣｕ等の成膜においては、可能な限りオーバーハングが小さくステップカバレージの良い方法を採用することが望ましい。例えばスパッタリング法においては、ターゲットと半導体ウエハとの間の距離が半導体ウエハの半径以上離れているようなスパッタリング装置が適している。この厚い導体膜６Ｌ2 は、Ｃｕに限定されるものではなく種々変更可能であり、例えばＣｕ合金、Ａｌ、Ａｌ合金、タングステンまたはタングステン合金でも良い。
上記した配線用の導体膜をスパッタリング法で成膜した場合には、特に、次いで、半導体基板１に対して熱処理を施すことにより、厚い導体膜の構成原子（例えばＣｕ）を流動させて配線用溝５ａ内にその構成原子を充分に供給し埋め込む。この際、熱処理雰囲気を不活性ガス雰囲気、酸化性ガス雰囲気または還元ガス雰囲気のいずれか、あるいはその２つ以上を組み合わせた雰囲気とする。また、この熱処理をＣｕのスパッタリング最中に施す、いわゆるリフロースパッタリング法を採用しても良い。これにより、Ｃｕ配線のＥＭ特性を向上させることが可能となる。
続いて、半導体基板１に対してＣＭＰ処理を施すことにより、配線用溝５ａ以外の領域における層間絶縁膜４ａ上の厚い導体膜６Ｌ2 および薄い導体膜６Ｌ1 を除去することにより、図１５に示すように、配線用溝５ａ内に第１層配線６Ｌを形成する。
このＣＭＰ処理後または処理前に半導体基板１に対して熱処理を施しても良い。この際、熱処理雰囲気を不活性ガス雰囲気、酸化性ガス雰囲気または還元ガス雰囲気のいずれか、あるいはその２つ以上を組み合わせた雰囲気とする。このＣＭＰ処理後の熱処理工程では、厚い導体膜６Ｌ2 のＣｕの粒成長を促進させてＥＭ耐性を向上させるとともに、ＣＭＰ処理時に薄い導体膜６Ｌ1 および厚い導体膜６Ｌ2 の表面に生じた損傷や酸化膜をなくしその表面を滑らかにする。同時に絶縁膜４ａの表面汚染を除去低減する。これにより、配線の信頼性を向上させることが可能となる。
その後、図１６に示すように、層間絶縁膜４ａの上部に、配線用溝５ａよりも幅の狭いか、あるいは長さの短い配線用溝５ｂをフォトリソグラフィ技術およびドライエッチング技術によって形成する。この際、配線用溝５ｂの深さは、配線用溝５ａと同一でも良いが、配線用溝５ａの深さとは異なる深さに設定しても良い。例えば図１７に示すように配線用溝５ｂの深さを配線用溝５ａの深さよりも深くしても良い。この場合、配線用溝５ｂは幅は狭いが、深いので配線用溝５ｂ内に埋め込まれる導体膜の配線抵抗を低下させることが可能となる。あるいは配線用溝５ｂを深くして、下層配線層または半導体基板に到達させ、接続用に使用することも可能である。
次いで、上記したのと同様に、配線用溝５ａ内の第１層配線６Ｌの上面および配線用溝５ｂを含む層間絶縁膜４ａの表面に、例えばタングステン等からなる薄い導体膜をスパッタリング法等によって被着する。この薄い導体膜は、第１層配線と層間絶縁膜４ａとの密着性を向上させる機能や厚い導体膜の構成原子の拡散を抑制するバリア機能を持つ材料からなり、タングステンに限定されるものではなく種々変更可能であり、例えばＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等でも良い。
続いて、その薄い導体膜上に、例えばタングステン等からなる厚い導体膜をＣＶＤ法等によって被着する。このタングステン等の成膜においては、可能な限りオーバーハングが小さくステップカバレージの良い方法を採用することが望ましい。これにより、幅の狭い配線用溝５ｂでも、また、図１７に示したように配線用溝５ａよりも深い配線用溝５ｂでもその内部に配線用導体を良好に充填することが可能となる。この厚い導体膜は、タングステンに限定されるものではなく種々変更可能であり、例えばタングステン合金、ＡｌまたはＡｌ合金でも良い。
次いで、半導体基板１に対してＣＭＰ処理を施すことにより、配線用溝５ｂ以外の領域における厚い導体膜および薄い導体膜を除去することにより、図１８に示すように、配線用溝５ａよりも幅の狭い配線用溝５ｂ内に、配線用溝５ａ内の薄い導体膜６Ｌ1 および厚い導体膜６Ｌ2 とは異種の導体材料からなる薄い導体膜６Ｌ1 および厚い導体膜６Ｌ2 からなる第１層配線６Ｌを形成する。
このように、本実施の形態１によれば、以下の効果を得ることが可能となる。
(1).微細な接続孔８ａ〜８ｆ内にＣＶＤ法等を用いて導体膜を充填した後に、接続孔８ａ〜８ｆよりも平面寸法の大きな配線用溝５ａ〜５ｆを形成し、その配線用溝５ａ〜５ｆ内に導体膜を充填することで埋め込み構造の第１層配線６Ｌ、接続用導体部７Ｃ、第２層配線９Ｌ、接続用導体部１０Ｃ、第３層配線１１Ｌおよび接続用導体部１２Ｃを形成したことにより、配線用溝５ａ〜５ｆおよびそれよりも微細な接続孔８ａ〜８ｆの両方に導体膜を良好に埋め込むことが可能となる。
(2).同一配線層に寸法の異なる配線用溝等を有する場合には、微細な配線用溝等とそれよりも大きな配線用溝等とで埋め込みのし易い方法を選択して導体膜を埋め込むことにより、双方の配線用溝内に導体膜を良好に埋め込むことが可能となる。
(3).上記(1)または(2)により、配線層間の接続上の信頼性を向上させることが可能となる。したがって、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
(4).上記(1)または(2)により、埋込配線の微細化を推進することが可能となる。したがって、半導体集積回路装置の小形化あるいは高集積化を推進することが可能となる。
(5).上記(1)または(2)により、難しい技術を採用することなく、配線用溝５ａ〜５ｆおよび接続孔８ａ〜８ｆに導体膜を良好に埋め込むことが可能となる。
(6).上記(1)または(2)により、埋込配線材料としてＣｕまたはＣｕ合金等を用いた場合でもその埋め込みの状態を良好にすることが可能となる。
(7).半導体基板１と直接接触する接続用導体部７Ｃはタングステン系（タングステンまたはタングステン合金）の導体材料で構成し、かつ、接続用導体部７Ｃと接続される第１層配線６Ｌは低抵抗なＣｕ系の導体材料で構成することにより、接続孔８ａ内への導体膜の埋め込み状態を良好に保ちつつ、Ｃｕ原子の半導体基板１側への拡散を防止してその拡散現象に起因する接続不良を回避し、かつ、第１層配線６Ｌの配線抵抗を低減して信号の伝搬速度を向上させることが可能となる。
(8).最上の第４層配線１３ＬをＡｌ系（ＡｌまたはＡｌ合金）の導体材料で構成したことにより、従来のワイヤボンディング技術やバンプ電極の形成技術等の組立技術をそのまま踏襲できる。したがって、Ｃｕ系の埋め込み配線を有する半導体集積回路装置を容易に組立工程に導入することが可能となる。
(9).Ａｌ系の導体材料からなる第４層配線１３Ｌとその下層のＣｕ系の導体材料からなる第３層配線１１Ｌとの間にタングステン系の導体材料からなる接続用導体部１４Ｃを設けたことにより、Ａｌ系の導体材料とＣｕ系の導体材料とを厚いバリアメタルで隔離できるため、Ａｌ系の導体材料とＣｕ系の導体材料とを直接接触させた場合にその接触部に比抵抗の高い合金層が形成されてしまうのを防止することができるので、配線層間の抵抗を低下させることが可能となる。
(10)．Ｃｕ系の導体材料からなる埋め込み配線を形成するためのＣＭＰ処理後に半導体基板１に対して熱処理を施すことにより、Ｃｕの粒成長を促進させてＥＭ耐性を向上させるとともに、ＣＭＰ処理時に配線用の導体膜の表面に生じた損傷や酸化膜等をなくしその表面を滑らかにすることやＣＭＰ時に露出する絶縁膜の表面汚染を除去低減することができるので、Ｃｕ系の導体材料からなる埋込配線の信頼性を向上させることが可能となる。
（実施の形態２）
図１９〜図２３は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図、図２４は半導体集積回路装置の要部断面図である。
本実施の形態２においては、接続用導体部の構造およびその形成方法が前記実施の形態１と異なる。
まず、図１９に示すように、層間絶縁膜４ａの上面に配線用溝形成用のフォトレジストパターン１７ｂを形成した後、そのフォトレジストパターン１７ｂをエッチングマスクとしてエッチング処理を施すことにより、層間絶縁膜４ａの上部に配線用溝５ａを形成する。
続いて、フォトレジストパターン１７ｂを除去した後、図２０に示すように、層間絶縁膜４ａ上に接続孔形成用のフォトレジストパターン１７ｃを形成した後、そのフォトレジストパターン１７ｃをエッチングマスクとしてエッチング処理を施すことにより、配線用溝５ａの底面から半導体基板１に向かって延び、かつ、半導体基板１の上面の一部が露出するような接続孔８ａを層間絶縁膜４ａに穿孔する。
その後、フォトレジストパターン１７ｃを除去した後、図２１に示すように、接続孔８ａ内に、例えばタングステン等からなる接続用導体部７Ｃを選択ＣＶＤ法等により形成する。この際、接続用導体部７Ｃの上部が配線用溝５ａ中に突出していてもかまわない。また、接続用導体部７Ｃの材料は、タングステンに限定されるものではなく種々変更可能であり、例えばタングステン合金、Ａｌ、Ａｌ合金でも良い。
次いで、図２２に示すように、配線用溝５ａを含む層間絶縁膜４ａの表面および接続用導体部７Ｃの露出表面に、例えばＴｉＮ等からなる薄い導体膜６Ｌ1 をスパッタリング法等によって被着する。この薄い導体膜６Ｌ1 は、第１層配線と層間絶縁膜４ａとの密着性を向上させる機能や厚い導体膜の構成原子の拡散を抑制するバリア機能を持つ材料からなり、ＴｉＮに限定されるものではなく種々変更可能であり、例えばタングステン、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等でも良い。
続いて、薄い導体膜６Ｌ1 上に、例えばＣｕ等からなる厚い導体膜６Ｌ2 をＣＶＤ法、スパッタリング法またはメッキ法等によって被着する。このＣｕ等の成膜においては、可能な限りオーバーハングが小さくステップカバレージの良い方法を採用することが望ましい。例えばスパッタリング法においては、ターゲットと半導体ウエハとの間の距離が半導体ウエハの半径以上離れているようなスパッタリング装置が適している。この厚い導体膜６Ｌ2 は、Ｃｕに限定されるものではなく種々変更可能であり、例えばＣｕ合金、Ａｌ、Ａｌ合金、タングステンまたはタングステン合金でも良い。
上記した配線用の導体膜をスパッタリング法で成膜した場合には、特に、次いで、半導体基板１に対して熱処理を施すことにより、厚い導体膜の構成原子（例えばＣｕ）を流動させて配線用溝５ａ内にその構成原子を充分に供給し埋め込む。この際、熱処理雰囲気を不活性ガス雰囲気、酸化性ガス雰囲気または還元ガス雰囲気のいずれか、あるいはその２つ以上を組み合わせた雰囲気とする。また、この熱処理をＣｕのスパッタリング最中に施す、いわゆるリフロースパッタリング法を採用しても良い。これにより、Ｃｕ配線のＥＭ特性を向上させることが可能となる。
続いて、半導体基板１に対してＣＭＰ処理を施すことにより、配線用溝５ａ以外の領域における層間絶縁膜４ａ上の厚い導体膜６Ｌ2 および薄い導体膜６Ｌ1 を除去することにより、図２３に示すように、配線用溝５ａ内に第１層配線６Ｌを形成する。
このＣＭＰ処理後または処理前に半導体基板１に対して熱処理を施しても良い。この際、熱処理雰囲気を不活性ガス雰囲気、酸化性ガス雰囲気または還元ガス雰囲気のいずれか、あるいはその２つ以上を組み合わせた雰囲気とする。このＣＭＰ処理後の熱処理工程では、厚い導体膜６Ｌ2 のＣｕの粒成長を促進させてＥＭ耐性を向上させるとともに、ＣＭＰ処理時に薄い導体膜６Ｌ1 および厚い導体膜６Ｌ2 の表面に生じた損傷や酸化膜をなくしその表面を滑らかにする。同時に絶縁膜４ａの表面汚染を除去低減する。これにより、配線の信頼性を向上させることが可能となる。
なお、このような埋め込み配線構造は、図２４に示すように、第２層配線９Ｌに適用しても良い。すなわち、接続用導体部１０Ｃが、例えば選択ＣＶＤ法で形成されたタングステン、タングステン合金、Ａｌ、Ａｌ合金、ＣｕまたはＣｕ合金等のような導体膜からなる構造となっている。
このような本実施の形態２によれば、前記実施の形態１と同様の効果を得ることが可能となる。
（実施の形態３）
図２５〜図２８および図２９〜図３２は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図、図３３は半導体集積回路装置の要部断面図である。
図２５は製造工程中における半導体集積回路装置を示している。層間絶縁膜４ａには、前記実施の形態２で説明した方法によって、配線用溝５ａおよび接続孔８ａが形成されている。
まず、本実施の形態３においては、図２６に示すように、接続孔８ａ内に、例えばタングステン等からなる接続用導体部７Ｃを選択ＣＶＤ法により形成する。この際、本実施の形態３においては、接続用導体部７Ｃの上部が配線用溝５ａの外側に突出する程度に成膜処理を行う。また、接続用導体部７Ｃの材料は、タングステンに限定されるものではなく種々変更可能であり、例えばタングステン合金、Ａｌ、Ａｌ合金でも良い。
次いで、図２７に示すように、配線用溝５ａを含む層間絶縁膜４ａの表面および接続用導体部７Ｃの表面に、例えばＴｉＮ等からなる薄い導体膜６Ｌ1 をスパッタリング法等によって被着する。この薄い導体膜６Ｌ1 は、第１層配線と層間絶縁膜４ａとの密着性を向上させる機能や厚い導体膜の構成原子の拡散を抑制するバリア機能を持つ材料からなり、ＴｉＮに限定されるものではなく種々変更可能であり、例えばタングステン、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等でも良い。
続いて、薄い導体膜６Ｌ1 上に、例えばＣｕ等からなる厚い導体膜６Ｌ2 をＣＶＤ法、スパッタリング法またはメッキ法等によって被着する。このＣｕ等の成膜においては、可能な限りオーバーハングが小さくステップカバレージの良い方法を採用することが望ましい。例えばスパッタリング法においては、ターゲットと半導体ウエハとの間の距離が半導体ウエハの半径以上離れているようなスパッタリング装置が適している。この厚い導体膜６Ｌ2 は、Ｃｕに限定されるものではなく種々変更可能であり、例えばＣｕ合金、Ａｌ、Ａｌ合金、タングステンまたはタングステン合金でも良い。
上記した配線用の導体膜をスパッタリング法で成膜した場合には、特に、次いで、半導体基板１に対して熱処理を施すことにより、厚い導体膜の構成原子（例えばＣｕ）を流動させて配線用溝５ａ内にその構成原子を充分に供給し埋め込む。この際、熱処理雰囲気を不活性ガス雰囲気、酸化性ガス雰囲気または還元ガス雰囲気のいずれか、あるいはその２つ以上を組み合わせた雰囲気とする。また、この熱処理をＣｕのスパッタリング最中に施す、いわゆるリフロースパッタリング法を採用しても良い。これにより、Ｃｕ配線のＥＭ耐性を向上させることができる。
続いて、半導体基板１に対してＣＭＰ処理を施すことにより、配線用溝５ａ以外の領域における層間絶縁膜４ａ上の厚い導体膜６Ｌ2 および薄い導体膜６Ｌ1 を除去することにより、図２８に示すように、配線用溝５ａ内に第１層配線６Ｌを形成するとともに、接続用導体７Ｃを形成する。
このＣＭＰ処理後または処理前に半導体基板１に対して熱処理を施しても良い。この際、熱処理雰囲気を不活性ガス雰囲気、酸化性ガス雰囲気または還元ガス雰囲気のいずれか、あるいはその２つ以上を組み合わせた雰囲気とする。このＣＭＰ処理後の熱処理工程では、厚い導体膜６Ｌ2 のＣｕの粒成長を促進させてＥＭ耐性を向上させるとともに、ＣＭＰ処理時に薄い導体膜６Ｌ1 および厚い導体膜６Ｌ2 の表面に生じた損傷や酸化膜をなくしその表面を滑らかにする。同時に絶縁膜４ａの表面汚染を除去低減する。これにより、配線の信頼性を向上させることが可能となる。
また、図２８の構造のような埋め込み配線を形成するには、例えば次のようにしても良い。
まず、図２９に示すように、層間絶縁膜４ａに半導体基板１の上面の一部が露出するような接続孔８ａをフォトリソグラフィ技術およびドライエッチング技術によって形成する。
続いて、図３０に示すように、接続孔８ａ内に、例えばタングステン等からなる接続用導体部７Ｃを選択ＣＶＤ法により形成する。この際、接続用導体部７Ｃの上面が層間絶縁膜４ａの上面とほぼ一致する程度になるように成膜処理を行う。また、接続用導体部７Ｃの材料は、タングステンに限定されるものではなく種々変更可能であり、例えばタングステン合金、Ａｌ、Ａｌ合金でも良い。
その後、図３１に示すように、層間絶縁膜４ａに配線用溝５ａをフォトリソグラフィ技術およびドライエッチング技術によって形成形成する。この際、配線用溝５ａ中に接続用導体部７Ｃの上部が露出している。
次いで、図３２に示すように、配線用溝５ａを含む層間絶縁膜４ａの表面および接続用導体部７Ｃの露出表面に、例えばＴｉＮ等からなる薄い導体膜６Ｌ1 をスパッタリング法等によって被着する。この薄い導体膜６Ｌ1 は、第１層配線と層間絶縁膜４ａとの密着性を向上させる機能や厚い導体膜の構成原子の拡散を抑制するバリア機能を持つ材料からなり、ＴｉＮに限定されるものではなく種々変更可能であり、例えばタングステン、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等でも良い。
続いて、薄い導体膜６Ｌ1 上に、例えばＣｕ等からなる厚い導体膜６Ｌ2 をＣＶＤ法、スパッタリング法またはメッキ法等によって被着する。このＣｕ等の成膜においては、可能な限りオーバーハングが小さくステップカバレージの良い方法を採用することが望ましい。例えばスパッタリング法においては、ターゲットと半導体ウエハとの間の距離が半導体ウエハの半径以上離れているようなスパッタリング装置が適している。この厚い導体膜６Ｌ2 は、Ｃｕに限定されるものではなく種々変更可能であり、例えばＣｕ合金、Ａｌ、Ａｌ合金、タングステンまたはタングステン合金でも良い。
上記した配線用の導体膜をスパッタリング法で成膜した場合には、特に、次いで、半導体基板１に対して熱処理を施すことにより、厚い導体膜の構成原子（例えばＣｕ）を流動させて配線用溝５ａ内にその構成原子を充分に供給し埋め込む。この際、熱処理雰囲気を不活性ガス雰囲気、酸化性ガス雰囲気または還元ガス雰囲気のいずれか、あるいはその２つ以上を組み合わせた雰囲気とする。また、この熱処理をＣｕのスパッタリング最中に施す、いわゆるリフロースパッタリング法を採用しても良い。
続いて、半導体基板１に対してＣＭＰ処理を施すことにより、配線用溝５ａ以外の領域における層間絶縁膜４ａ上の厚い導体膜６Ｌ2 および薄い導体膜６Ｌ1 を除去することにより、図２８に示したように、配線用溝５ａ内に第１層配線６Ｌを形成するとともに、接続用導体部７Ｃを形成する。
このＣＭＰ処理後または処理前に半導体基板１に対して熱処理を施しても良い。この際、熱処理雰囲気を不活性ガス雰囲気、酸化性ガス雰囲気または還元ガス雰囲気のいずれか、あるいはその２つ以上を組み合わせた雰囲気とする。この熱処理工程では、厚い導体膜６Ｌ2 のＣｕの粒成長を促進させてＥＭ耐性を向上させるとともに、ＣＭＰ処理時に薄い導体膜６Ｌ1 および厚い導体膜６Ｌ2 の表面に生じた損傷や酸化膜をなくしその表面を滑らかにする。同時に絶縁膜４ａの表面汚染を除去低減する。これにより、配線の信頼性を向上させることが可能となる。
なお、このような埋め込み配線構造は、図３３に示すように、第２層配線９Ｌに適用しても良い。すなわち、接続用導体部１０Ｃが、例えば選択ＣＶＤ法で形成されたタングステン、タングステン合金、Ａｌ、Ａｌ合金等のような導体膜からなる構造となっている。
このように、本実施の形態３によれば、前記実施の形態１と同様の効果を得ることが可能となる。
（実施の形態４）
図３４および図３５は本発明の他の実施の形態である半導体集積回路装置の要部断面図である。
本実施の形態４においては、図３４および図３５に示すように、接続用導体部７Ｃ，１０Ｃが薄い導体膜７Ｃ1,１０Ｃ1 で構成されている。すなわち、接続孔８ａ，８ｂが薄い導体膜７Ｃ1,１０Ｃ1 で埋め込まれてしまっている構造である。薄い導体膜７Ｃ1，１０Ｃ1 は、接続用導体部７Ｃ，１０Ｃと層間絶縁膜４ａ，４ｂとの密着性を向上させる機能や配線の構成原子の拡散を抑制するバリア機能を持つ材料からなり、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。
接続孔８ａの直径は、例えば０．１〜０．４μｍ程度、好ましくは、例えば０．２μｍ程度である。また、接続孔８ａのアスペクト比は、２〜１０程度、接続用導体部の埋め込みを良好に行うことを考慮すると５程度より小さいことが好ましい。
また、接続孔８ｂの直径は、例えば０．１〜０．４μｍ程度、好ましくは、例えば０．２μｍ程度である。また、接続孔８ｂのアスペクト比は、２〜１０程度、接続用導体部の埋め込みを良好に行うことを考慮すると５程度より小さいことが好ましい。
また、配線の構造は図３３および図３４に示した構造に限定されるものではなく種々変更可能であり、例えば前記実施の形態１で説明した図３〜図５に示す構造にしても良い。
このような埋め込み配線の形成方法は、前記実施の形態１の図８〜図１２を用いて説明したのと同じである。すなわち、第１層配線６Ｌの形成方法を一例とすると次の通りである。
まず、層間絶縁膜４ａに接続孔８ａを穿孔した後、その層間絶縁膜４ａ上に接続孔８ａを埋め込むように薄い導体膜７Ｃ1 をスパッタリング法等によって被着する。続いて、半導体基板１に対してＣＭＰ法等を施すことにより、その薄い導体膜７Ｃ1 において接続孔８ａの領域以外の部分を除去して、接続孔８ａ内に、薄い導体膜７Ｃ1 のみからなる接続用導体部７Ｃを形成する。その後、層間絶縁膜４ａに配線用溝５ａを形成した後、その層間絶縁膜４ａ上に配線用溝５ａを埋め込むように配線用導体膜をスパッタリング法、ＣＶＤ法またはメッキ法等によって被着する。その後、半導体基板１に対してＣＭＰ法等を施すことにより、その配線用導体膜において配線用溝５ａの領域以外の部分を除去して、配線用溝５ａ内に第１層配線６Ｌを形成する。
厚い導体膜６Ｌ1 の成膜後またはＣＭＰ処理後に半導体基板１に対して熱処理を施しても良い。この際、熱処理雰囲気を不活性ガス雰囲気、酸化性ガス雰囲気または還元ガス雰囲気のいずれか、あるいはその２つ以上を組み合わせた雰囲気とする。熱処理を施すことにより、厚い導体膜６Ｌ2 のＣｕの粒成長を促進させてＥＭ耐性を向上させるとともに、ＣＭＰ処理時に薄い導体膜６Ｌ1 および厚い導体膜６Ｌ2 の表面に生じた損傷や酸化膜をなくしその表面を滑らかにすることと、絶縁膜４ａの表面汚染を除去低減することができるので、配線の信頼性を向上させることが可能となる。
このような本実施の形態４によれば、前記実施の形態１と同様の効果を得ることが可能となる。
（実施の形態５）
図３６は本発明の他の実施の形態である半導体集積回路装置の要部断面図、図３７は図３６の半導体集積回路装置の要部拡大断面図、図３８は図３７に示した半導体集積回路装置の要部の変形例を示す要部拡大断面図、図３９は図３７に示した半導体集積回路装置の要部拡大断面図、図４０および図４１は図３９に示した半導体集積回路装置の要部拡大断面図、図４２は図３９の半導体集積回路装置の要部を模式的に示した説明図、図４３は図４２の変形例を模式的に示した説明図、図４４および図４５は図４２の変形例を模式的に示した説明図、図４６〜図５０は図３６の半導体集積回路装置の要部の変形例を示す要部拡大断面図である。まず、本実施の形態５の半導体集積回路装置の構造を図３６〜図５０によって説明する。本実施の形態５の基本的な全体構造は、例えば次の通りである。
第１に、第１層配線６Ｌの構成材料には、例えばタングステン、タングステン合金、ＡｌまたはＡｌ合金等のようなＣｕまたはＣｕ合金以外の導体材料を用いる。これにより、Ｃｕ配線を半導体基板１に直接接触させない構造にすることができるので、Ｃｕ原子が半導体基板１側に拡散することに起因する素子不良を抑制することができ、半導体集積回路装置の信頼性を向上させることが可能となる。また、Ｃｕ配線で構成される第２、第３層配線９Ｌ, １１Ｌと半導体基板１との距離を離すことによりＣｕ原子の半導体基板１への拡散を低減できる。
第２に、最上の第４層配線１３Ｌの構成材料には、例えばＡｌまたはＡｌ合金等を用いる。これにより、従来からあるボンディングワイヤの接続技術やバンプ電極の形成技術をそのまま踏襲できる。すなわち、最上の配線層はボンディングワイヤやバンプ電極が接続されるが、最上の配線材料を従来から用いられているＡｌまたはＡｌ合金とすることにより、ボンディングワイヤやバンプ電極の接合上の従来技術をそのまま使用することが可能となる。このため、組立工程（ワイヤボンディング工程やバンプ電極形成工程）の技術的な変更等を伴うことなく、Ｃｕ系材料からなる埋め込み配線構造を有する半導体集積回路装置を組立ラインに導入することが可能となる。したがって、Ｃｕ系材料からなる埋め込み配線を有する半導体集積回路装置のコスト低減を推進でき、製造・開発時間の短期化を推進することが可能となる。
第３に、最上の配線層と最下の配線層との間の中間の配線層（第２層配線９Ｌおよび第３層配線１１Ｌ）の構成材料には、例えばＣｕまたはＣｕ合金を用いる。これにより、配線抵抗や配線容量を低減することができ、半導体集積回路装置における信号伝搬速度を向上させることが可能となり、その動作速度を向上させることが可能となる。
第４に、Ｃｕ系材料で構成された配線層間を接続する接続用導体部１８Ｃ，１９Ｃを、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる材料で構成する。これにより、微細な接続孔８ｇ，８ｈ内に導体膜を良好に埋め込むことができるので、配線層間の電気的な接続の信頼性を向上させることが可能となる。
第５に、Ａｌ系材料からなる第４層配線１３Ｌと、Ｃｕ系材料からなる第３層配線１１Ｌとは直接接触させず、その間にバリア層（接続用導体部２０Ｃ等）を介在させる。これにより、Ａｌ系材料とＣｕ系材料とが直接接触した場合に、比抵抗の高い合金層が形成されてしまう現象を抑制することができるので、配線に流れる信号の伝搬速度を向上させることが可能となる。
第６に、接続用導体部１９Ｃと接続用導体部２０Ｃとが接続される部分に位置する配線層中に、少なくとも配線の長手方向に沿って接続用導体部１９Ｃ，２０Ｃよりも平面的に長く形成された接続用導体部（中継用の接続用導体部）２１Ｃを設けて、上記した接続用導体部１９Ｃと接続用導体部２０Ｃとを電気的に接続した。これにより、接続用導体部２１Ｃが形成される接続用溝５ｇの平面積を比較的大きくすることができるので、その溝内に配線用導体膜を良好に埋め込むことが可能となる。また、接続用導体部１９Ｃと接続用導体部２０Ｃとの配線の長手方向における平面的な位置合わせ余裕を大きくすることが可能となる。したがって、上下の接続用導体部１９Ｃ，２０Ｃの接続上の信頼性を向上させることが可能となる。
次に、本実施の形態５の半導体集積回路装置における各構成部を詳細に説明する。
配線用溝５ａ，５ｂ内に埋め込まれて形成された第１層配線６Ｌは、下部および側部の相対的に薄い導体膜６Ｌ1 と、その薄い導体膜６Ｌ1 に囲まれた相対的に厚い導体膜６Ｌ2 とで構成されている。薄い導体膜６Ｌ1 は、第１層配線６Ｌと層間絶縁膜４ａとの密着性を向上させる機能や厚い導体膜６Ｌ2 の構成原子の拡散を抑制するバリア機能を持つ材料からなり、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。薄い導体膜６Ｌ1 をタングステン等で構成した場合には、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等で構成した場合に比べて配線抵抗を低下させることが可能となる。特に限定されないが、本実施の形態５においては、薄い導体膜６Ｌ1 が、例えばタングステンで構成されている。
また、厚い導体膜６Ｌ2 は、第１層配線６Ｌの本体を構成する部材であり、例えばＡｌ、Ａｌ合金、タングステンまたはタングステン合金等のような低抵抗な材料からなる。特に限定されないが、本実施の形態５においては、厚い導体膜６Ｌ2 が、例えばタングステンで構成されている。
ただし、第１層配線６Ｌの構造は図３６および図３７に示した構造に限定されるものではなく種々変更可能であり、前記実施の形態１において図３〜図５を用いて説明した構造にしても良い。すなわち、厚い導体膜６Ｌ2 および薄い導体膜６Ｌ1 上にキャップ導体膜を設ける構造、厚い導体膜６Ｌ2 上にキャップ導体膜を設け、かつ、キャップ導体膜の上面と層間絶縁膜４ａの上面とをほぼ一致させる構造、厚い導体膜６Ｌ2 のみで配線を構成する構造、厚い導体膜６Ｌ2 のみで配線を構成した場合にその上面にキャップ導体膜を設ける構造等がある。キャップ導体膜は、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。
配線用溝５ａの第１層配線６Ｌは、接続孔８ａを通じてｎＭＯＳ３ｎの半導体領域３ｎｄまたはｐＭＯＳ３ｐの半導体領域３ｐｄと電気的に接続されている。本実施の形態５においては、配線用溝５ａおよび接続孔８ａ内に配線形成用導体膜が一体的に埋め込まれている。
このような第１層配線６Ｌの形成方法は、例えば次のような従来の埋め込み配線の形成方法と同じである。すなわち、配線用溝５ａ，５ｂおよび接続孔８ａを別々のフォトリソグラフィ技術およびドライエッチング技術によって層間絶縁膜４ａに形成した後、例えばタングステン等からなる薄い導体膜６Ｌ1 をスパッタリング法によって被着し、さらに、その薄い導体膜６Ｌ1 上に、例えばタングステン等からなる厚い導体膜６Ｌ2 をＣＶＤ法等によって形成する。これにより、微細な接続孔８ａ内にも導体膜を良好に埋め込むことが可能となっている。その後、ＣＭＰ処理を施して配線用溝５ａ，５ｂおよび接続孔８ａ以外の導体膜を除去して、埋め込み構造の第１層配線６Ｌを形成する。
配線用溝５ｃ，５ｄ内に埋め込まれて形成された第２層配線９Ｌは、下部および側部の相対的に薄い導体膜９Ｌ1 と、その薄い導体膜９Ｌ1 に囲まれた相対的に厚い導体膜９Ｌ2 とで構成されている。薄い導体膜９Ｌ1 は、第２層配線９Ｌと層間絶縁膜４ｂとの密着性を向上させる機能や厚い導体膜９Ｌ2 の構成原子の拡散を抑制するバリア機能を持つ材料からなり、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。薄い導体膜９Ｌ1 をタングステン等で構成した場合には、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等で構成した場合に比べて配線抵抗を低下させることが可能となる。特に限定されないが、本実施の形態５においては、薄い導体膜９Ｌ1 が、例えばＴｉＮで構成されている。
また、厚い導体膜９Ｌ2 は、第２層配線９Ｌの本体を構成する部材であり、例えばＣｕまたはＣｕ合金等のような低抵抗な材料からなる。ただし、第２層配線９Ｌの構造は図３６に示した構造に限定されるものではなく種々変更可能であり、前記実施の形態１において図３〜図５を用いて説明した構造にしても良い。すなわち、厚い導体膜９Ｌ2 および薄い導体膜９Ｌ1 上にキャップ導体膜を設ける構造、厚い導体膜９Ｌ2 上にキャップ導体膜を設け、かつ、キャップ導体膜の上面と層間絶縁膜４ｂの上面とをほぼ一致させる構造、厚い導体膜９Ｌ2 のみで配線を構成する構造、厚い導体膜９Ｌ2 のみで配線を構成した場合にその上面にキャップ導体膜を設ける構造等がある。キャップ導体膜は、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。
配線用溝５ｃの第２層配線９Ｌは、接続孔８ｇを通じて第１層配線６Ｌと電気的に接続されている。接続孔８ｇは、配線用溝５ｃの底面から第１層配線６Ｌの上面に向かって、その第１層配線６Ｌの上面の一部が露出するように形成されており、その孔内には、例えばタングステン、タングステン合金、ＡｌまたはＡｌ合金等からなる接続用導体部１８Ｃが設けられている。
また、配線用溝５ｅ内に埋め込まれて形成された第３層配線１１Ｌは、第２層配線９Ｌと構造が同じであり、下部および側部の相対的に薄い導体膜１１Ｌ1 と、その薄い導体膜１１Ｌ1 に囲まれた相対的に厚い導体膜１１Ｌ2 とで構成されている。薄い導体膜１１Ｌ1 は、第３層配線１１Ｌと層間絶縁膜４ｃとの密着性を向上させる機能や厚い導体膜１１Ｌ2 の構成原子の拡散を抑制するバリア機能を持つ材料からなり、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。
薄い導体膜１１Ｌ1 をタングステン等で構成した場合には、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等で構成した場合に比べて配線抵抗を低下させることが可能となる。特に限定されないが、本実施の形態５においては、薄い導体膜１１Ｌ1 が、例えばＴｉＮで構成されている。
また、厚い導体膜１１Ｌ2 は、第３層配線１１Ｌの本体を構成する部材であり、例えばＣｕまたはＣｕ合金等のような低抵抗な材料からなる。ただし、第３層配線１１Ｌの構造は図３６に示した構造に限定されるものではなく種々変更可能であり、前記実施の形態１において図３〜図５を用いて説明した構造にしても良い。すなわち、厚い導体膜１１Ｌ2 および薄い導体膜１１Ｌ1 上にキャップ導体膜を設ける構造、厚い導体膜１１Ｌ2 上にキャップ導体膜を設け、かつ、キャップ導体膜の上面と層間絶縁膜４ｂの上面とをほぼ一致させる構造、厚い導体膜１１Ｌ2 のみで配線を構成する構造、厚い導体膜１１Ｌ2 のみで配線を構成した場合にその上面にキャップ導体膜を設ける構造等がある。キャップ導体膜は、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。
配線用溝５ｅの第３層配線１１Ｌは、接続孔８ｈを通じて第２層配線９Ｌと電気的に接続されている。接続孔８ｈは、配線用溝５ｅの底面から第２層配線９Ｌの上面に向かって、その第２層配線９Ｌの上面の一部が露出するように形成されており、その孔内には、例えばタングステン、タングステン合金、ＡｌまたはＡｌ合金等からなる接続用導体部１９Ｃが設けられている。後述する図３９に示すように、第２層配線９Ｌは、例えばＹ方向に延在して設けられ、第２層配線９Ｌ間のピッチはＸ方向に所定の値で設計される。また、第３層配線１１Ｌは、例えばＹ方向に垂直なＸ方向に延在して設けられ、第３層配線１１Ｌ間のピッチＰはＹ方向に所定の値で設計される。
このような第２層配線９Ｌおよび第３層配線１１Ｌの形成方法は、例えば従来の埋め込み配線の形成方法と同じである。すなわち、第２層配線９Ｌの形成方法を例として説明すると次の通りである。
まず、配線用溝５ｃ，５ｄおよび接続孔８ｇを別々のフォトリソグラフィ技術およびドライエッチング技術によって層間絶縁膜４ｂに形成した後、例えばタングステン等からなる導体膜を選択ＣＶＤ法等によって接続孔８ｇ内に選択的に成長させて接続用導体部１８Ｃを形成する。
続いて、例えばＴｉＮ等からなる薄い導体膜９Ｌ1 をスパッタリング法によって被着し、さらに、その薄い導体膜９Ｌ1 上に、例えばＣｕまたはＣｕ合金等からなる厚い導体膜９Ｌ2 を、スパッタリング法、ＣＶＤ法またはメッキ法等によって形成する。この工程後、熱処理を施してＣｕ原子を配線用溝５ｃ，５ｄ内に良好に充填するようにしても良い。これにより、微細な接続孔８ｇ内に導体膜を良好に埋め込むことが可能となる。
その後、半導体基板１に対してＣＭＰ処理を施して配線用溝５ｃ，５ｄ以外の導体膜を除去し、埋め込み構造の第２層配線９Ｌを形成する。厚い導体膜９Ｌ2 の成膜後またはＣＭＰ処理後に半導体基板１に対して熱処理を施しても良い。この際、熱処理雰囲気を不活性ガス雰囲気、酸化性ガス雰囲気または還元ガス雰囲気のいずれか、あるいはその２つ以上を組み合わせた雰囲気とする。熱処理を施すことにより、厚い導体膜９Ｌ2 のＣｕの粒成長を促進させてＥＭ耐性を向上させるとともに、ＣＭＰ処理時に薄い導体膜６Ｌ1 および厚い導体膜９Ｌ2 の表面に生じた損傷や酸化膜をなくしその表面を滑らかにすること、また、絶縁膜４ａの表面汚染を除去低減できることができるので、配線の信頼性を向上させることが可能となる。
ただし、接続孔８ｇ，８ｈの埋め込み構造は、図３６等に示した構造に限定されるものではなく種々変更可能であり、例えば図３８に示す構造としても良い。すなわち、図３８においては、接続孔８ｇ，８ｈが薄い導体膜９Ｌ1,１１Ｌ1 で埋め込まれている。この場合の薄い導体膜１１Ｌ1 の構成材料も上記した材料と同じであり、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。厚い導体膜９Ｌ2,１１Ｌ2 は、例えばＣｕまたはＣｕ合金からなる。
また、接続孔８ｇ，８ｈが、その下部および側部の相対的に薄い導体膜と薄い導体膜に囲まれた相対的に厚い導体膜とで構成されていても良い。この場合、薄い導体膜は、例えばタングステン、ＴｉＮ等からなる。厚い導体膜は、例えばタングステン等からなる。
一方、層間絶縁膜４ｃの上部（第３配線層）には、上記した配線用溝５ｅとともに、それと同じ深さの接続用溝５ｇが形成されている。接続用溝５ｇは、配線用溝５ｅと同時に形成されている。
この接続用溝５ｇは、上記したように、配線の長手方向に沿って長くなるように形成されている。これにより、接続用溝５ｇ内に導体膜を良好に埋め込むことが可能となっている。すなわち、配線用溝５ｅ内に導体膜を埋め込む際、同じ配線層中の接続用溝５ｇにも同時に導体膜を埋め込む場合、接続用溝５ｇの平面形状および寸法を下層の接続用導体部１９Ｃの上面の平面形状および寸法とすると、接続用溝５ｇは微細なので導体膜を充分に埋め込めない場合が生じる。このような不具合を回避するために、接続用溝５ｇはその平面形状が配線の長手方向に沿って長くなるような形状とすることにより、配線の実装密度の低下を防止しつつ、当該導体膜を良好に埋め込めるようにしたものである。したがって、上下の配線層間を良好に接続することが可能となる。
接続用溝５ｇ内には、図３６、図４０および図４１に示すように、接続用導体部２１Ｃが設けられている。図３９は第２層配線９Ｌ〜第４層配線１３Ｌの一部を示す要部平面図であり、図４０は図３９のＢ−Ｂ線に沿った要部断面図、図４１は図３９のＣ−Ｃ線に沿った要部断面図である。なお、図４０は図３６の右側の第２層配線９Ｌ〜第４層配線１３Ｌ部分を紙面に垂直な方向に切断した場合の断面図である。
接続用導体部２１Ｃは、第３層配線１１Ｌと同じ構造となっており、下部および側部の相対的に薄い導体膜２１Ｃ1 と、その薄い導体膜２１Ｃ1 に囲まれた相対的に厚い導体膜２１Ｃ2 とで構成されている。すなわち、接続用導体部２１Ｃは、第３層配線１１Ｌと同じ配線Ｗで構成される。薄い導体膜２１Ｃ1 は、接続用導体部２１Ｃと層間絶縁膜４ｃとの密着性を向上させる機能や厚い導体膜２１Ｃ2 の構成原子の拡散を抑制するバリア機能を持つ材料からなり、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。
薄い導体膜２１Ｃ1 をタングステン等で構成した場合には、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等で構成した場合に比べて配線抵抗を低下させることが可能となる。特に限定されないが、本実施の形態５においては、薄い導体膜２１Ｃ1 は、第３層配線１１１Ｌの薄い導体膜１１Ｌ1 と同時に同じ材料で形成されており、例えばＴｉＮで構成されている。
また、厚い導体膜２１Ｃ2 は、接続用導体部２１Ｃの本体を構成する部材であり、例えばＣｕまたはＣｕ合金等のような低抵抗な材料からなる。ただし、接続用導体部２１Ｃの構造は図３６〜図４３に示した構造に限定されるものではなく種々変更可能であり、前記実施の形態１において図３〜図５を用いて説明した構造にしても良い。
すなわち、厚い導体膜２１Ｃ2 および薄い導体膜２１Ｃ1 上にキャップ導体膜を設ける構造、厚い導体膜２１Ｃ2 上にキャップ導体膜を設け、かつ、キャップ導体膜の上面と層間絶縁膜４ｃの上面とをほぼ一致させる構造、厚い導体膜２１Ｃ2 のみで配線を構成する構造、厚い導体膜２１Ｃ2 のみで配線を構成した場合にその上面にキャップ導体膜を設ける構造等がある。キャップ導体膜は、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。図３９、図４２に示すように、接続用導体部２１Ｃの平面形状を配線の長手方向（Ｘ方向）が、Ｙ方向の配線幅よりも大きくなるように構成することにより、上下の接続用導体部１９Ｃ，２０Ｃの位置合わせ余裕をＸ方向で大きくすることができる。これにより、第３層配線１１ＬのＹ方向の配線ピッチＰを大きくしなくても、上下の接続用導体部１９Ｃ，２０Ｃの位置合わせ余裕をＸ方向で大きくすることができるので、配線の高密度化、高集積化を実現することができる。また、配線の長手方向の配線長は配線幅以上であり、配線幅の２倍程度以下にすることにより、ドックボーンを用いないで合わせ余裕を大きくでき、かつ、埋込マージンを大きくできる。配線ピッチを大きくする必要がなく、高集積化することができる。
また、図４３に示すように、接続用導体部２１Ｃの平面形状を、配線の長手方向およびその方向に対して交差する方向（配線幅方向、すなわち、Ｙ方向）に長くなるような形状としても良い。ただし、この場合も配線の長手方向（Ｘ方向）がＹ方向の配線幅よりも大きくなるように構成する。この場合、上下の接続用導体部１９Ｃ，２０Ｃの位置合わせ余裕を配線の長手方向および幅方向の双方で大きくすることができる。このため、接続用導体部２０Ｃを埋め込む接続孔８ｆの形成時の位置合わせ精度を緩和することができるので、接続孔８ｆを容易に形成することが可能となる。また、接続孔８ｆの平面位置が設計値よりも多少ずれたとしても接続用導体部２０Ｃと接続用導体部２１Ｃとを良好に接続することが可能となる。
また、図４４および図４５に示すように、前記実施の形態１で説明した構造としても良い。すなわち、接続用導体部１９Ｃの上部が接続用導体部２１Ｃ中に突出した構造である。この場合は、前記実施の形態１等で説明したのと同じ方法で形成する。すなわち、層間絶縁膜４ｃに形成された接続孔８ｈ（図３６参照）内に接続用導体部１９Ｃを埋め込み形成した後、接続用溝５ｇ（図３６参照）を形成し、その後、導体膜を堆積し、さらにＣＭＰ処理を施して、その接続用溝５ｇ内に接続用導体部２１Ｃを形成する。
第４層配線１３Ｌは、前記実施の形態１と同様に通常の配線構造となっている。第４層配線１３Ｌは、接続孔８ｆ内の接続用導体部２０Ｃを通じて第３層配線１１Ｌまたは接続用導体部２１と電気的に接続されている。接続用導体部２０Ｃは、例えば選択ＣＶＤ法で形成されたタングステンまたはタングステン合金等からなる。
すなわち、本実施の形態５においては、Ａｌ系材料からなる第４層配線１３Ｌと、Ｃｕ系材料からなる第３層配線１１Ｌまたは接続用導体部２１Ｃとを直接接触させず、タングステン系材料からなる接続用導体部２０Ｃを介して電気的に接続する構造となっている。これにより、ＡｌとＣｕとが直接接触するのを防ぎ、その接触部に比抵抗の高い合金層が形成されてしまうのを防止することが可能な構造になっている。
ただし、このような合金層が形成されるのを防止する構造としては、図３６に示した構造に限定されず種々変更可能であり、図４６〜図５４に示す構造としても良い。すなわち、図４６は、第４層配線１３Ｌが、薄い導体膜１３Ｌ1 とその上層に積み重ねられた厚い導体膜１３Ｌ2 とで構成される構造である。薄い導体膜１３Ｌ1 は、第４層配線１３Ｌと層間絶縁膜４ｄとの密着性を向上させる機能や厚い導体膜１３Ｌ2 の構成原子の拡散を抑制するバリア機能を持つ材料からなり、例えばタングステン（Ｗ）、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。また、厚い導体膜１３Ｌ2 は、例えばＡｌまたはＡｌ合金等からなる。
図４７の構造においては、接続孔８ｆから露出する第３層配線１１Ｌの露出面上に、例えば選択ＣＶＤ法等で形成されたタングステンまたはタングステン合金等からなる接続用導体部２０Ｃ1 が設けられ、かつ、接続孔８ｆ内において接続用導体部２０Ｃ1 上に、例えばＡｌまたはＡｌ合金等からなる接続用導体部２０Ｃ2 が設けられている。第３層配線１３Ｌは、この接続用導体部２０Ｃ（２０Ｃ2,２０Ｃ1 ）を通じて第３層配線１１Ｌと電気的に接続されている。なお、第３層配線１３Ｌと接続用導体部２０Ｃとは同時に形成しても良い。すなわち、この構造においては、Ａｌ系材料からなる第４層配線１３Ｌおよび接続用導体部２０Ｃ2 と、Ｃｕ系材料からなる第３層配線１１Ｌとの接触部はタングステン等からなる接続用導体部２０Ｃ1 を設けた構造となっている。これにより、その接触部に比抵抗の高い合金層が形成されるのを防ぐことができる。また、接続用導体部２０Ｃの大部分を構成する接続用導体部２０Ｃ2 を低抵抗なＡｌ系材料で構成したことにより、当該接続用導体部の全てをタングステン等で構成した図３６の構造に比べての接続用導体部２０Ｃの抵抗を下げることが可能となっている。
図４８の構造においては、第２層配線１１Ｌの上部にキャップ導体膜１１Ｌ3 を設けられている。キャップ導体膜１１Ｌ3 は、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。また、厚い導体膜１３Ｌ2 は、例えばＡｌまたはＡｌ合金等からなる。そして、接続孔８ｆ内には第４層配線１３Ｌと一体的に形成されたＡｌまたはＡｌ合金等からなる導体膜が埋め込まれている。この場合の場合も、Ａｌ系材料からなる第４層配線１３Ｌと、Ｃｕ系材料からなる第３層配線１１Ｌとの接触部にタングステン等からなる薄い導体膜１１Ｌ3 が設けられるので、その接触部に比抵抗の高い合金層が形成されるのを防ぐことができ、かつ、接続孔８ｆ内は低抵抗なＡｌ系材料で埋め込まれるので、図３６の場合に比べて層間接続部の抵抗を下げることが可能となっている。
図４９の構造においては、接続孔８ｆが薄い導体膜１３Ｌ1 で埋め込まれている。この場合の薄い導体膜１３Ｌ1 の構成材料は、上記した材料と同じであり、例えばタングステン、ＴｉＮ、Ｔｉ、Ｔａ、ＷＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＮまたはＴａＳｉＮ等からなる。厚い導体膜１３Ｌ2 は、例えばＡｌまたはＡｌ合金からなる。
図５０の構造では、図４９の構造において、薄い導体膜１３Ｌ1 上に厚い導体膜１３Ｌ2a, １３Ｌ2bが下層から順に積み重ねられている。下層側の厚い導体膜１３Ｌ2aは、例えばタングステンまたはタングステン合金からなり、例えばＣＶＤ法またはスパッタリング法等で形成されている。上層側の厚い導体膜１３Ｌ2bは、例えばＡｌまたはＡｌ合金からなり、例えばＣＶＤ法またはスパッタリング法で形成されている。
図５１の構造では、Ａｌ系からなる第４層配線１３Ｌ，ＢＰと、Ｃｕ系からなる第３層配線１１Ｌとを接続する接続用導体部１４Ｃを、例えばスパッタリング法で形成したタングステン（Ｗ）、ＴｉＮ等のバリアメタル（薄い導体膜）１４Ｃ1 と、例えばＣＶＤで形成したタングステン（Ｗ）等のプラグ（厚い導体膜）１４Ｃ2 とで構成している。この構造により、コンタクト抵抗を低減することができる。
この構造は、例えばスパッタリング法によりバリアメタルを堆積した後、例えばＣＶＤ法でタングステン（Ｗ）を接続孔８ｆに埋め込むように堆積し、その後、ＣＭＰまたはエッチバックにより、バリアメタル１４Ｃ1 、プラグ１４Ｃ2 を接続孔８ｆ内のみに形成することができる。また、接続用導体部１４Ｃを、例えばＣＶＤ法でＴｉＮを埋め込んだプラグ１４Ｃ2 のみで構成しても良い。
図５２の構造では、図５１の構造において、第４層配線１３Ｌ，ＢＰを、Ａｌ系からなる厚い導体膜１３Ｌ2 と、ＴｉＮやタングステン（Ｗ）等の高融点金属や金属化合物を成膜した薄い導体膜１３Ｌ1 とで構成する。これにより、信頼性をさらに向上できる。
図５３の構造では、図５１の構造おいて、接続孔８ｆ内にバリアメタルおよびタングステン（Ｗ）を堆積した後、プラグ加工しないで、Ａｌ系材料を堆積することで、タングステン、ＴｉＮ等のバリアメタル（薄い導体膜）１３Ｌ1 と、タングステン（Ｗ）からなる厚い導体膜１３Ｌ2aと、Ａｌ系からなる厚い導体膜１３Ｌ2bとで第４層配線１３Ｌ，ＢＰを構成している。このように、プラグ加工することなしに残し、Ａｌ合金との積層配線とすることで、プラグ研磨工程の廃止による簡略化と積層構造による信頼性の向上とを図ることができる。
図５４の構造では、図５３の構造において、バリアメタル（薄い導体膜）１３Ｌ1 を設けずに、例えばＣＶＤ法で形成されたＴｉＮ等からなる厚い導体膜１３Ｌ2aと、Ａｌ系からなる厚い導体膜１３Ｌ2bとで第４層配線１３Ｌ，ＢＰを構成している。例えばＣＶＤ法で形成されたＴｉＮ膜１３Ｌ2bは層間絶縁膜との接着性がタングステン（Ｗ）膜より良いので、バリアメタル１３Ｌ1 を設けなくても良く、製造工程を低減できる。図５３の構造と同様に、プラグ加工することなしに残し、Ａｌ合金との積層配線とすることで、プラグ研磨工程の廃止による簡略化と積層構造による信頼性の向上とを図ることができる。
図５１に示す接続用導体部１４Ｃの構造を接続用導体部１０Ｃ，１２Ｃ，１８Ｃ，１９Ｃ，２０Ｃに適用しても良い。図５５は、図３９〜図４２に示す接続用導体部１９Ｃ，２０Ｃに図５１に示す接続用導体部１４Ｃの構造を適用した構造を示す。薄い導体膜１９Ｃ1,２０Ｃ1 にバリアメタル１４Ｃ1 と同様に構成され、厚い導体膜１９Ｃ2,２０Ｃ2 はプラグ１４Ｃ2 と同様に構成される。
図５６は、図５５に示す第３層配線１１Ｌ，２１Ｃをデュアルダマシンで形成した構造を示す。この構造は、接続孔５ｇ, ８ｈを形成した後、スパッタリング法によりバリアメタルを堆積し、その後、例えばＣｕを、例えばスパッタリング法により薄く形成した後、さらに電解メッキ法を用いて接続孔５ｇ, ８ｈに埋め込むように形成する。その後、ＣＭＰ法等により、バリアメタルからなる薄い導体膜２１Ｃ１と、Ｃｕからなる厚い導体膜２１Ｃ２とで構成される第３層配線１１Ｌ，２１Ｃが形成される。第３層配線２１Ｃを少なくとも配線の長手方向に沿って接続孔８ｈよりも平面的に長く形成することにより、接続孔５ｇ，８ｈを同時に、例えばＣｕで埋め込む際の実効的なアスペクト比を低下させることができ、例えばＣｕの埋め込みの容易化を図ることが可能となる。
図５７および図５８は、図３９〜図４１に示す接続用導体部２１Ｃを長手方向（Ｘ方向）にずらした変形例を示す。図５７は、第２層配線９Ｌ〜第４層配線１３Ｌの一部を示す要部平面図であり、図５８は、図５７のＣ−Ｃ線に沿った要部断面図である。これにより、隣接する第２層配線９ＬのピッチＰ1 の位置に第２層配線９Ｌを形成しても、接続用導体部２１Ｃを設けることができる。
図５９は、図３９〜図４１に示す接続用導体部２１Ｃを、接続孔８ｆが配置される場所のみ、長手方向（Ｘ方向）に垂直な方向に、ピッチｐを変えない程度に太くした変形例を示す。図５９に示す接続用導体部２１Ｃを、図５７、図５８に示す接続用導体部２１Ｃに適用しても良い。
（実施の形態６）
図６０は本発明の他の実施の形態である半導体集積回路装置の要部断面図、図６１、図６２は図６０の半導体集積回路装置の製造工程中における要部断面図である。
まず、本実施の形態６の半導体集積回路装置の構造を図６０を用いて説明する。第１層配線６Ｌは、例えばタングステン（Ｗ）のような銅（Ｃｕ）系以外の導電材料で構成され、第２層配線９Ｌ、第３層配線１１Ｌは、前記実施の形態５と同様にＣｕ系の導電材料で構成される。
第１層配線６Ｌは、例えばＭＩＳ・ＦＥＴで構成された論理回路内を結線する配線や論理回路間を結線する配線に用いられ、第２層配線９Ｌ、第３層配線１１Ｌに比べて比較的短い配線長で構成される。
第２層配線９Ｌ、第３層配線１１Ｌは、例えば論理回路間を結線する配線に用いられ、一方がＸ方向、他方がＹ方向に延在するように構成される。
第１層配線６ＬをＷ膜で構成することにより、第１層配線６Ｌを微細パターンで形成でき、高集積化を図ることができ、しかもＥＭ耐性を高くすることができる。
また、第１層配線６ＬにＣｕ系の導電材料を用いていないので、Ｃｕの半導体基板１への拡散を低減でき、信頼性を向上できる。
第２層配線９Ｌ、第３層配線１１ＬをＣｕ系の導電材料で構成することで、配線の比抵抗が低減され、高速動作が可能となる。
接続用導体部７Ｃ，１８Ｃ，１９Ｃ，２０Ｃ，２１Ｃは、それぞれ図５１に示す接続用導体部１４Ｃと同様に、例えばスパッタリング法で形成したＷ等からなるバリアメタル（薄い導体膜）１４Ｃ1 と、Ｗ等からなるプラグ（厚い導体膜）１４Ｃ2 とで構成される。
第４層配線１３Ｌ、第５層配線１０２は、例えばアルミニウム（Ａｌ）系の導電材料で構成される。
第４層配線１３Ｌは、Ｗ，ＴｉＮ等のバリアメタル（薄い導体膜）１３Ｌ1,１３Ｌ3 で、ＡｌまたはＡｌ合金からなる厚い導体膜１３Ｌ2 を挟んだ積層構造で構成される。
Ａｌ系の導電材料で構成される第４層配線１３Ｌと、Ｃｕ系の導電材料で構成される第３層配線１１Ｌとを、Ｗからなる接続用導体部２０Ｃを介して電気的に接続することにより、ＡｌとＣｕとにより接触部に比抵抗の高い合金層が形成されるのを防止することが可能となる。なお、第４層配線１３Ｌは、図４６〜図５４に示す配線構造で構成しても良い。
また、第５層配線１０２は、接続用導体部を介さずに第４層配線１３Ｌに電気的に接続されるが、これに限らず、第４層配線１３Ｌと第３層配線１１Ｌとの間の接続と同じように、接続用導体部２０Ｃと同じ構造の接続用導体部を介して、第５層配線１０２と第４層配線１３Ｌとを電気的に接続しても良い。
また、第５層配線１０２を第４層配線１３Ｌと同様に積層構造で構成しても良い。
第５層配線１０２上に、例えばシリコン酸化膜からなる絶縁膜１０４が形成され、絶縁膜１０４に形成された開口部に下部電極１０６が形成される。第５層配線１０２は下部電極１０６を介して半田バンプからなるバンプ電極１０８に電気的に接続され、下部電極１０６は、例えばバリアメタルで構成される。
以下、図６１、図６２を用いて第１層配線６Ｌ、接続用導体部７Ｃの形成方法を簡単に説明する。
図８と同様に層間絶縁膜４ａに接続孔８ａを形成した後、図６１に示すように、Ｗ等からなる薄い導体膜７Ｃ1 をスパッタリング法等により堆積し、次に、例えばＣＶＤ法でＷ等からなる厚い導体膜７Ｃ2 を接続孔８ａに埋め込むように堆積する。
次に、図６２に示すように、この堆積膜を、例えばＣＭＰ法により研磨して、接続孔８ａ内にＷ等からなる薄い導体膜７Ｃ1 と、Ｗ等からなる厚い導体膜７Ｃ2 とを埋め込む。
例えばＰＶＤ（Physical Vapor Deposition ）法でＷ膜を堆積した後、エッチングによりパターニングして第１層配線６Ｌを形成する。なお、ここでは第１層配線６ＬをＰＶＤ法によるＷ膜で形成したが、ＰＶＤ法によるＷ膜の上に、ＣＶＤ法等によるＷ膜を形成した積層構造など、種々変更が可能である。
次に、例えばＣＶＤ法でシリコン酸化膜を堆積した後、シリコン酸化膜をＣＭＰ法により研磨して、表面が平坦化された層間絶縁膜４ｂを形成する。
以降の工程は、前述までの実施Ｎ形態１〜５と同様に形成される。
本実施の形態６の半導体集積回路装置はバンプ電極１０８を用いているが、図６３に示すように、第５層配線１０２で構成されるボンディングパッドにボンディングワイヤ１１０を電気的に接続しても良い。
また、本実施の形態６の半導体集積回路装置は、５層の配線層で構成しているが、７層の配線層で構成し、第２層配線〜第５層配線をＣｕ系の導電材料で構成し、第６層配線〜第７層配線をＡｌ系の導電材料で構成しても良い。この場合、第２層配線と第４層配線とは同じ方向に延在するように構成し、第３層配線と第５層配線とは同じ方向に延在するように構成して、論理回路間を接続する配線として使用される。さらに、本実施の形態６では、接続用導体部１９Ｃと接続用導体部２０Ｃとが接続される部分に位置する第３層配線層中に、少なくても配線の長手方向に沿って接続用導体部１９Ｃ，２０Ｃよりも平面的に長く形成された接続用導体部２１Ｃを設けているが、接続用導体部２１Ｃに相当する構造を、第２、３、４、５層に設けても良い。
図６４に、本実施の形態１〜６に示す半導体集積回路装置の平面レイアウトを示す。ゲートアレイ２００が繰り返されて配置され、各ゲートアレイ２００には、例えばＭＩＳ・ＦＥＴ、バイポーラトランジスタ、抵抗等の集積回路素子が組み合わされて配置される。
第１層配線〜第５層配線の配線パターンを変えることにより、種々の論理回路が構成され、所定の論理を有する半導体集積回路装置が形成される。
図６５に、ゲートアレイ２００とメモリとしてＲＡＭ４００とを有する半導体集積回路装置を示す。
また、図６６に示すように、様々な機能を持つユニット４００，５００，６００，７００をＬＳＩの性能に応じて自由に配置しても良い。
このように、本実施の形態５，６によれば、前記実施の形態１で得られた(8) 〜(10)の効果の他に、以下の効果を得ることが可能となる。
(1).微細な接続孔８ａ〜８ｆ内にＣＶＤ法等を用いて導体膜を充填した後に、接続孔８ａ〜８ｆよりも平面寸法の大きな配線用溝５ａ〜５ｆ内に導体膜を充填することで埋め込み構造の第１層配線６Ｌ、第２層配線９Ｌおよび第３層配線１１Ｌを形成したことにより、配線用溝５ａ〜５ｆおよびそれよりも微細な接続孔８ａ〜８ｆの両方に導体膜を良好に埋め込むことが可能となる。また、微細な接続孔８ａ〜８ｆと、その上に位置する配線用溝５ａ〜５ｆ内に、同時にＣＶＤ法やメッキ法等を用いて導体膜を充填する際に、配線用溝５ａ〜５ｆを接続孔８ａ〜８ｆよりも平面寸法を大きくすることにより、導体膜を良好に埋め込むことが可能となる。
(2).上記(1) により、配線層間の接続上の信頼性を向上させることが可能となる。したがって、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
(3).上記(1) により、埋め込み配線の微細化を推進することが可能となる。したがって、半導体集積回路装置の小形化あるいは高集積化を推進することが可能となる。
(4).上記(1) により、難しい技術を採用することなく、配線用溝５ａ〜５ｆおよび接続孔８ａ〜８ｆに導体膜を良好に埋め込むことが可能となる。
(5).上記(1) により、埋め込み配線材料としてＣｕまたはＣｕ合金等を用いた場合でもその埋め込みの状態を良好にすることが可能となる。
(6).半導体基板１と直接接触する第１層配線６Ｌはタングステン系の導体材料で構成することにより、接続孔８ａ内への導体膜の埋め込み状態を良好に保ちつつ、Ｃｕ原子の半導体基板１側への拡散現象に起因する素子不良を回避することが可能となる。さらに、第１層配線６Ｌをタングステン系の導体材料で構成することにより、配線抵抗の低減とエレクトロマイグレーション（以下、ＥＭともいう）耐性の向上が可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば半導体基板において接続用導体部との接触部に、例えばタングステンシリサイドまたはチタンシリサイド等のようなシリサイド層を設けても良い。
また、配線層は４層〜７層に限定されるものではなく種々変更可能であり、３層あるいは４層以上でも良い。
本発明は、半導体集積回路装置の製造業に適用できる。
本発明の一実施の形態である半導体集積回路装置の要部断面図である。 図１の半導体集積回路装置の第１層配線を示す要部断面図である。 図２の配線構造の変形例を示す断面図である。 図２の配線構造の変形例を示す断面図である。 図２の配線構造の変形例を示す断面図である。 図１の半導体集積回路装置の第２層配線を示す要部断面図である。 図１の半導体集積回路装置の配線層間接続の変形例を示す半導体集積回路装置の要部断面図である。 図１の半導体集積回路装置の製造工程中における要部断面図である。 図１の半導体集積回路装置の製造工程中における要部断面図である。 図１の半導体集積回路装置の製造工程中における要部断面図である。 図１の半導体集積回路装置の製造工程中における要部断面図である。 図１の半導体集積回路装置の製造工程中における要部断面図である。 図１の半導体集積回路装置の製造工程中における要部の一部破断斜視図である。 図１の半導体集積回路装置の製造工程中における要部の一部破断斜視図である。 図１の半導体集積回路装置の製造工程中における要部の一部破断斜視図である。 図１の半導体集積回路装置の製造工程中における要部の一部破断斜視図である。 図１の半導体集積回路装置の製造工程中における要部の一部破断斜視図である。 図１の半導体集積回路装置の製造工程中における要部の一部破断斜視図である。 本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。 図１９に続く半導体集積回路装置の製造工程中における要部断面図である。 図１９に続く半導体集積回路装置の製造工程中における要部断面図である。 図１９に続く半導体集積回路装置の製造工程中における要部断面図である。 図１９に続く半導体集積回路装置の製造工程中における要部断面図である。 本発明の他の実施の形態である半導体集積回路装置の要部断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。 図２５に続く半導体集積回路装置の製造工程中における要部断面図である。 図２５に続く半導体集積回路装置の製造工程中における要部断面図である。 図２５に続く半導体集積回路装置の製造工程中における要部断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。 図２９に続く半導体集積回路装置の製造工程中における要部断面図である。 図２９に続く半導体集積回路装置の製造工程中における要部断面図である。 図２９に続く半導体集積回路装置の製造工程中における要部断面図である。 本発明の他の実施の形態である半導体集積回路装置の要部断面図である。 本発明の他の実施の形態である半導体集積回路装置の要部断面図である。 本発明の他の実施の形態である半導体集積回路装置の要部断面図である。 本発明の他の実施の形態である半導体集積回路装置の要部断面図である。 図３６の半導体集積回路装置の要部拡大断面図である。 図３７に示した半導体集積回路装置の要部の変形例を示す要部拡大断面図である。 図３７に示した半導体集積回路装置の要部平面図である。 図３９に示した半導体集積回路装置の要部拡大断面図である。 図３９に示した半導体集積回路装置の要部拡大断面図である。 図３９の半導体集積回路装置の要部を模式的に示した説明図である。 図４２の変形例を模式的に示した説明図である。 図４２の変形例を模式的に示した説明図である。 図４２の変形例を模式的に示した説明図である。 図３６の半導体集積回路装置の要部の変形例を示す要部拡大断面図である。 図３６の半導体集積回路装置の要部の変形例を示す要部拡大断面図である。 図３６の半導体集積回路装置の要部の変形例を示す要部拡大断面図である。 図３６の半導体集積回路装置の要部の変形例を示す要部拡大断面図である。 図３６の半導体集積回路装置の要部の変形例を示す要部拡大断面図である。 図３６の半導体集積回路装置の要部の変形例を示す要部拡大断面図である。 図３６の半導体集積回路装置の要部の変形例を示す要部拡大断面図である。 図３６の半導体集積回路装置の要部の変形例を示す要部拡大断面図である。 図３６の半導体集積回路装置の要部の変形例を示す要部拡大断面図である。 図４１の半導体集積回路装置の変形例を示す断面図である。 図４１の半導体集積回路装置の変形例を示す断面図である。 図３９の半導体集積回路装置の変形例を示す断面図である。 図５７に示した半導体集積回路装置の要部拡大断面図である。 図３９の半導体集積回路装置の変形例を示す平面図である。 本発明の他の実施の形態である半導体集積回路装置の要部断面図である。 図６０の半導体集積回路装置の製造工程中における要部断面図である。 図６０の半導体集積回路装置の製造工程中における要部断面図である。 図６０の半導体集積回路装置の変形例を示す要部断面図である。 本発明の他の実施の形態である半導体集積回路装置のレイアウトを示す平面図である。 図６４の半導体集積回路装置の変形例のレイアウトを示す平面図である。 図６４の半導体集積回路装置の変形例のレイアウトを示す平面図である。
符号の説明
１ 半導体基板
２ 素子分離部
２ａ 分離用溝
２ｂ 分離用絶縁膜
３ｎ ｎチャネル形のＭＯＳ・ＦＥＴ
３ｎｄ 半導体領域
３ｎｉ ゲート絶縁膜
３ｎｇ ゲート電極
３ｐ ｐチャネル形のＭＯＳ・ＦＥＴ
３ｐｄ 半導体領域
３ｐｉ ゲート絶縁膜
３ｐｇ ゲート電極
４ａ〜４ｄ 層間絶縁膜
５ａ〜５ｆ 配線用溝
５ｇ 接続用溝
６Ｌ 第１層配線
６Ｌ1 薄い導体膜
６Ｌ2 厚い導体膜
７Ｃ 接続用導体部
７Ｃ1 薄い導体膜
７Ｃ2 厚い導体膜
８ａ〜８ｆ 接続孔
９Ｌ 第２層配線
９Ｌ1 薄い導体膜
９Ｌ2 厚い導体膜
１０Ｃ 接続用導体部
１０Ｃ1 薄い導体膜
１０Ｃ2 厚い導体膜
１１Ｌ 第３層配線
１１Ｌ1 薄い導体膜
１１Ｌ2 厚い導体膜
１２Ｃ 接続用導体部
１２Ｃ1 薄い導体膜
１２Ｃ2 厚い導体膜
１３Ｌ 第４層配線
１３Ｌ1 薄い導体膜
１３Ｌ2 厚い導体膜
１４Ｃ 接続用導体
１４Ｃ1 薄い導体膜
１４Ｃ2 厚い導体膜
１５ 表面保護膜
１５ａ 保護膜
１５ｂ 保護膜
１６ 開口部
１７ａ〜１７ｃ フォトレジストパターン
１８Ｃ 接続用導体部
１９Ｃ 接続用導体部
１９Ｃ1 薄い導体膜
１９Ｃ2 厚い導体膜
２０Ｃ 接続用導体部
２０Ｃ1 薄い導体膜
２０Ｃ2 厚い導体膜
２１Ｃ 接続用導体部（中継用の接続用導体部）
２１Ｃ1 薄い導体膜
２１Ｃ2 厚い導体膜
１０２ 第５層配線
１０８ バンプ電極
１１０ ボンディングワイヤ
２００ ゲートアレイ

Claims (20)

  1. 半導体基板上に形成された第１絶縁膜と、
    前記第１絶縁膜に埋め込まれ、銅の拡散を抑制する第１導電体膜と前記第１導電体膜上に形成された銅を主成分とする第２導電体膜からなる第１配線と、
    前記第１配線上に形成され前記第１配線の銅の拡散を抑制する第２絶縁膜と、
    前記第２絶縁膜上に形成された第３絶縁膜と、
    前記第３絶縁膜上に形成されたアルミニウムを主成分とする第２配線と、
    前記第２絶縁膜内と第３絶縁膜内に埋め込まれ、前記第１配線と、第２配線を接続し、前記第１配線の銅の拡散を抑制する接続導体と、
    からなり前記第２配線の一部にパッド部が形成されていることを特徴とする半導体集積回路装置。
  2. 前記第２絶縁膜はシリコン窒化膜であることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記第１導電体膜はタングステン、チタンナイトライド、チタン、タンタル、タングステンナイトライド、タンタルナイトライド、タングステンシリサイドナイトライド、チタンシリサイドナイトライド、タンタルシリサイドナイトライドから選択されたいずれか一つであることを特徴とする請求項１に記載の半導体集積回路装置。
  4. 前記接続導体はタングステン、チタンナイトライド、チタン、タンタル、タングステンナイトライド、タンタルナイトライド、タングステンシリサイドナイトライド、チタンシリサイドナイトライド、タンタルシリサイドナイトライドから選択されたいずれか一つであることを特徴とする請求項１に記載の半導体集積回路装置。
  5. 前記第２配線上にさらに保護膜が形成されていることを特徴とする請求項１に記載の半導体集積回路装置。
  6. 前記パッド部は前記保護膜に形成された開口部を介してボンディングワイヤに電気的に接続されていることを特徴とする請求項５に記載の半導体集積回路装置。
  7. 前記パッド部は前記保護膜に形成された開口部を介してバンプ電極に電気的に接続されていることを特徴とする請求項５に記載の半導体集積回路装置。
  8. 前記第２配線は第３導電膜とアルミニウムを主体とする第４導電膜を含み、前記第３導電膜は前記第３絶縁膜と第４導電膜の間に形成されており高融点金属からなり、さらに前記第３導電膜は前記接続導体と第４導電膜の間にも形成されていることを特徴とする請求項１に記載の半導体集積回路装置。
  9. 前記第２配線はさらに前記第４導電膜上にバリア金属を含み、前記第４導電膜は前記第３導電膜とバリア金属で挟まれた構造であることを特徴とする請求項８に記載の半導体集積回路装置。
  10. 前記第２配線上にさらに第４絶縁膜が形成されており、前記第４絶縁膜上にアルミニウムを主体とした第３配線が形成されており、前記第２配線は前記第３配線を介してボンディングワイヤまたはバンプ電極に電気的に接続されており、前記第３配線は前記第４絶縁膜に形成された開口部を介して前記パッド部に電気的に接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
  11. 半導体基板上に形成された溝を有する第１絶縁膜と、
    前記溝に埋め込まれ、銅の拡散を抑制する第１バリア膜と前記第１バリア膜上に形成された銅を主成分とする第１導電体膜からなる第１配線と、
    前記第１配線上に形成され前記第１配線の銅の拡散を抑制する第２バリア膜と、
    前記第２バリア膜と前記第１絶縁膜上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成されたアルミニウムを主成分とする第２配線と、
    前記第２配線上に形成された第３絶縁膜と、
    前記第２絶縁膜内に埋め込まれ、前記第１配線と第２配線を電気的に接続する接続導体と、
    からなり前記第３絶縁膜の一部には前記第２配線の一部が露出するような開口部が形成されていることを特徴とする半導体集積回路装置。
  12. 前記第２配線は前記第１配線と銅の拡散を抑制する第２導電体膜を介して電気的に接続されていることを特徴とする請求項１１に記載の半導体集積回路装置。
  13. 前記開口部から露出している前記第２配線の一部はボンディングワイヤに電気的に接続されていることを特徴とする請求項１１に記載の半導体集積回路装置。
  14. 前記開口部から露出している前記第２配線の一部はバンプ電極に電気的に接続されていることを特徴とする請求項１１に記載の半導体集積回路装置。
  15. 前記第２配線は第２導電膜とアルミニウムを主体とする第３導電膜を含み、前記第２導電膜は前記第２絶縁膜と第３導電膜の間に形成されており高融点金属からなり、さらに前記第２導電膜は前記接続導体と第３導電膜の間にも形成されていることを特徴とする請求項１１に記載の半導体集積回路装置。
  16. 前記第２配線はさらに前記第３導電膜上にバリア金属を含み、前記第３導電膜は前記第２導電膜とバリア金属で挟まれた構造であることを特徴とする請求項１５に記載の半導体集積回路装置。
  17. 前記第２配線は第２導電膜とアルミニウムを主体とする第３導電膜を含み、前記第２導電膜は前記第２絶縁膜と第３導電膜の間に形成されており高融点金属からなり、さらに前記第２導電膜は前記接続導体と一体的に形成されており前記第２導電膜と接続導体は銅に対するバリア層として形成されていることを特徴とする請求項１１に記載の半導体集積回路装置。
  18. 前記第２バリア膜は銅の拡散を抑制するキャップ導電層として形成されていることを特徴とする請求項１１に記載の半導体集積回路装置。
  19. 前記第３絶縁膜上にアルミニウムを主体とし、パッド部を構成する第３配線が形成されており、前記パッド部はボンディングワイヤまたはバンプ電極に電気的に接続されており、前記第３配線は前記開口部から露出している前記第２配線の一部に電気的に接続されていることを特徴とする請求項１１に記載の半導体集積回路装置。
  20. 半導体基板上に形成された溝を有する第１絶縁膜と、
    前記溝に埋め込まれ、銅の拡散を抑制する第１バリア膜と前記第１バリア膜上に形成された銅を主成分とする第１導電体膜からなる第１配線と、
    前記第１配線上に形成され前記第１配線の銅の拡散を抑制する第２バリア膜と、
    前記第２バリア膜と前記第１絶縁膜上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成されたアルミニウムを主成分とする第２配線と、
    からなり前記第２配線の一部にパッド部が形成され、前記パッド部はボンディングワイヤまたはバンプ電極に接続されており、前記第２配線は前記第１配線にバリア金属を通して電気的に接続されていることを特徴とする半導体集積回路装置。
JP2004155476A 1997-08-29 2004-05-26 半導体集積回路装置 Expired - Lifetime JP4216226B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004155476A JP4216226B2 (ja) 1997-08-29 2004-05-26 半導体集積回路装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP23423697 1997-08-29
JP2004155476A JP4216226B2 (ja) 1997-08-29 2004-05-26 半導体集積回路装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP18281398A Division JP3605291B2 (ja) 1997-08-29 1998-06-29 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JP2004274082A JP2004274082A (ja) 2004-09-30
JP4216226B2 true JP4216226B2 (ja) 2009-01-28

Family

ID=33133311

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004155476A Expired - Lifetime JP4216226B2 (ja) 1997-08-29 2004-05-26 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JP4216226B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006147923A (ja) 2004-11-22 2006-06-08 Toshiba Corp 半導体装置及びその製造方法
JP2007059867A (ja) * 2005-07-26 2007-03-08 Matsushita Electric Ind Co Ltd 半導体装置
US11158571B2 (en) * 2018-12-20 2021-10-26 Micron Technology, Inc. Devices including conductive interconnect structures, related electronic systems, and related methods

Also Published As

Publication number Publication date
JP2004274082A (ja) 2004-09-30

Similar Documents

Publication Publication Date Title
US6731007B1 (en) Semiconductor integrated circuit device with vertically stacked conductor interconnections
US6498089B2 (en) Semiconductor integrated circuit device with moisture-proof ring and its manufacture method
US7514354B2 (en) Methods for forming damascene wiring structures having line and plug conductors formed from different materials
US20060205204A1 (en) Method of making a semiconductor interconnect with a metal cap
US7569467B2 (en) Semiconductor device and manufacturing method thereof
KR20030035909A (ko) 반도체장치 및 그 제조방법
US20060244144A1 (en) Semiconductor device including multi-layered interconnection and method of manufacturing the device
US8102051B2 (en) Semiconductor device having an electrode and method for manufacturing the same
US20100155949A1 (en) Low cost process flow for fabrication of metal capping layer over copper interconnects
US6803300B2 (en) Method of manufacturing a semiconductor device having a ground plane
JP3590034B2 (ja) 半導体容量素子及びその製造方法
JP3605291B2 (ja) 半導体集積回路装置
US20060131756A1 (en) Semiconductor device with a metal line and method of forming the same
US20040089915A1 (en) Semiconductor device with fuses
US20020192937A1 (en) Method for manufacturing semiconductor devices having copper interconnect and low-K dielectric layer
JP4216226B2 (ja) 半導体集積回路装置
JP2004363256A (ja) 半導体装置及び半導体装置の製造方法
JP2002064140A (ja) 半導体装置およびその製造方法
KR100764054B1 (ko) 금속배선 및 그 형성 방법
US20020151165A1 (en) Advanced interconnection for integrated circuits
US6177342B1 (en) Method of forming dual damascene interconnects using glue material as plug material
TWI793522B (zh) 半導體裝置及其形成方法
JP2005197700A (ja) 半導体素子の金属パターン形成方法
JP2002280450A (ja) 半導体装置とその製造方法
JPH11307528A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081007

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081105

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111114

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111114

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121114

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121114

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131114

Year of fee payment: 5

EXPY Cancellation because of completion of term