JP2004363256A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体装置のローカル配線層部での配線間容量を抑え、配線の信頼性を向上する。
【解決手段】半導体基板４０上に形成された第１配線層部３３と、第１配線層部３３上に形成された第２配線層部３２とを具備する半導体装置を用いる。第１配線層部３３は、第１層間絶縁膜と、第１層間絶縁膜内に第１間隔以上で設けられた複数の第１ビアプラグ３７−１及び複数の第１配線３７−２とを有する。第２配線層部３２は、第２層間絶縁膜と、第２層間絶縁膜内に第１間隔よりも大きい第２間隔以上で設けられた複数の第２ビアプラグ３４−１及び複数の第２配線３４−２とを有する。第１ビアプラグ３７−１、第１配線３７−２、第２ビアプラグ３４−１及び第２配線３４−２は、銅を含む金属からなる。第１配線層部３３は、シングルダマシン構造であり、第２配線層部３２は、デュアルダマシン構造である。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、銅を含む金属からなるダマシン構造の配線及びビアプラグを備える半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の配線に関わる構造として、半導体基板上に設けられた複数の素子上に、ローカル配線層部と電源配線層部とが順に積層された構造が知られている。そのような半導体装置では、各層における配線には材料として銅（Ｃｕ）を用い、各層間の接続に用いられるビアプラグには材料としてタングステン（Ｗ）を用いるのが一般的である。
【０００３】
しかし、タングステンの成膜温度は非常に高いため、微細化された配線の銅が耐え切れず、凝集が起こり、断線する確率が高くなる。一方、銅を用いたビアプラグは、タングステンを用いたビアプラグに比較して、ビア抵抗が低い、熱応力に対する耐性が高いなどの利点がある。このような理由から、近年、ビアプラグにも銅を用いることが多くなってきている。
【０００４】
配線及びビアプラグを共に銅で形成する方法として、デュアルダマシン法及びシングルダマシン法がある。デュアルダマシン法は、シングルダマシン法に比較して、ＣＭＰの工程が１回少ない、配線とビアプラグとの間にバリアメタル膜が挟まっていないので配線抵抗が小さい、という点で利点がある。そのため、現在、配線及びビアプラグを全てデュアルダマシン法で形成することが多い。そのような半導体装置の構造について図７を参照して説明する。
【０００５】
図７は、半導体装置の配線に関わる構造を示す断面図である。半導体装置１０１は、半導体基板１４０上に設けられ、素子部１３１、ローカル配線層部１３３及び電源配線層部１３２を具備する。素子部１３１は、半導体基板１４０及びその上に設けられた複数の素子及びその配線（図示されず）を備える。
【０００６】
ローカル配線層部１３３は、素子部１３１上に設けられ、複数の配線１３７−２と複数のビアプラグ１３７−１とを含む配線層１３３−１を備える。配線１３７−２は、複数の素子に対して信号の入出力を行う信号線、又は、複数の素子と電源配線層部１３２とを接続する電源線又は接地線である。ビアプラグ１３７−１は、配線１３７−２同士、又は、配線１３７−２と素子との間を接続する。
そして、配線１３７−２とビアプラグ１３７−１とで形成される接合部１３８は、デュアルダマシン法で形成されている。
【０００７】
電源配線層部１３２は、ローカル配線層部１３３の上に設けられ、複数の配線１３４−２と複数のビアプラグ１３４−１とを含む配線層１３２−１を備える。ローカル配線層部１３３と接続するビアプラグ１３４−１を特にビアプラグ１３６ともいう。配線１３４−２は、複数の素子に対して電源を接続する電源線、又は、接地を行う接地線である。ビアプラグ１３４−１は、配線１３４−２同士を接続する。そして、配線１３４−２とビアプラグ１３４−１とで形成される接合部１３５は、デュアルダマシン法で形成されている。
【０００８】
ここで、デュアルダマシン法には、ビアファースト法とトレンチファースト法とがある。ビアファースト法は、露光時の反射防止のために、ビアホールの開口後、配線溝（トレンチ）を形成する前に、ビアホールをＢＡＲＣ（ＢｏｔｔｏｍＡｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ、）で埋める必要がある。そのため、工程が煩雑になる。従って、工程の少ないトレンチファースト法が好んで用いられる。
【０００９】
しかし、トレンチファースト法では、ビアホールをフォトリソグラフィーの技術で形成する際、配線溝（トレンチ）の段差を有する半導体装置上にレジストを塗布し、所定のパターンを露光する必要がある。そのため、配線溝のパターンによっては、段差により焦点を適切に合わすことが困難となる。特に、微細な形状を正確に露光できなくなる。従って、ローカル配線層部１３３のようなビアプラグの大きさが小さく、かつ、そのピッチが狭いところでは、ビアファースト法でビアホールを形成することが一般的となっている。
【００１０】
以下、デュアルダマシン法の一つであるビアファースト法について説明する。図８〜図１１は、ビアファースト法のプロセスを示す半導体装置の断面図である。ここでは、２つの層のそれぞれに設けられた配線と、それらを繋ぐビアプラグとを形成する例を示す。
【００１１】
図８（ａ）に示すように、基板１４０上において、層間絶縁膜１０３上のストッパ絶縁層１０４及び低誘電率絶縁層１０５の中に、第１層の配線１１０が設けられる。配線１１０は、銅（Ｃｕ）の配線１０９とタンタル／窒化タンタル（Ｔａ／ＴａＮ）のバリアメタル層１０８を含み、ダマシン構造を有する。従来知られた配線製造プロセスで設けられる。そして、配線１１０と低誘電率絶縁層１０５とを覆うようにストッパ絶縁膜１１４ａが設けられる。更に、ストッパ絶縁膜１１４ａを覆うように層間絶縁膜１１５ａが設けられる。更に、層間絶縁膜１１５ａを覆うようにストッパ絶縁膜１２４ａが設けられる。更に、ストッパ絶縁膜１２４ａを覆うように低誘電率絶縁膜１２５ａが設けられる。
【００１２】
続いて、図８（ａ）の状態から、フォトリソグラフィーのプロセスを用いて、層間絶縁膜１１５ａ、ストッパ絶縁膜１２４ａ及び低誘電率絶縁膜１２５ａに、ビアホール１０７を形成する。この状態が図８（ｂ）である。このとき、ビアホール１０７を形成された層間絶縁膜１１５ａ、ストッパ絶縁膜１２４ａ及び低誘電率絶縁膜１２５ａを、それぞれ、層間絶縁層１１５、ストッパ絶縁層１２４ｂ及び低誘電率絶縁層１２５ｂとする。
【００１３】
次に、図８（ｂ）の状態から、ビアホール１０７に有機物１４２（例示：ＢＡＲＣ）を埋め込む。有機物１４２の量（ビアホール１０７での有機物１４２の高さｈＡ）は、ビアホール１０７の密度やその他の要因で決まる。ここでは、ストッパ絶縁層１２４ｂの高さまでとする。この状態が図９（ａ）及び（ｃ）である。ただし、図９（ｃ）は、図９（ａ）でのＡＡ’断面である。このときのビアホール１０７をビアホール１０７ａとする。
【００１４】
続いて、図９（ａ）及び（ｃ）の状態から、フォトリソグラフィーのプロセスを用いて、低誘電率絶縁層１２５ｂに、配線溝１１７ａを形成する。この状態が図９（ｂ）及び（ｄ）である。ただし、図９（ｄ）は、図９（ｂ）でのＢＢ’断面である。このとき、低誘電率絶縁層１２５ｂ及びビアホール１０７ａを、それぞれ、低誘電率絶縁層１２５及びビアホール１０７ｂとする。
【００１５】
次に、図９（ｂ）及び（ｄ）の状態から、有機物１４２を除去する。そして、ビアホール１０７ｂの底部のストッパ絶縁膜１１４ａと、配線溝１１７の底部のストッパ絶縁膜１２４ｂとをエッチバックして除去する。この状態が図１０（ａ）及び（ｃ）である。ただし、図１０（ｃ）は、図１０（ａ）でのＣＣ’断面である。このとき、ビアホール１０７ｂ、配線溝１１７ａ、ストッパ絶縁膜１１４ａ及びストッパ絶縁膜１２４ａを、それぞれビアホール１０７ｃ、配線溝１１７、ストッパ絶縁層１１４及びストッパ絶縁層１２４とする。
【００１６】
続いて、図１０（ａ）及び（ｃ）の状態から、低誘電率絶縁層１２５の表面と、配線溝１１７の側壁（側面）及び底部と、ビアホール１０７ｃの側壁（側面）及び底部とを覆うように、Ｔａ／ＴａＮからなるバリアメタル膜１１８ａをスパッタ法で設ける。次に、バリアメタル膜１１８ａを覆うようにＣｕからなるシード導体膜１１９ａを設ける。続いて、シード導体膜１１９ａを覆い、且つ、配線溝１１７ｂ及びビアホール１０７ｅを埋めるようにＣｕからなる導体膜１１９ｂを設ける。この状態が図１０（ｂ）及び（ｄ）である。ただし、図１０（ｄ）は、図１０（ｂ）でのＤＤ’断面である。
【００１７】
次に、図１０（ｂ）及び（ｄ）の状態から、低誘電率絶縁層１２５表面及び配線溝１１７上方における不要なバリアメタル膜１１８ａ、シード導体膜１１９ａ及び導体膜１１９ｂをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で除去する。このようにして、元々のビアホール１０７においてバリアメタル層１１８及び導体層１１９とからなるビアプラグ１２０（コンタクト）が形成される。また、元々の配線溝１１７においてバリアメタル層１１８及び導体層１１９とからなる配線１３０が形成される。この状態が図１１（ａ）及び（ｂ）である。ただし、図１１（ｂ）は、図１１（ａ）でのＥＥ’断面である。
【００１８】
このように図８〜図１１の製造方法により、デュアルダマシン法の一つであるビアファースト法により配線及びビアプラグが形成される。ただし、図１１におけるビアプラグ１２０、配線１３０及び配線１１０は、それぞれ図７におけるビアプラグ１３７−１、配線１３７−２に対応する。
【００１９】
電源配線層部１３２に用いるデュアルダマシン法の一つであるトレンチファースト法は、ビアファースト法とは逆に、まず、配線溝１１７を形成する。そして、配線溝１１７の底部の所定の位置に、フォトリソグラフィーの技術によりビアホール１０７を形成する。その後のプロセス（バリアメタル層１１８及び導体層１１９の形成等）は、ビアファースト法と同様である。
【００２０】
関連する技術として、特開２００１−１５６１６８号公報（特許文献１）に、半導体装置とその製造方法の技術が開示されている。この技術の半導体装置は、半導体基板と、複数の配線層とを有する。半導体基板は、複数の素子が形成されている。複数の配線層は、前記半導体基板上に形成されている。複数の配線層は、前記複数の素子同士を接続するための銅からなる信号線や前記複数の素子に電源を供給するための銅からなる電源線及び接地線を備える。そして、前記複数の配線層間における信号線、電源線及び接地線の接続が、前記信号線、電源線及び接地線下に形成されたビアによってなされる。ここで、前記信号線及び前記信号線下に形成された第１ビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成されている。前記電源線及び接地線、並びに該電源線及び接地線下に形成された第２ビアは、デュアルダマシン工程によって形成されている。第２ビアの面積は、第１ビアの面積よりも予め設定された割合だけ大きくなるように形成されている。
この技術は、機械的強度が強く、かつ、放熱性に優れた半導体装置及びその製造方法を提供することを目的とする。
【００２１】
【特許文献１】
特開２００１−１５６１６８号公報（図１（ｂ）、図６、図７、図８）
【００２２】
【発明が解決しようとする課題】
図９（ｂ）及び（ｄ）において、有機物１４２の最上部の位置は、ビアホール１０７内のストッパ絶縁層１２４ｂの位置と同じになっている。実際の半導体装置では、同一層に複数のビアホール１０７が存在し、ビアホール１０７が密集した領域（密領域）とそうでない領域（疎領域）とがある。同一層上には、表面の単位面積あたり、一定の有機物１４２が供給される。そのため、密領域において有機物１４２の最上部の位置とストッパ絶縁層１２４ｂの位置とが同じになるように、ＢＡＲＣを供給すると、疎領域において有機物１４２の最上部の位置がストッパ絶縁膜１２４ｂの位置より高くなる。反対に、疎領域において有機物１４２の最上部の位置とストッパ絶縁層１２４ｂの位置とが同じになるように、ＢＡＲＣを供給すると、密領域において有機物１４２の最上部の位置がストッパ絶縁膜１２４ｂの位置より低くなる。
【００２３】
ビアホール１０７において、有機物１４２の最上部の位置がストッパ絶縁膜１２４ｂの位置より高くなると、以下のような問題が生じる。
【００２４】
図１２は、有機物の最上部の位置がストッパ絶縁膜の位置より高くなるように有機物を入れた場合の半導体装置の断面を示す図である。図１２（ａ）は、図９（ａ）に対応する。図１２（ｃ）は、図１２（ａ）のＦＦ’断面である。有機物１４２’は、低誘電率層１２５ｂの高さまで埋め込まれている。この状態から、フォトリソグラフィーのプロセスを用いて、低誘電率絶縁層１２５ｂに、配線溝１１７ａを形成する。この状態が図１２（ｂ）及び（ｄ）である。ただし、図１２（ｄ）は、図１２（ｂ）でのＧＧ’断面である。この場合、配線溝１１７ａをエッチングで形成する際、エッチング残渣が、配線溝１１７内に出た有機物１４２’の側面に付着して、フェンス（膜）１４５を形成する。フェンス１４５は、有機物１４２’を除去した後も残る。そのため、フェンス１４５は、その後のバリアメタル膜１１８ａやシード導体膜１１９ａを形成する障害となる。そして、配線の抵抗の増大や断線のような問題が発生し、信頼性を低下させる原因となる。
【００２５】
一方、ビアホール１０７において、有機物１４２の最上部の位置がストッパ絶縁膜１２４ｂの位置より低くなると、以下のような問題が生じる。
【００２６】
図１３は、有機物の最上部の位置がストッパ絶縁膜の位置より低くなるように有機物を入れた場合の半導体装置の断面図である。図１３（ａ）は、図９（ａ）に対応する。図１３（ｃ）は、図１３（ａ）のＨＨ’断面である。このときのビアホール１０７をビアホール１０７ａ’とする。この状態から、フォトリソグラフィーのプロセスを用いて、低誘電率絶縁層１２５ｂに、配線溝１１７を形成する。この状態が図１３（ｂ）及び（ｄ）である。ただし、図１３（ｄ）は、図１３（ｂ）でのＩＩ’断面である。このとき、ストッパ絶縁層１２４ｂ、低誘電率絶縁層１２５ｂ及びビアホール１０７ａ’を、それぞれ、ストッパ絶縁層１２４’、低誘電率絶縁層１２５’及びビアホール１０７ｂ’とする。このとき、ストッパ絶縁層１２４’及び層間絶縁膜１１５は、ビアホール１０７ｂ’との境界部分において、一部分がエッチングされてしまう。それにより、ストッパ絶縁層１２４’の除去された肩落ち部１４６が形成される。図１３（ｄ）に示すように、特に配線溝１１７’の方向にそれが顕著に現れる。その理由は、角の部分（この場合、ビアホール１０７ｂ’の開口部）ができると、その部分のエッチング速度が、他の部分のエッチング速度と比較して速くなるからである。
【００２７】
その後、図１３（ｂ）及び（ｄ）の状態から、有機物１４２’’を除去する。その後、ビアホール１０７ｂ’の底部のストッパ絶縁膜１１４ａと、配線溝１１７’の底部のストッパ絶縁膜１２４とをエッチバックして除去する。続いて、バリアメタル膜１１８ａ、シード導体膜１１９ａ、導体膜１１９ｂを設ける。そして、低誘電率絶縁層１２５表面及び配線溝１１７’上方における不要なバリアメタル膜１１８ａ、シード導体膜１１９ａ及び導体膜１１９ｂをＣＭＰで除去し、ビアプラグ１２０及び配線１３０が形成される。この状態が図１４（ａ）及び（ｂ）である。ただし、図１４（ｂ）は、図１４（ａ）でのＪＪ’断面である。このとき、肩落ち部１４６の配線１３０は、配線の長さ方向の断面積を増加させることになる。すなわち、配線間容量の増加の原因となる。
【００２８】
近年の半導体装置の微細化の進展において、配線の信頼性を維持することは重要である。具体的には、バリアメタル膜を厚く成膜して銅のマイグレーションや絶縁膜への拡散を防止すること、図１２で説明した理由からビアホールに埋め込む有機物を多くせずキャップ絶縁層の高さより低くすること、などが必要である。その場合、バリアメタル膜が厚いことによる配線の抵抗の増加、図１３及び図１４で説明した肩落ち部１４６ａの形成、などが起きる。
【００２９】
図１５は、図１３及び図１４の肩落ちを含む半導体装置の配線に関わる構造を示す断面図である。半導体装置１０１ａは、素子部１３１ａ、ローカル配線層部１３３ａ及び電源配線層部１３２ａを具備する。素子部１３１ａ、ローカル配線層部１３３ａ及び電源配線層部１３２ａは、基本的に図７の素子部１３１、ローカル配線層部１３３及び電源配線層部１３２と同様である。ただし、ローカル配線層部１３３ａは、ビアプラグ１３７ａ−１のピッチが狭くなっている。また、図１３及び図１４で説明したように、肩落ち部１４６ａ（−１〜２）が形成されることになる。ただし、肩落ち部１４６ａ−２は、肩落ち部１４６ａ−１と向きが９０度異なり、紙面に垂直な方向において、図１４（ｂ）のような肩落ちが生じている。
【００３０】
この場合、ビアプラグ１３７ａ−１のピッチが小さくなり、個々の肩落ち部１４６ａ同士の距離は近くなっている。加えて、肩落ち部１４６ａにより、配線の長さ方向の断面積が増加している。それらのことから、ビアプラグ周辺での肩落ち部１４６ａの形成による配線間容量の増加は無視できない問題となる。
【００３１】
半導体装置におけるローカル配線層部での配線やビアプラグの信頼性を向上する技術が望まれている。配線間容量の増加を防止する技術が求められている。配線の抵抗の増加を防止する技術が望まれている。電源配線層部でのビアプラグの抵抗を低く保ち、その工程数を削減することが可能な技術が求められている。
【００３２】
従って、本発明の目的は、ローカル配線層部での配線やビアプラグの信頼性を向上する半導体装置及び半導体装置の製造方法を提供することである。
【００３３】
また、本発明の別の目的は、ローカル配線層部で配線間容量及び配線抵抗の増加を防止する半導体装置及び半導体装置の製造方法を提供することである。
【００３４】
本発明の更に別の目的は、動作の信頼性を向上することが可能な半導体装置及び半導体装置の製造方法を提供することである。
【００３５】
本発明の他の目的は、電源配線層部でのビアプラグの抵抗を低く保ち、その工程数を削減することが可能な半導体装置及び半導体装置の製造方法を提供することである。
【００３６】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３７】
従って、上記課題を解決するために、本発明の半導体装置は、半導体基板（４０）上に形成された第１配線層部（３３）と、第１配線層部（３３）上に形成された第２配線層部（３２）とを具備する。第１配線層部（３３）は、第１層間絶縁膜と、複数の第１ビアプラグ（３７−１）と、複数の第１配線（３７−２）を有する。複数の第１ビアプラグ（３７−１）は、その第１層間絶縁膜内に設けられ第１間隔以上で互いに隔てられている。複数の第１配線（３７−２）は、その第１層間絶縁膜内において複数の第１ビアプラグ（３７−１）上に設けられ複数の第１ビアプラグ（３７−１）に接続されている。第２配線層部（３２）は、第２層間絶縁膜と、複数の第２ビアプラグ（３４−１）と、複数の第２配線（３４−２）を有する。複数の第２ビアプラグ（３４−１）は、その第２層間絶縁膜内に設けられその第１間隔よりも大きい第２間隔以上で互いに隔てられている。複数の第２配線（３４−２）は、その第２層間絶縁膜内において複数の第２ビアプラグ（３４−１）上に設けられ複数の第２ビアプラグ（３４−１）に接続されている。複数の第１ビアプラグ（３７−１）、複数の第１配線（３７−２）、複数の第２ビアプラグ（３４−１）及び複数の第２配線（３４−２）は、銅を含む金属からなる。第１配線層部（３３）は、シングルダマシン構造であり、第２配線層部（３２）は、デュアルダマシン構造である。
【００３８】
本発明により、半導体装置の第２配線層部（３２）よりもビアプラグの間隔が狭い第１配線層部（３３）において、シングルダマシン構造を採用することにより、図１４に示す肩落ち部（１４６）の生成を防止することができる。それにより、デュアルダマシン構造の場合に比較して、配線間容量を抑えることが可能となる。
【００３９】
上記の半導体装置において、第１配線層部（３３）は、その第１層間絶縁膜内に設けられた複数の第１ビアプラグ（３７−１）と複数の第１配線（３７−２）とを含む複数の層を備える。第２配線層部（３２）は、その第２層間絶縁膜内に設けられた複数の第２ビアプラグ（３４−１）と複数の第２配線（３４−２）とを含む複数の層を備える。
【００４０】
上記の半導体装置において、その第１間隔は、複数の第１ビアプラグ（３７−１）に関する単位面積あたりのビアプラグの個数としてのビア密度（ｎ）が、所定の条件を満たすように設定される。その所定の条件は、複数の第１配線（３７−２）の各々間の配線間容量（ＣＳ）が、第１配線層部（３３）をデュアルダマシン法で形成した場合（ＣＤ）に比較して、小さくなることである。
【００４１】
ビア密度（ｎ）が大きくなるとデュアルダマシン法による肩落ち部（１４６）の影響が大きくなるが、本発明ではそのような影響の出る状況（所定の条件）において、シングルダマシン法で作成しているので、配線間容量の増加を防止することができる。
【００４２】
上記の半導体装置において、ビア密度（ｎ）は、１個／μｍ２以上である。
肩落ち部（１４６）の影響がでるのは、特に、ビア密度（ｎ）が１個／μｍ２以上においてであり、本発明をその範囲に適用することで、配線間容量の増加を防止することができる。
【００４３】
上記の半導体装置において、その第１間隔は、０．５μｍである。
本発明をその範囲に適用することで、配線間容量の増加を防止することができる。
【００４４】
上記の半導体装置において、複数の第１ビアプラグ（３７−１）の各々の直径は、０．４μｍ以下である。
第１ビアプラグ（３７−１）の各々の直径が０．４μｍ以下の場合、特に、ビアファースト法を用いるので、本発明をその範囲に適用することで、配線間容量の増加を防止することができる。
【００４５】
また、上記課題を解決するために、本発明の半導体装置の製造方法は、（ａ）〜（ｆ）工程を備える。（ａ）は、半導体基板（４０）上に第１絶縁膜を形成する工程である。（ｂ）は、その第１絶縁膜に第１間隔以上で互いに隔てられた銅を含む金属からなる複数の第１ビアプラグ（３７−１）をシングルダマシン法により形成する工程である。（ｃ）は、その第１絶縁膜及び複数の第１ビアプラグ（３７−１）上に第２絶縁膜を形成する工程である。（ｄ）は、その第２絶縁膜に複数の第１ビアプラグ（３７−１）に接続された銅を含む金属からな複数の第１配線（３７−２）をシングルダマシン法により形成する工程である。（ｅ）は、その第２絶縁膜及び複数の第１配線（３７−２）上に第３絶縁膜を形成する工程である。（ｆ）は、その第３絶縁膜にその第１間隔よりも大きい第２間隔以上で互いに隔てられた複数の第２ビアプラグ（３４−１）及び複数の第２ビアプラグ（３４−１）に接続された銅を含む金属からなる複数の第２配線（３４−２）をデュアルダマシン法により形成する工程である。
【００４６】
上記の半導体装置の製造方法において、そのデュアルダマシン法は、トレンチファースト法である。
【００４７】
上記の半導体装置の製造方法において、（ｇ）〜（ｈ）工程を更に備える。（ｇ）は、（ｄ）工程と（ｅ）工程との間で、（ａ）工程から（ｄ）工程を、所望の層数分繰り返す工程である。（ｈ）は、（ｆ）工程の後で、（ｅ）工程から（ｆ）工程を、所望の層数分繰り返す工程である。
【００４８】
上記の半導体装置の製造方法において、その第１間隔は、複数の第１ビアプラグ（３７−１）に関する単位面積あたりのビアプラグの個数としてのビア密度（ｎ）が、所定の条件を満たすように設定される。その所定の条件は、複数の第１配線（３７−２）の各々間の配線間容量（ＣＳ）が、複数の第１ビアプラグ（３７−１）及び複数の第１配線（３７−２）をデュアルダマシン法で形成した場合（ＣＤ）に比較して、小さくなることである。
【００４９】
上記の半導体装置の製造方法において、ビア密度（ｎ）は、１個／μｍ２以上である。
【００５０】
上記の半導体装置の製造方法において、その第１間隔は、０．５μｍである。
【００５１】
上記の半導体装置の製造方法において、複数の第１ビアプラグ（３７−１）の各々の直径は、０．４μｍ以下である。
【００５２】
【発明の実施の形態】
以下、本発明の半導体装置及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００５３】
まず、本発明の半導体装置の実施の形態の構成について説明する。
図１は、本発明の半導体装置の配線に関わる構造を示す断面図である。半導体装置１は、素子部３１、ローカル配線層部３３及び電源配線層部３２を具備する。
【００５４】
素子部３１は、半導体基板４０及びその上に設けられた複数の素子（図示せず）を備える。
【００５５】
ローカル配線層部３３は、素子部３１上に設けられ、複数の配線３７−２（図中、その一部を例示）と複数のビアプラグ３７−１（図中、その一部を例示）とを含む複数の配線層３３−１備える。配線３７−２は、複数の素子に対して信号の入出力を行う信号線、又は、複数の素子と電源配線層部３２とを接続する電源線又は接地線である。ビアプラグ３７−１は、配線３７−２同士、又は、配線３７−２と素子との間を接続する。配線３７−２は、タンタル／窒化タンタルに例示されるバリアメタル膜と、バリアメタル膜に囲まれた銅とで形成される。そして、配線３７−２の一部とビアプラグ３７−１とで形成される接合部３８は、シングルダマシン法で形成されている。ローカル配線層部３３の他の配線３７−２の一部と他のビアプラグ３７−１とで形成される接合部も同様である。
【００５６】
電源配線層部３２は、ローカル配線層部３３の上に設けられ、複数の配線３４−２（図中、その一部を例示）と複数のビアプラグ３４−１（図中、その一部を例示）とを含む複数の配線層３２−１を備える。複数の配線３４−２は、複数の素子に対して電源を接続する電源線、又は、接地を行う接地線である。ビアプラグ３４−１は、配線３４−２同士を接続する。配線３４−２及びビアプラグ３４−１は、タンタル／窒化タンタルに例示されるバリアメタル膜と、バリアメタル膜に囲まれた銅とで形成される。そして、配線３４−２の一部とビアプラグ３４−１とで形成される接合部３５は、デュアルダマシン法の一つであるトレンチファースト法で形成されている。電源配線層部３２の他の配線３４−２の一部と他のビアプラグ３４−１とで形成される接合部も同様である。ローカル配線層部３３と接続するビアプラグ３４−１を特にビアプラグ３６ともいう。
【００５７】
ここで、ローカル配線層部３３におけるシングルダマシン構造を有する配線３７−２及びビアプラグ３７−１の構成について説明する。
図４（ｄ）は、シングルダマシン構造を有する配線及びビアプラグの構成を示す断面図である。この配線及びビアプラグは、基板４０上に設けられ、層間絶縁層３、キャップ絶縁層４、低誘電率絶縁層５、バリアメタル層８と導体部９とを含む第１配線１０、キャップ絶縁層１４、層間絶縁層１５、バリアメタル層１８と導体部１９とを含むビア２０、キャップ絶縁層２４、低誘電率絶縁層２５、バリアメタル層２８と導体部２９とを含む第２配線３０を具備する。
【００５８】
基板４０は、複数の配線構造や素子が埋め込まれた絶縁膜の多層構造を有する半導体基板である。
【００５９】
層間絶縁層３は、基板４０を覆うように設けられている。ＣＶＤ法やスピンコート法などで形成された絶縁膜である。配線間や配線と素子、素子間を絶縁する。配線の寄生容量を低減するために、低誘電率の材料を用いる。本実施例では、３．０以下の低い比誘電率を有する有機ポリマー系の低誘電率膜を用いる。
【００６０】
キャップ絶縁層４は、層間絶縁層３を覆うように設けられている。層間絶縁膜３上に、ＣＶＤ法やスピンコート法などで形成された絶縁膜である。第１配線１０の配線溝を形成するフォトリソグラフィーのプロセスにおいて、層間絶縁膜３を保護する。本実施例では、炭化窒化シリコン（ＳｉＣＮ）である。膜厚は、例えば、およそ１００ｎｍである。
【００６１】
低誘電率絶縁層５は、キャップ絶縁層４を覆うように設けられている。ＣＶＤ法やスピンコート法などで形成された絶縁膜である。配線間や配線と素子、素子間を絶縁する。配線の寄生容量を低減するために、低誘電率の材料を用いる。本実施例においては、３．０以下の低い比誘電率を有する有機ポリマー系の低誘電率膜を用いる。膜厚は、例えば、およそ２００ｎｍである。
【００６２】
第１配線１０は、層間絶縁層３の表面からキャップ絶縁層４及び低誘電率絶縁層５を貫通する配線溝を埋めるように設けられている。バリアメタル層８と導体部９とを含む。
【００６３】
バリアメタル層８は、配線溝の側壁及び底部を覆うように設けられている。スパッタ法により形成された金属薄膜である。導体部９が低誘電率絶縁層５へ拡散することや、導体部９が凝集することを防止する。高融点金属あるいはその窒化物である。本実施例では、タンタル／窒化タンタル（Ｔａ／ＴａＮ）の積層膜である。膜厚は、例えば、およそ３０ｎｍである。
【００６４】
導体部９は、バリアメタル層８を設けられた配線溝を満たす（埋める）ように設けられている。スパッタ法、メッキ法などにより形成された金属である。この部分は、コンタクト用に、抵抗率の低い金属で形成される。例えば、銅、銅−アルミニウムのような銅を含む金属である。本実施例では、銅（Ｃｕ）を用いる。第１配線１０は、基板４０と反対側の上部に、ビア２０と接合する。第１配線１０の深さ及び幅は、例えば、それぞれ３００ｎｍ及び幅３００ｎｍである。
【００６５】
キャップ絶縁層１４は、低誘電率絶縁層５と第１配線１０とを覆うように設けられている。材質、製法及び膜厚は、キャップ絶縁層４と同様である。
また、層間絶縁層１５は、キャップ絶縁層１４を覆うように設けられている。材質及び製法は、層間絶縁層３と同様である。膜厚は、例えば、およそ４００ｎｍである。
【００６６】
バリアメタル層１８は、ビアホール７の側壁及び底部を覆うように設けられている。材質、製法及び膜厚は、バリアメタル層８と同様である。
導体部１９は、バリアメタル層１８を設けられたビアホール７を満たす（埋める）ように設けられている。材質、及び製法は、導体部９と同様である。ビア３２の大きさは、例えば、幅２００ｎｍ、深さ５００ｎｍである。導体部１９は、バリアメタル層１８と共にビア２０を形成する。
【００６７】
キャップ絶縁層２４は、層間絶縁層１５を覆うように設けられている。材質、製法及び膜厚は、キャップ絶縁層４と同様である。
低誘電率絶縁層２５は、キャップ絶縁膜２４を覆うように設けられている。材質、製法及び膜厚は、低誘電率絶縁層５と同様である。
【００６８】
バリアメタル層２８は、層間絶縁層１５及びビア２０の表面からキャップ絶縁膜２４及び低誘電率絶縁層２５を貫通する配線溝１７の側壁及び底部に設けられている。材質、製法及び膜厚は、バリアメタル膜８と同様である。ただし、配線溝１７は、第２配線３０を形成するための溝である。
導体部１９は、バリアメタル膜２８を設けられた配線溝１７を満たす（埋める）ように設けられている。材質、製法及び膜厚は、導体部９と同様である。
【００６９】
ここで、電源配線層部３２におけるデュアルダマシン構造を有する配線３４−２及びビアプラグ３４−１の構成については、トレンチファースト法を用いているほかは、既述（図８から図１１）のとおりなので、その説明を省略する。また、ビアファースト法を用いても良い。
ただし、電源配線層部３２における層間絶縁層は、ＣＶＤ法やスピンコート法などで形成された絶縁膜である。配線間を絶縁する。この部分の配線層は、配線間容量の影響が少ない。そのため、層間絶縁層は、二酸化シリコンに代表される無機系の絶縁膜を用いる。本実施例では、二酸化シリコンである。そのような絶縁層は、機械的な強度が強いため、組み立て時の半導体装置の損傷を防止することが出来る。
【００７０】
本発明では、ローカル配線層部３３において、デュアルダマシン構造を採用せず、銅のビアプラグを有するシングルダマシン構造を採用している。その理由を以下に説明する。
【００７１】
デュアルダマシン構造を有するローカル配線層部３３をビアファースト法により作成する従来の場合、図９（ａ）及び（ｃ）の工程において、近傍に他のビアホールが無い孤立したビアホール（以下「孤立ビアホール」という）と、近傍に他のビアホールが多く密集したビアホール（以下「密集ビアホール」という）とでは、詰め込まれるＡＲＣ（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ：有機物１４２）の厚さ（高さ：図９（ａ）及び（ｃ）のｈＡ）が変わってくる。それは、以下の理由による。同一配線層上には、配線層の表面の単位面積あたり、一定のＡＲＣが供給される。そのため、周辺に他のビアホールが無い孤立ビアホールには多くのＡＲＣが詰め込まれる。しかし、周辺に他の多くのビアホールがある密集ビアホールには、孤立ビアホールに詰め込まれるよりも少なくＡＲＣが詰め込まれることになる。
【００７２】
このような場合、詰め込まれるＡＲＣの高さｈＡの上限を、孤立ビアホールでの高さで律速することとする。すなわち、図１２に示すようなフェンス１４５の形成を防止するために、孤立ビアホールのある部分では、詰め込まれるＡＲＣの高さｈＡは異層間の絶縁層（図１２等におけるストッパ絶縁層１２４＋層間絶縁層１１５）の膜厚ｈ以下となるようにする。その場合、同じ配線層にある密集ビアホールにおいて、異層間の絶縁層の膜厚をｈ（μｍ）、単位面積あたりの密集ビアホールの個数（＝単位面積あたりのビアプラグの個数、以下「ビア密度」ともいう）をｎ（個／μｍ２）とすると、ここでの詰め込みＡＲＣの高さｈＡは、おおむねｈ／ｎとなる。配線の最小ピッチをＬ（μｍ）とすると密集ビアホールのピッチは、Ｌ（μｍ）となる。このようなビアホールでビアプラグを作製した場合、図１４（ｂ）に示すような肩落ち部が形成される。その状態を改めて示したのが、図５（ｂ）及び（ｄ）である。
【００７３】
図５は、シングルマシン構造の配線及びビアプラグ（（ａ）及び（ｃ））と、ビアファースト法によるデュアルダマシン構造の配線及びビアプラグ（（ｂ）及び（ｄ））を示す半導体装置の断面図である。図５（ａ）及び図５（ｂ）は側面図、図５（ｃ）及び図５（ｄ）は上面図である。
図５（ｂ）を参照して、このデュアルダマシン構造は、第１層の配線５１とビアプラグ５２と第２層の配線５３と肩落ち部５５を備えている。配線５１及び配線５３は、膜厚ｔ（μｍ）、ビアプラグ５２は、高さｈ（μｍ）である。また、上記の議論から肩落ち部５５の高さ（＝詰め込みＡＲＣの高さｈＡ）は、おおむねｈ／ｎとなる。
【００７４】
ここで、図５（ｄ）を参照して、配線５３（肩落ち部５５を含む）−ビアプラグ５２−配線５１−ビアプラグ５２−配線５３（肩落ち部５５を含む）の組に対して、同様の配線５３ａ（肩落ち部５５ａを含む）−ビアプラグ５２ａ−配線５１ａ−ビアプラグ５２ａ−配線５３ａ（肩落ち部５５ａを含む）の組が、平行に設けられている場合を考える。このような構造は、ＤＲＡＭやＳＲＡＭのようなメモリに例示される半導体装置に典型的に見られる構造である。
配線ピッチをＬ（μｍ）、配線幅をＬ／２（μｍ）、配線間の距離をＬ／２（μｍ）とすれば、点線で囲まれた部分の配線間容量（ＣＤ／ε：εは異層間の絶縁層の誘電率）は、
（Ａ）デュアルダマシン構造の場合
Figure 2004363256
となる。
【００７５】
一方、図５（ａ）を参照して、このシングルダマシン構造では、第１層の配線４１とビアプラグ４２と第２層の配線４３とを備えている。配線４１及び配線４３は、膜厚ｔ（μｍ）、ビアプラグ４２は、高さｈ（μｍ）である。
ここで、図５（ｃ）を参照して、図５（ｄ）の場合と同様に、配線４３−ビアプラグ４２−配線４１−ビアプラグ４２−配線４３の組に対して、同様の配線４３ａ−ビアプラグ４２ａ−配線４１ａ−ビアプラグ４２ａ−配線４３ａの組が、平行に設けられている場合を考える。配線ピッチをＬ（μｍ）、配線幅をＬ／２（μｍ）、配線間の距離をＬ／２（μｍ）とすれば、点線で囲まれた部分の配線間容量（ＣＳ／ε：εは異層間の絶縁層の誘電率）は、
（Ｂ）シングルダマシン構造の場合
Figure 2004363256
となる。
【００７６】
図６は、式（１）及び式（２）を示すグラフである。縦軸は配線間容量（Ｃ／ε）、横軸はビア密度ｎである。ビア密度ｎが増加する、すなわちビアプラグ間のピッチが狭くなると、デュアルダマシンの場合、配線容量が増加する。しかし、シングルダマシンの場合、配線容量はビア密度によらない。つまり、配線間容量がシングルダマシンの場合の値に比較して大きくなるようなビア密度ｎで、シングルダマシン法を採用すればよい。
【００７７】
図６及び式（１）及び式（２）から、ｎ＝１以上の場合、シングルダマシン構造での配線間容量が、デュアルダマシン構造のそれを下回ることがわかる。すなわち、ビア密度ｎは、ｎ≧１が好ましい。この場合、ピッチは、無関係である。さらに、ＤＲＡＭやＳＲＡＭのようなメモリに例示される半導体装置に平均的な値として、ｔ＝０．３μｍ、ｈ＝０．４μｍを用い、設計の要請から配線間容量を０．１８ｆＦ／μｍ以下にする場合、ｎ≧２５となり、ピッチは、０．４μｍとなる。
【００７８】
本発明により、半導体装置のローカル配線層部での配線が微細化してビア密度ｎが大きくなる場合でも、シングルダマシン構造を採用することにより、デュアルダマシン構造の場合に比較して配線間容量を抑えることが可能となる。
【００７９】
次に、本発明の半導体装置の製造方法について説明する。
まず、ローカル配線層部３３の製造方法について説明する。ここでは、シングルダマシン構造を有する一配線層３３−１分の配線及びビアプラグを製造する方法について説明する。図２〜図４は、シングルダマシン構造を構成する配線及びビアプラグの製造方法を示す半導体装置の断面図である。ここでは、２つの層のそれぞれに設けられた配線と、それらを繋ぐビアプラグとを形成する例を示す。
【００８０】
図２において、複数の半導体素子を設けられた基板４０上に、層間絶縁膜３上のストッパ絶縁層４及び低誘電率絶縁層５の中に、第１層の配線１０が設けられる。配線１０は、銅（Ｃｕ）の配線９とタンタル／窒化タンタル（Ｔａ／ＴａＮ）のバリアメタル層８とを含み、ダマシン構造を有する。従来知られた配線製造プロセスで設けられる。そして、配線１０と低誘電率絶縁層５とを覆うようにストッパ絶縁膜１４ａが設けられる。更に、ストッパ絶縁膜１４ａを覆うように層間絶縁膜１５ａが設けられる。この、図２（ａ）の状態において、フォトリソグラフィーのプロセスを用いて、ストッパ絶縁膜１４ａと層間絶縁膜１５ａとにビアホール７を形成する。ビアホール７を形成されたストッパ絶縁膜１４ａと層間絶縁膜１５ａを、それぞれ、ストッパ絶縁層１４と層間絶縁層１５とする。この図２（ｂ）の状態において、層間絶縁層５の表面とビアホール７の側壁（側面）及び底部とを覆うように、Ｔａ／ＴａＮからなるバリアメタル膜１８ａをスパッタ法で設ける。このときビアホール７ａとなる。この図２（ｃ）の状態において、バリアメタル膜１８ａを覆うようにＣｕからなるシード導体膜１９ａを設ける。このときビアホール７ｂとなる。この状態が図２（ｄ）である。
【００８１】
次に、図２（ｄ）の状態において、シード導体膜１９ａを覆い、且つ、ビアホール７ｂを埋めるようにＣｕからなる導体膜１９ｂを設ける。この図３（ａ）の状態において、層間絶縁層１５表面及びビアホール７上方における不要なバリアメタル膜１８ａ、シード導体膜１９ａ及び導体膜１９ｂをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で除去する。このようにして、バリアメタル層１８及び導体層１９とからなるビアプラグ２０（コンタクト）が形成される。この図３（ｂ）の状態において、ビアプラグ２０と層間絶縁膜１５とを覆うようにストッパ絶縁膜２４ａが設けられる。更に、ストッパ絶縁膜２４ａを覆うように低誘電率絶縁膜２５ａが設けられる。この図３（ｃ）の状態において、フォトリソグラフィーのプロセスを用いて、ストッパ絶縁膜２４ａと低誘電率絶縁膜２５ａとに第２層の配線溝１７を形成する。このとき、配線溝１７を形成されたストッパ絶縁膜２４ａと低誘電率絶縁膜２５ａを、それぞれ、ストッパ絶縁層２４と低誘電率絶縁層２５とする。この状態が図３（ｄ）である。
【００８２】
次に、図３（ｄ）の状態において、低誘電率絶縁層２５と配線溝１７の側壁及び底部とを覆うように、Ｔａ／ＴａＮからなるバリアメタル膜２８ａをスパッタ法で設ける。このとき配線溝１７ａとなる。この図４（ａ）の状態において、バリアメタル膜２８ａを覆うようにＣｕからなるシード導体膜２９ａを設ける。このとき配線溝１７ｂとなる。この図４（ｂ）の状態において、シード導体膜２９ａを覆い、且つ、ビアプラグ１７を埋めるようにＣｕからなる導体膜２９ｂを設ける。この図４（ｃ）の状態において、低誘電率絶縁層２５表面及び配線溝１７上方における不要なバリアメタル膜２８ａ、シード絶縁膜２９ａ及び導体膜２９ｂをＣＭＰで除去する。このようにして、バリアメタル層２８及び導体層２９とからなる配線３０が形成される。配線３０及びビアプラグ２０は、接合体３８（図１、シングルダマシン法で形成）に対応する。
【００８３】
そして、以上の図２〜図４の製造方法により、シングルダマシン構造を有する一配線層３３−１分の配線及びビアプラグが形成される。ただし、図４におけるビアプラグ２０、配線１０及び配線３０は、それぞれ図１におけるビアプラグ３７−１、配線３７−２に対応する。積層された他の配線層３３−１も同様にして形成できる。
【００８４】
ビアプラグ３６の製造方法については、上述のシングルダマシン法又は従来のデュアルダマシン法を用いて形成できるのでその説明を省略する。また、電源配線層部３２の製造方法については、層間絶縁層に二酸化シリコンに代表される無機系の絶縁膜を用いる他は、既述のデュアルダマシン法（トレンチファースト法）を用いて形成しているのでその説明を省略する。
【００８５】
本発明では、シングルダマシン構造を採用することにより、微細な配線の形成を安定して行うことができる。それにより、配線のピッチが短く配線が微細なローカル配線部において、バリアメタル膜を厚くつける必要がなくなり、配線の抵抗を低減することが出来る。
【００８６】
更に、電源配線層部では、デュアルダマシン構造を採用しているので、ビアプラグの抵抗を低く保ち、その工程数を少なく維持できる。
【００８７】
加えて、電源配線層部における層間絶縁層は、二酸化シリコンに代表される無機系の絶縁膜を用いるので、機械的な強度が強く、組み立て時の半導体装置の損傷を防止することが出来る。
【００８８】
【発明の効果】
本発明により、半導体装置のローカル配線層部での配線が微細化してビア密度ｎが大きくなる場合でも、シングルダマシン構造を採用することにより、デュアルダマシン構造の場合に比較して配線間容量を抑えることが可能となる。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置の配線に関わる構造を示す断面図である。
【図２】図２は、シングルダマシン構造を構成する配線及びビアプラグの製造方法を示す半導体装置の断面図である。
【図３】図３は、シングルダマシン構造を構成する配線及びビアプラグの製造方法を示す半導体装置の断面図である。
【図４】図４は、シングルダマシン構造を構成する配線及びビアプラグの製造方法を示す半導体装置の断面図である。
【図５】図５は、シングルマシン構造及びデュアルダマシン構造の配線及びビアプラグを示す半導体装置の断面図である。
【図６】図６は、式（１）及び式（２）を示すグラフである。
【図７】図７は、半導体装置の配線に関わる構造を示す半導体装置の断面図である。
【図８】図８は、ビアファースト法のプロセスを示す半導体装置の断面図である。
【図９】図９は、ビアファースト法のプロセスを示す半導体装置の断面図である。
【図１０】図１０は、ビアファースト法のプロセスを示す半導体装置の断面図である。
【図１１】図１１は、ビアファースト法のプロセスを示す半導体装置の断面図である。
【図１２】図１２は、ビアホールを完全に埋めるように有機物を入れた場合の半導体装置の断面を示す図である。
【図１３】図１３は、有機物の量をストッパ絶縁層の高さよりも低くした場合の半導体装置の断面図である。
【図１４】図１４は、有機物の量をストッパ絶縁層の高さよりも低くした場合の半導体装置の断面図である。
【図１５】図１５は、図１３及び図１４の肩落ちを含む半導体装置の配線に関わる構造を示す断面図である。
【符号の説明】
１、１０１、１０１ａ 半導体装置
３、１５、１０３、１１５ 層間絶縁層
１５ａ、１１５ａ 層間絶縁膜
４、１４、２４、１０４、１１４、１２４ ストッパ絶縁層
１４ａ、２４ａ、１１４ａ、１２４ａ ストッパ絶縁膜
５、２５、１０５、１２５ 低誘電率絶縁層
２５ａ、１２５ａ 低誘電率絶縁膜
７、７ａ、７ｂ、１０７、１０７ａ（’）、１０７ｂ、１０７ｃ ビアホール
８、１８、２８、１１８ バリアメタル層
１８ａ、２８ａ、１１８ａ バリアメタル膜
９、１９、２９、１１９ 導体部
１９ａ、２９ａ、１１９ａ シード導体膜
１９ｂ、２９ｂ、１２９ａ 導体膜
１０、３０、４１、４３、５１、５３、１１０ 配線
１７、１７ａ、１７ｂ、１１７（’） 配線溝
２０、４２、５２、１２０ ビアプラグ
３０、１３０ ビアプラグ
３１、１３１、１３１ａ 素子部
３２、１３２、１３２ａ 電源配線層部
３２−１、１３２−１、１３２ａ−１ 配線層
３３、１３３、１３３ａ ローカル配線層部
３３−１、１３３−１、１３３ａ−１ 配線層
３４−１、３７−１、１３４−１、１３７−１、１３４ａ−１、１３７ａ−１ ビアプラグ
３４−２、３７−２、１３４−２、１３７−２、１３４ａ−２、１３７ａ−２ 配線
３５、３８、１３５、１３８、１３５ａ、１３８ａ 接合部
３６、１３６、１３６ａ ビアプラグ
４０、１４０、１４０ａ 基板
１４２（’、’’） 有機物
１４６、１４６ａ 肩落ち部

Claims (13)

  1. 半導体基板上に形成された第１配線層部と、
    前記第１配線層部上に形成された第２配線層部と
    を具備し、
    前記第１配線層部は、
    第１層間絶縁膜と、
    前記第１層間絶縁膜内に設けられ第１間隔以上で互いに隔てられた複数の第１ビアプラグと、
    前記第１層間絶縁膜内において前記複数の第１ビアプラグ上に設けられ前記複数の第１ビアプラグに接続された複数の第１配線と
    を有し、
    前記第２配線層部は、
    第２層間絶縁膜と、
    前記第２層間絶縁膜内に設けられ前記第１間隔よりも大きい第２間隔以上で互いに隔てられた複数の第２ビアプラグと、
    前記第２層間絶縁膜内において前記複数の第２ビアプラグ上に設けられ前記複数の第２ビアプラグに接続された複数の第２配線と
    を有し、
    前記複数の第１ビアプラグ、前記複数の第１配線、前記複数の第２ビアプラグ及び前記複数の第２配線は、銅を含む金属からなり、
    前記第１配線層部は、シングルダマシン構造であり、
    前記第２配線層部は、デュアルダマシン構造である
    半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１配線層部は、前記第１層間絶縁膜内に設けられた前記複数の第１ビアプラグと前記複数の第１配線とを含む複数の層を備え、
    前記第２配線層部は、前記第２層間絶縁膜内に設けられた前記複数の第２ビアプラグと前記複数の第２配線とを含む複数の層を備える
    半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１間隔は、前記複数の第１ビアプラグに関する単位面積あたりのビアプラグの個数としてのビア密度が、所定の条件を満たすように設定され、
    前記所定の条件は、前記複数の第１配線の各々間の配線間容量が、前記第１配線層部をデュアルダマシン法で形成した場合に比較して、小さくなることである
    半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記ビア密度は、１個／μｍ２以上である
    半導体装置。
  5. 請求項３又は４に記載の半導体装置において、
    前記第１間隔は、０．５μｍである
    半導体装置。
  6. 請求項１乃至６のいずれか一項に記載の半導体装置において、
    前記複数の第１ビアプラグの各々の直径は、０．４μｍ以下である
    半導体装置。
  7. （ａ）半導体基板上に第１絶縁膜を形成する工程と、
    （ｂ）前記第１絶縁膜に第１間隔以上で互いに隔てられた銅を含む金属からなる複数の第１ビアプラグをシングルダマシン法により形成する工程と、
    （ｃ）前記第１絶縁膜及び前記複数の第１ビアプラグ上に第２絶縁膜を形成する工程と、
    （ｄ）前記第２絶縁膜に前記複数の第１ビアプラグに接続された銅を含む金属からな複数の第１配線をシングルダマシン法により形成する工程と、
    （ｅ）前記第２絶縁膜及び前記複数の第１配線上に第３絶縁膜を形成する工程と、
    （ｆ）前記第３絶縁膜に前記第１間隔よりも大きい第２間隔以上で互いに隔てられた複数の第２ビアプラグ及び前記複数の第２ビアプラグに接続された銅を含む金属からなる複数の第２配線をデュアルダマシン法により形成する工程と
    を備える
    半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記デュアルダマシン法は、トレンチファースト法である
    半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    （ｇ）前記（ｄ）工程と前記（ｅ）工程との間で、前記（ａ）工程から前記（ｄ）工程を、所望の層数分繰り返す工程と、
    （ｈ）前記（ｆ）工程の後で、前記（ｅ）工程から前記（ｆ）工程を、所望の層数分繰り返す工程と
    を更に備える
    半導体装置の製造方法。
  10. 請求項７乃至９のいずれか一項に記載の半導体装置の製造方法において、
    前記第１間隔は、前記複数の第１ビアプラグに関する単位面積あたりのビアプラグの個数としてのビア密度が、所定の条件を満たすように設定され、
    前記所定の条件は、前記複数の第１配線の各々間の配線間容量が、前記複数の第１ビアプラグ及び前記複数の第１配線をデュアルダマシン法で形成した場合に比較して、小さくなることである
    半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記ビア密度は、１個／μｍ２以上である
    半導体装置の製造方法。
  12. 請求項１０又は１１に記載の半導体装置の製造方法において、
    前記第１間隔は、０．５μｍである
    半導体装置の製造方法。
  13. 請求項７乃至１２のいずれか一項に記載の半導体装置の製造方法において、
    前記複数の第１ビアプラグの各々の直径は、０．４μｍ以下である
    半導体装置の製造方法。
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