JP5162869B2 - 半導体装置およびその製造方法 - Google Patents
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Description
図1は、本発明で使われるマグネトロンスパッタ装置100の構成を示す。
[第1の実施形態]
図8(A)〜(E)は、本発明の第1の実施形態による、多層配線構造を有する半導体装置の製造工程を示す。
[第2の実施形態]
ところで、前記図8(B)のバイアススパッタ工程の第2の段階、すなわちスパッタエッチング工程の際に配線溝27A底部を保護するのに必要なバリアメタル膜28の膜厚は、前記スパッタエッチングの際のVd/Ve比により変化する。すなわち、前記第1の段階で前記配線溝27Aの底部にバリアメタル膜28を厚く形成しておけば、前記第2の段階で1.0よりもはるかに小さなVd/Ve比を使うことも可能である。すなわちこの場合には、図8(B)の第2の段階においてエッチング量を、先の実施形態の場合よりも増大させることができる。一方、前記配線溝27Aの底部に形成されるバリアメタル膜28の膜厚が小さい場合には、スパッタエッチング工程の際のエッチング量を、先の実施形態に従って、小さく抑制する必要がある。
第1の絶縁膜中に埋設された第1の配線パターンと、
前記第1の絶縁膜上に前記第1の配線パターンを覆う第2の絶縁膜と、
前記第2の絶縁膜の上部に形成された配線溝と、
前記第2の絶縁膜の下部において、前記配線溝から下方に延在し前記第1の配線パターンを露出するビアホールと、
前記配線溝を充填する第2の配線パターンと、
前記第2の配線パターンから前記ビアホール中を下方に延在し、前記第1の配線パターンにコンタクトするビアプラグと、
前記第2の配線パターンと前記配線溝の間に形成され、さらに前記ビアプラグの表面を連続して覆うバリアメタル膜と、
を含む多層配線構造を備えた半導体装置であって、
前記ビアプラグは、その先端部が、前記第1の配線パターン中に、前記第1の配線パターンの表面を越えて侵入し、
前記配線溝は、平坦な底面を有し、
前記バリアメタル膜は、前記ビアプラグ側壁面において、前記ビアプラグ先端部におけるよりも大きな膜厚を有する半導体装置。
前記バリアメタル膜は、前記ビアプラグ側壁面における厚さが、前記ビアプラグ先端部における厚さの1.5倍以上である付記1記載の半導体装置。
前記ビアプラグ先端部は、前記第1の配線パターン中に、5nmを越える深さで侵入する付記1記載の半導体装置。
導体パターンを覆う絶縁膜中に、前記導体パターンを露出する開口部を形成する工程と、
前記絶縁膜上に、前記絶縁膜の主面、前記開口部の側壁面および底面を連続して覆う導体膜を堆積する工程と、
前記絶縁膜上に前記導体膜を介して導体材料を、前記導体材料が前記開口部を、前記導体膜を介して充填するように堆積する工程と、を含む半導体装置の製造方法であって、
前記導体膜を堆積する工程は、
前記導体膜を、前記絶縁膜の主面上における堆積速度が前記主面上におけるスパッタエッチング速度よりも大きくなる第1の条件で堆積する第1のスパッタ工程と、
前記導体膜を、前記絶縁膜の主面上における堆積速度と前記主面上におけるスパッタエッチング速度がほぼ等しくなる第2の条件で堆積する第2のスパッタ工程とを含む半導体装置の製造方法。
前記導体膜を堆積する工程では、前記第1および第2のスパッタ工程が、複数回繰り返される付記4記載の半導体装置の製造方法。
前記第1の条件は、前記第1のスパッタ工程において、前記導体パターン表面が前記開口部において掘削されることがないように設定され、前記第2の条件は、前記第2のスパッタ工程において、前記導体パターン表面の一部が掘削されるように設定される付記4または5記載の半導体装置の製造方法。
前記第1および第2の条件は、前記絶縁膜主面上における堆積速度Vdとスパッタエッチング速度Veの比(Vd/Ve)を使って、それぞれVd/Ve>1および0.9≦Vd/Ve≦1.4となるように決定される付記4〜6のうち、いずれか一項記載の半導体装置の製造方法。
前記第1および第2の条件は、前記第1および第2のスパッタ工程における前記絶縁膜主面での前記導体膜の総堆積量Tdと、前記第1および第2のスパッタ工程における前記絶縁膜主面での前記導体膜の総スパッタエッチング量Teを使って、条件1.5≦Td/Te≦3.0の関係が満たされるように設定される付記4〜6のうち、いずれか一項記載の半導体装置の製造方法。
前記第2のスパッタ工程は、前記ビアホール底部におけるスパッタエッチング速度をVb、前記配線溝底面におけるスパッタエッチング速度をVtとして、Vb/Vt≧3の関係が見たされるように実行される付記4〜7のうち、いずれか一項記載の半導体装置の製造方法。
前記導体膜を堆積する工程は、スパッタイオン種の圧力を1×10-2Pa以上、1×10-1Pa以下に設定して実行される付記4〜10のうち、いずれか一項記載の半導体装置の製造方法。
前記導体膜は、Ta,Ti,W,Zrよりなる群より選ばれる一または複数の高融点金属元素を含む付記4〜11のうち、いずれか一項記載の半導体装置の製造方法。
前記開口部を前記導電性材料により充填する工程は、前記導体膜上に、CuまたはCuを含む化合物よりなるシード層を形成する工程と、前記シード層上にCuを前記導電性材料として充填する工程を含む付記4〜12のうち、いずれか一項記載の半導体装置の製造方法。
前記Cuを含む化合物は、Cuの他にAl,Ti,Zr,Ni,Ag,Pdよりなる群より選ばれる一または複数の元素を含む付記13記載の半導体装置の製造方法。
さらに前記導体膜の状態を前記絶縁膜の上方から観察することで、前記導体膜の前記開口部周辺におけるエッチングダメージの有無を検査する工程を含む付記4記載の半導体装置の製造方法。
11A,23A 導体パターン
12,14,22,26 エッチングストッパ膜
13A,25A ビアホール
13B,30B Cuビアプラグ
13a ビアホール肩部
15A,27A 配線溝
16,28 バリアメタル膜
15B,30A Cu配線パターン
21 シリコン基板
21A 絶縁膜
100 マグネトロンスパッタ装置
101 処理容器
101A プロセス空間
101B シールド部材
101a 排気ポート
102 ステージ
103A,103B ガス導入口
104 ターゲット
105 ターゲット電源
106 ステージバイアス電源
107 マグネット
W 被処理基板
Claims (9)
- 第1の絶縁膜中に埋設された第1の配線パターンと、
前記第1の絶縁膜上に前記第1の配線パターンを覆う第2の絶縁膜と、
前記第2の絶縁膜の上部に形成された配線溝と、
前記第2の絶縁膜の下部において、前記配線溝から下方に延在し前記第1の配線パターンを露出するビアホールと、
前記配線溝を充填する第2の配線パターンと、
前記第2の配線パターンから下方に前記ビアホール中を延在し、前記第1の配線パターンにコンタクトするビアプラグと、
前記第2の配線パターンと前記配線溝の間に形成され、さらに前記ビアプラグの表面を連続して覆うバリアメタル膜と、
を含む多層配線構造を備えた半導体装置であって、
前記ビアプラグは、その先端部が、前記第1の配線パターン中に、前記第1の配線パターンの表面を越えて侵入し、
前記配線溝は、平坦な底面を有し、
前記バリアメタル膜は、前記ビアプラグ側壁面において、前記ビアプラグ先端部におけるよりも大きな膜厚を有し、
前記ビアプラグ先端部は前記バリアメタル膜により覆われており、前記バリアメタル膜は、前記ビアプラグ側壁面から前記ビアプラグ先端部に向かって漸減した膜厚を有することを特徴とする半導体装置。 - 前記バリアメタル膜は、前記ビアプラグ側壁面における厚さが、前記ビアプラグ先端部における厚さの1.5倍以上であることを特徴とする請求項1記載の半導体装置。
- 前記ビアプラグ先端部は、前記第1の配線パターン中に、5nmを越える深さで侵入することを特徴とする請求項1記載の半導体装置。
- 導体パターンを覆う絶縁膜中に、前記導体パターンを露出する開口部を形成する工程と、
前記絶縁膜上に、前記絶縁膜の主面、前記開口部の側壁面および底面を連続して覆う導体膜を堆積する工程と、
前記絶縁膜上に前記導体膜を介して導体材料を、前記導体材料が前記開口部を、前記導体膜を介して充填するように堆積する工程と、を含む半導体装置の製造方法であって、
前記導体膜を堆積する工程は、
前記導体膜を、前記絶縁膜の前記主面上における堆積速度が前記主面上におけるスパッタエッチング速度よりも大きくなる第1の条件で堆積する第1のスパッタ工程と、
前記導体膜を、前記絶縁膜の前記主面上における堆積速度と前記主面上におけるスパッタエッチング速度がほぼ等しくなる第2の条件で堆積する第2のスパッタ工程とを含み、
前記第2の条件は、前記第2のスパッタ工程において、前記導体パターン表面の一部が掘削されるように設定され、
前記開口部の前記底面を連続して覆う前記導体膜の膜厚を、前記底面の先端部に向かって漸減させていることを特徴とする半導体装置の製造方法。 - 導体パターンを覆う絶縁膜中に、前記導体パターンを露出する開口部を形成する工程と、
前記絶縁膜上に、前記絶縁膜の主面、前記開口部の側壁面および底面を連続して覆う導体膜を堆積する工程と、
前記絶縁膜上に前記導体膜を介して導体材料を、前記導体材料が前記開口部を、前記導体膜を介して充填するように堆積する工程と、を含む半導体装置の製造方法であって、
前記導体膜を堆積する工程は、
前記導体膜を、前記絶縁膜の前記主面上における堆積速度が前記主面上におけるスパッタエッチング速度よりも大きくなる第1の条件で堆積する第1のスパッタ工程と、
前記導体膜を、前記絶縁膜の前記主面上における堆積速度と前記主面上におけるスパッタエッチング速度がほぼ等しくなる第2の条件で堆積する第2のスパッタ工程とを含み、
前記第2の条件は、前記第2のスパッタ工程において、前記導体パターン表面の一部が掘削されるように設定され、
前記導体膜を堆積する工程では、前記第1および前記第2のスパッタ工程が、複数回繰り返されることを特徴とする半導体装置の製造方法。 - 前記第1の条件は、前記第1のスパッタ工程において、前記導体パターン表面が前記開口部において掘削されることがないように設定されることを特徴とする請求項4または5記載の半導体装置の製造方法。
- 前記第1および第2の条件は、前記絶縁膜主面上における堆積速度Vdとスパッタエッチング速度Veの比(Vd/Ve)を使って、それぞれVd/Ve>1および0.9≦Vd/Ve≦1.5となるように決定されることを特徴とする請求項4〜6のうち、いずれか一項記載の半導体装置の製造方法。
- 前記第1および第2の条件は、前記第1および第2のスパッタ工程における前記絶縁膜主面での前記導体膜の総堆積量Tdと、前記第1および第2のスパッタ工程における前記絶縁膜主面での前記導体膜の総スパッタエッチング量Teを使って、条件1.5≦Td/Te≦3.0の関係が満たされるように設定されることを特徴とする請求項4〜6のうち、いずれか一項記載の半導体装置の製造方法。
- 前記第2のスパッタ工程は、前記開口部底部におけるスパッタエッチング速度をVb、前記絶縁膜の前記主面におけるスパッタエッチング速度をVtとして、Vb/Vt≧3の関係が満たされるように実行されることを特徴とする請求項4〜7のうち、いずれか一項記載の半導体装置の製造方法。
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