KR20040059847A - 텅스텐 플러그를 포함하는 반도체 소자의 금속 배선형성방법 - Google Patents

텅스텐 플러그를 포함하는 반도체 소자의 금속 배선형성방법 Download PDF

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Abstract

비아홀내에 티타늄 질화막을 고르게 증착하여, 폭발성 보이드의 발생을 방지할 수 있는 반도체 소자의 금속 배선 형성방법을 개시한다. 개시된 본 발명은, 도전 배선을 포함하는 반도체 기판 상부에 층간 절연막을 형성하고, 상기 층간 절연막 상부에 접착층 및 접착층 산화 방지막을 순차적으로 적층한다. 그리고 나서, 상기 도전 배선이 노출되도록 접착층, 접착층 산화 방지막 및 층간 절연막을 소정 부분 식각하여, 비아홀을 형성한다. 그후, 상기 비아홀의 내벽 및 접착층 산화 방지막 상부에 베리어 금속막을 증착하고, 상기 베리어 금속막 상부에, 비아홀이 충분히 매립되도록 금속막을 증착한다. 상기 금속막, 상기 베리어 금속막, 상기 접착층 산화 방지막 및 상기 접착층을 상기 층간 절연막이 노출되도록 에치백하여, 도전 플러그를 형성하고, 상기 도전 플러그와 콘택되도록 금속 배선을 형성하는 단계를 포함한다. 본 실시예에서는 비아홀 내벽에 접착층의 증착을 배제하여, 증착 방식에 구애없이 베리어 금속막을 스텝 커버리지가 우수한 방식으로 형성할 수 있다. 이에따라, 폭발성 보이드의 생성을 방지할 수 있다.

Description

텅스텐 플러그를 포함하는 반도체 소자의 금속 배선 형성방법{Method for forming metal interconnection having tungsten plug in semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 보다 구체적으로는 텅스텐 플러그를 포함하는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라, 배선간을 상하로 연결하는 콘택홀 및 비아홀의 어스펙트 비(aspect ratio) 역시 급속히 증대되며, 이렇게 어스펙트비가 큰 콘택홀 및 비아홀내에 금속 배선을 용이하게 매립시키기 위한 기술이 지속적으로 연구 개발되고 있다.
현재에는 공간 매립 특성이 우수한 CVD(chemical vapor deposition) 방식에 따른 텅스텐 증착법(이하, CVD-W)에 의하여 콘택홀 또는 비아홀내에 텅스텐을 매립시켜 플러그로 사용하고 있다.
여기서, 종래의 텅스텐 플러그를 포함하는 금속 배선 형성방법을 첨부 도면 도 1a 내지 도 1c를 참조하여 설명하기로 한다.
도 1a에 도시된 바와 같이, 트랜지스터(도시되지 않음) 및 그 밖의 배선(도시되지 않음)이 형성된 반도체 기판(10) 상부에 제 1 배선(20)이 형성된다. 제 1 배선(20)은 예를 들어, 비트 라인(bit line)이거나 금속 패턴일 수 있다. 제 1 배선(20)이 형성된 반도체 기판 상부에 층간 절연막(25)을 증착한다. 이어서, 제 1 배선(20)의 소정 부분이 노출되도록 층간 절연막(25)을 식각하여, 비아홀(H)을 형성한다. 그후, 비아홀(H) 내부 및 층간 절연막(25) 상부에 베리어 금속막으로, 티타늄막(30) 및 티타늄 질화막(35)을 순차적으로 적층한다. 대개 티타늄막(30)은 층간 절연막과 티타늄 질화막(35)의 접착 특성을 개선시키기 위하여 증착되고, 티타늄 질화막(35)은 실질적인 베리어 금속막의 역할을 수행한다. 티타늄 질화막(35) 상부에 비아홀(H)이 충분히 매립될 수 있는 두께로 텅스텐 금속막(40)이 CVD 방식으로 증착된다.
도 1b에서와 같이, 텅스텐 금속막(40), 티타늄 질화막(35) 및 티타늄 질화막(30)을 층간 절연막(25)이 노출되도록 에치백(etch back)하여, 비아홀(H)내에 텅스텐 플러그(45)를 형성한다. 이때, 텅스텐 플러그(45)와 층간 절연막(25) 사이에는 베리어 금속막이 개재되어 있다.
그후, 도 1c에 도시된 바와같이, 텅스텐 플러그(45)와 콘택되도록 층간 절연막(25) 상부에 금속 배선(50)을 형성한다.
그러나, 종래의 텅스텐 플러그를 갖는 금속 배선 형성방법은, 비아홀(H)의 사이즈는 감소되는 한편, 그 깊이는 깊어져서 어스펙트비가 상당히 높다. 이로 인하여, 베리어 금속막으로 이용되는 티타늄막(30) 및 티타늄 질화막(35)이 비아홀(H) 내벽에 고른 두께로 증착되기 어렵다.
이와같이 티타늄막(30) 및 티타늄 질화막(35)이 제대로 증착되지 않으면, 도 2의 "A" 부분과 같은 폭발성 보이드가 발생될 수 있다.
상기 폭발성 보이드는 티타늄 질화막이 제대로 증착되지 않은 경우, CVD-W을 형성하기 위한 전구체인 WF6물질과 티타늄막(30)의 반응으로 기화 물질인 TiF4가 생성되고, 이러한 TiF4의 기화로 인하여 발생된다. 그러므로, 티타늄 질화막(35)의 고른 피복이 폭발성 보이드를 방지하는 가장 주요한 요소가 된다.
현재에는 높은 어스펙트 비를 갖는 비아홀내에 티타늄 질화막을 고르게 피복하기 위하여, CVD 또는 ALD(atomic layer deposition) 방식이 요구되고 있다. 하지만, 이러한 방법으로 티타늄 질화막을 증착하기 ALD 티타늄 질화막 하부에 형성되는 티타늄막을 CVD 방식으로 증착하는 것이 선행되어야 한다. 이는 CVD 혹은 ALD 방식의 티타늄 질화막 형성시 전구체인 TiCl4가 하부의 티타늄막을 제거할 수 있기 때문에, 반응성이 낮은 CVD 특히 PECVD(plasma enhanced CVD) 방식으로 티타늄막을 증착한다.
하지만, PECVD방식에 의하여 형성되는 티타늄막은 증착 온도가 높고, 증착시 플라즈마가 콘택 부위를 공격할 수 있어 접촉 저항을 증대시킬 뿐 아니라, 스텝 커버리지 역시 열악하므로, 미세한 비아홀내에 적용하기에는 적당하지 않다.
이에따라, 텅스텐 플러그내의 가장 심각한 문제점인 폭발성 보이드를 제거하기 위하여는 티타늄막과 텅스텐 플러그의 직접적인 접촉이 배제될 수 있도록 티타늄 질화막을 고른 두께로 증착하는 것이 무엇보다도 중요하다.
따라서, 본 발명의 목적은 콘택 플러그내에 폭발성 보이드를 방지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 비아홀내에 티타늄 질화막을 고르게 증착하여, 폭발성 보이드의 발생을 방지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 것이다.
도 1a 내지 도 1c는 종래의 텅스텐 플러그를 포함하는 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 공정별 단면도.
도 2는 종래의 텅스텐 플러그내의 폭발성 보이드를 보여주는 사진.
도 3a 내지 도 3d는 본 발명에 따른 텅스텐 플러그를 포함하는 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 120 : 도전 배선
125 : 층간 절연막 130 : 티타늄막
135 : 제 1 티타늄 질화막 140 : 포토레지스트 패턴
155 : 텅스텐 플러그 160 : 금속 배선
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 도전 배선을 포함하는 반도체 기판 상부에 층간 절연막을 형성하고, 상기 층간 절연막 상부에 접착층 및 접착층 산화 방지막을 순차적으로 적층한다. 그리고 나서, 상기 도전 배선이 노출되도록 접착층, 접착층 산화 방지막 및 층간 절연막을 소정 부분 식각하여, 비아홀을 형성한다. 그후, 상기 비아홀의 내벽 및 접착층 산화 방지막 상부에 베리어 금속막을 증착하고, 상기 베리어 금속막 상부에, 비아홀이 충분히 매립되도록 금속막을 증착한다. 상기 금속막, 상기 베리어 금속막, 상기 접착층 산화 방지막 및 상기 접착층을 상기 층간 절연막이 노출되도록 에치백하여, 도전 플러그를 형성하고, 상기 도전 플러그와 콘택되도록 금속 배선을 형성하는 단계를 포함한다.
상기 접착층은 티타늄막이고, 접착층 산화 방지막 및 상기 베리어 금속막은 티타늄 질화막, 탄탈륨 질화막 및 티타늄 텅스텐막 중 선택되는 하나의 막으로 형성될 수 있다. 이때, 상기 접착층 및 접착층 산화 방지막은 CVD, ALD, PVD 및 전기 증착방식 중 선택되는 하나의 방식으로 증착할 수 있다.
또한, 상기 베리어 금속막은 스텝 커버리지 특성이 우수한 CVD 및 ALD 중 선택되는 하나의 방식으로 증착할 수 있다.
상기 도전 플러그용 도전층은 텅스텐 금속막으로 형성될 수 있으며, 상기 텅스텐 금속막은 CVD 방식 및 ALD 방식 중 선택되는 하나의 방식으로 증착한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 3a 내지 도 3d는 본 발명에 따른 텅스텐 플러그를 포함하는 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 3a를 참조하여 설명하면, 반도체 기판(100) 상부에 제 1 배선(120)을 형성한다. 이때, 반도체 기판(100)은 트랜지스터(도시되지 않음), 도전 패턴(도시되지 않음) 및 절연막(도시되지 않음)을 포함할 수 있으며, 제 1 배선(120)은 비트 라인 또는 금속 패턴일 수 있다. 이와같은 반도체 기판(100) 상부에 층간 절연막(125)을 형성한다. 층간 절연막(125)은 다층의 절연막이거나 혹은 평탄화막을 포함하는 절연막일 수 있다. 층간 절연막(125) 상부에 접착층으로서 티타늄막(130)을 증착한다음, 티타늄막(130)의 산화를 최소화하도록 제 1 티타늄 질화막(135)을 순차적으로 증착한다. 이때, 제 1 티타늄 질화막(135)은 평탄면상에 형성되므로, 티타늄막(130)의 증착 방식에 상관없이 다양한 방식으로 증착될 수 있다. 본 실시예에서의 티타늄막(130) 및 제 1 티타늄 질화막(135)은 CVD, ALD, PVD(physical vapor deposition) 또는 전기 증착방식(electro-deposition)으로 형성될 수 있다. PVD의 경우, 이온화된 금속의 형태로 티타늄 질화막을 증착하여, 비아홀 하부의 증착 특성을 개선할 수 있다. 또한, 티타늄막(130)은 CVD 또는 ALD 방식으로 증착되는 경우 300 내지 800℃의 온도에서 증착될 수 있다. 제 1 티타늄 질화막(135) 상부에 제 1 배선(120)을 노출시킬 수 있는 비아홀을 한정하기 위한 포토레지스트 패턴(140)을 공지의 포토리소그라피 방식으로 형성한다.
도 3b에 도시된 바와 같이, 포토레지스트 패턴(140)을 마스크로 하여, 제 1 티타늄 질화막(135), 티타늄막(130) 및 층간 절연막(125)을 식각하여, 제 1 배선(120)을 노출시키는 비아홀(H)을 형성한다음, 포토레지스트 패턴(140)을 공지의 방식으로 제거한다. 그러고 나서, 비아홀(H) 내벽 즉, 측벽 및 바닥면과 제 1 티타늄 질화막(135) 상부에 실질적인 베리어 금속막으로서 제 2 티타늄 질화막(145)을 피복한다. 이때, 제 2 티타늄 질화막(145)의 저면에는 티타늄막이 제공되지 않으므로, 증착 방법에 구애없이, 스텝 커버리지 효율을 극대화시킬 수 있는 방법, 예를 들어 CVD 및 ALD 방식으로 형성함이 바람직하다. 이와같이 CVD 및 ALD 방식에 의하여 제 2 티타늄 질화막(145)을 형성하므로써, 어스펙트비가 높은 비아홀(H)이라 할지라도 제 2 티타늄 질화막(145)이 고르게 피복된다. 이때, 비아홀(H)내에 제 2 티타늄 질화막(145)만을 형성한다 하더라도, 비아홀(H) 양측 상부에서 제 2 티타늄 질화막(145)은 제 1 티타늄 질화막(145)과 접촉되고, 제 1 티타늄 질화막(145)은 접착성이 우수한 티타늄막(130)과 접촉되므로, 리프트의 위험이 없다.
그후, 도 3c에 도시된 바와 같이, 제 2 티타늄 질화막(145) 상부에 텅스텐 금속막(150)을 비아홀(H)이 충분히 매립될 수 있도록 증착한다. 텅스텐 금속막(150)은 스텝 커버리지 특성이 우수한 CVD 또는 ALD 방식으로 형성될 수 있다. 여기서, CVD 방식 또는 ALD 방식에 의한 텅스텐 금속막(150) 증착시, 텅스텐 전구체로서 WF6을 사용할 수 있으며, WF6전구체를 사용하더라도 티타늄막이 노출된부분이 없으므로, 폭발성 보이드가 발생되지 않는다.
도 3d에 도시된 바와 같이, 텅스텐 금속막(150), 제 2 티타늄 질화막(145), 제 1 티타늄 질화막(135) 및 티타늄막(130)을 층간 절연막(125) 표면이 노출되도록 에치백하여, 텅스텐 플러그(155)를 형성한다. 그후, 텅스텐 플러그(155)와 콘택되도록 층간 절연막(125) 상부에 금속 배선(160)을 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 비아홀 내부에 스텝 커버리지가 우수한 방식 예를 들어, CVD, ALD 또는 이온화된 금속을 이용하는 PVD 방식에 의하여 티타늄 질화막을 피복한 후, 텅스텐 플러그를 형성한다. 이에따라, 티타늄 질화막이 고르게 피복되고, 티타늄막이 증착되지 않기 때문에, 티타늄막과 텅스텐 플러그의 전구체와의 반응으로 형성되는 폭발성 보이드의 생성이 방지된다. 이에따라, 반도체 메모리 소자의 전기적 특성이 개선된다.
본 실시예는 상술한 실시예에만 국한되는 것은 아니며, 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경, 실시할 수 있다.
예컨대, 본 실시예에서는 베리어 금속막 및/또는 티타늄 산화 방지막으로서 티타늄 금속막을 사용하였지만, 그 외에도 탄탈륨 질화막 또는 티타늄 텅스텐등 다양한 층이 이용될 수 있다.
전술한 본 발명은 콘택 플러그내에 폭발성 보이드를 방지할 수 있으며, 비아홀내에 티타늄 질화막을 고르게 증착하여, 폭발성 보이드의 발생을 방지할 수 있다. 이로 인하여 반도체 소자의 신뢰도 및 수율을 개선하는 효과가 있다.

Claims (7)

  1. 도전 배선을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상부에 접착층 및 접착층 산화 방지막을 순차적으로 적층하는 단계;
    상기 도전 배선이 노출되도록 접착층, 접착층 산화 방지막 및 층간 절연막을 소정 부분 식각하여, 비아홀을 형성하는 단계;
    상기 비아홀의 내벽 및 접착층 산화 방지막 상부에 베리어 금속막을 증착하는 단계;
    상기 베리어 금속막 상부에, 비아홀이 충분히 매립되도록 금속막을 증착하는 단계;
    상기 금속막, 상기 베리어 금속막, 상기 접착층 산화 방지막 및 상기 접착층을 상기 층간 절연막이 노출되도록 에치백하여, 도전 플러그를 형성하는 단계; 및
    상기 도전 플러그와 콘택되도록 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 접착층은 티타늄막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  3. 제 2 항에 있어서,
    상기 접착층 산화 방지막 및 상기 베리어 금속막은 티타늄 질화막, 탄탈륨 질화막 및 티타늄 텅스텐막 중 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 접착층 및 접착층 산화 방지막은 CVD, ALD, PVD 및 전기 증착방식 중 선택되는 하나의 방식으로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  5. 제 3 항에 있어서,
    상기 베리어 금속막은 스텝 커버리지 특성이 우수한 CVD 및 ALD 중 선택되는 하나의 방식으로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  6. 제 1 항에 있어서,
    상기 도전 플러그용 도전층은 텅스텐 금속막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  7. 제 1 항에 있어서,
    상기 텅스텐 금속막은 CVD 방식 및 ALD 방식 중 선택되는 하나의 방식으로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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KR1020020086352A KR20040059847A (ko) 2002-12-30 2002-12-30 텅스텐 플러그를 포함하는 반도체 소자의 금속 배선형성방법

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* Cited by examiner, † Cited by third party
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US10559584B2 (en) 2016-07-08 2020-02-11 Samsung Electronics Co., Ltd. Semiconductor device including a dielectric layer

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