KR100728965B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 하부도전층을 구비한 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 하부도전층을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 내부를 제외한 기판 결과물의 전면 상에 물리적 증착 공정에 따라 Ti막과 제1TiN막을 차례로 형성하는 단계와, 상기 콘택홀 표면 및 제1TiN막 상에 화학적 증착 공정에 따라 제2TiN막을 형성하는 단계와, 상기 제2TiN막 상에 콘택홀을 매립하도록 금속막을 형성하는 단계를 포함한다.
Description
도 1 및 도 2는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
300 : 반도체 기판 310 : 하부도전층
320 : 층간절연막 330 : 희생씨드막
330a : Ti막 330b : 제1TiN막
330b' : 제2TiN막 340 : 금속막
H : 콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 금속배선용 콘택플러그의 저항을 감소시킴과 아울러 콘택플러그 물질인 텅스텐막의 박리 현상에 따른 불량을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 금속배선의 재료로서는 전기 전도도가 매우 우수한 알루미늄(Al)이 주로 이용되어 왔다. 그런데, 반도체 소자의 집적도 향상에 기인해서 전기적 연결 통로를 제공하는 콘택홀의 너비는 감소하고, 아울러, 콘택홀의 깊이는 깊어짐에 따라, 알루미늄으로는 미세 크기의 콘택홀을 완전 매립시키는 것이 어렵게 되었다.
따라서, 이러한 콘택홀 매립의 문제를 해결하기 위해, 알루미늄 보다 매립 특성이 우수한 금속막, 예컨데, 텅스텐막으로 콘택홀을 완전 매립시켜, 이것을 금속배선과 하부도전층간의 전기적 연결을 위한 콘택플러그로 이용하는 기술이 제안되었다. 이하에서는 도 1을 참조하여 종래 기술에 따른 콘택플러그 형성방법을 포함하는 반도체 소자의 제조방법을 설명하도록 한다.
도 1을 참조하면, 종래 기술에 따른 콘택플러그의 형성은 다음과 같은 방식으로 이루어진다. 즉, 하부도전층(110)이 형성된 기판 상에 하부도전층(110)을 덮도록 산화막 재질의 층간절연막(120)을 형성한 후, 상기 층간절연막(120)의 식각을 통해 하부도전층(110)을 노출시키는 콘택홀(H)을 형성한다. 그런 다음, 상기 콘택홀(H) 표면 및 층간절연막(120) 상에 단차 피복성(step coverage)이 우수한 CVD(Chemical Vaporization Deposition) 공정에 따라 일정한 두께의 베리어막(barrier layer)(130)을 형성하고, 상기 베리어막(130) 상에 콘택홀(H)을 매립시키도록 텅스텐막(140)을 증착한 후, 이어, 상기 텅스텐막(140)과 베리어막(130)을 층간절연막(120)이 노출될 때까지 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 또는 에치-백(etch-back)하여 콘택홀(H) 내에 베리어막(130)과 텅스텐 막(140)으로 이루어진 콘택플러그(150)를 형성한다. 미설명된 도면부호 100은 반도체 기판을, 130a는 Ti막을, 그리고, 130b는 TiN막을 각각 나타낸다.
이후, 도시하지는 않았지만, 배선용 알루미늄막의 증착 및 패터닝을 통해 상기 콘택플러그(150)와 콘택되는 알루미늄 배선을 형성한 후, 계속해서, 공지된 후속공정을 차례로 수행하여 반도체 소자를 제조한다.
여기서, 상기 Ti막(130a)과 TiN막(130b)의 적층막으로 형성하는 베리어막(130)은, 층간절연막(120)과 텅스텐막(140) 간의 접착(adhesion) 특성을 향상시키기 위한 접착막(Glue layer)으로서도 작용하는데, 상기 TiN막(130b) 보다도 Ti막(130a)이 접착 특성을 향상시키는데 큰 역할을 한다. 한편, 상기 TiN막(130b)은 그 하부의 Ti막(130a) 또는 기판(100) 내에 불순물이 침투하는 것을 방지하는 베리어 역할을 할 뿐 아니라, 텅스텐과 같은 금속막의 성장을 위한 씨드막(Seed layer)의 역할도 수행한다.
그러나, 반도체 소자의 고집적화로 콘택홀 크기가 감소됨에 따라, 콘택플러그에서의 텅스텐막의 두께는 감소하는 반면 베리어막의 두께는 거의 감소하지 않으므로, 콘택홀 내에 텅스텐막 대비 베리어막이 차지하는 면적이 증가하게 된다.
이와 같이, 콘택플러그에서의 베리어막의 두께가 텅스텐막의 두께에 비하여 증가하게 되면, 콘택플러그의 자체 저항이 증가하게 되는데, 이것은 Ti막 및 TiN막의 비저항이 텅스텐막의 비저항에 비하여 높기 때문이다.
이에, 최근에는, 도 2에 도시된 바와 같이, 상기 베리어막으로서 Ti막과 TiN막의 적층막 대신에 TiN막(130b)만을 단독으로 적용하는 기술이 제안되었다.
이와 같이, Ti막 없이 얇은 두께의 TiN막(130b)을 베리어막으로서 적용하게 되면, 텅스텐막의 두께 대비 베리어막의 두께를 감소시킬 수 있어서 콘택플러그(150)의 저항이 개선된다. 그러나, Ti막 없이 TiN막만을 베리어막으로 적용함으로써 두 가지 문제가 발생하게된다.
첫째, Ti막 없이 베리어막으로서 TiN막만을 사용하는 경우 그 하부의 층간절연막(120)과 텅스텐막(140)간의 접착력이 Ti막이 있을 때보다 열악해지기 때문에 베리어막 형성 후 후속하여 스트레스가 큰 텅스텐막(140)을 증착하면 층간절연막(120) 상부에 형성되는 텅스텐막(140)이 쉽게 박리(lifting)되어 불량이 야기될 수 있다. 한편, 콘택홀(H) 내부에 형성되는 텅스텐막(140)의 경우에는 하부도전층(110)과 강한 접착력을 갖고 좁은 콘택홀 내부에 형성되기 때문에 층간절연막(120)과의 접착력이 약하더라도 문제가 되지 않는다.
둘째, Ti막 없이 베리어막으로서 TiN막만을 사용하는 경우 콘택플러그(150) 형성 영역과 상관 없는 기판의 외곽 지역에서 기판(100) 상에 증착되는 TiN막(130b)의 두께가 얇기 때문에 텅스텐막(140) 증착시 반응가스인 WF6가 기판(100) 내부로 쉽게 침투할 수 있는데, 이 경우, 기판의 표면이 침식되어, 앞서 언급한 첫번째 문제와 유사하게 증착되는 텅스텐막(140)이 쉽게 박리됨으로써 불량이 야기된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서, 콘택플러그의 저항 감소를 위해 Ti막 없이 TiN막만을 단독으로 베리어막으 로 적용하는 경우에 유발되는 텅스텐막의 박리 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 하부도전층을 구비한 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 하부도전층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내부를 제외한 기판 결과물의 전면 상에 물리적 증착 공정에 따라 Ti막과 제1TiN막을 차례로 형성하는 단계; 상기 콘택홀 표면 및 제1TiN막 상에 화학적 증착 공정에 따라 제2TiN막을 형성하는 단계; 및 상기 제2TiN막 상에 콘택홀을 매립하도록 금속막을 형성하는 단계;를 포함한다.
여기서, 상기 Ti막과 제1TiN막은 기판을 20∼300℃의 온도로 유지한 상태에서 DC 마그네트론 스퍼터링 공정에 따라 형성한다.
상기 Ti막은 50∼200Å의 두께로 형성하고, 상기 제1TiN막은 100∼300Å의 두께로 형성한다.
상기 제2TiN막은 기판을 300∼700℃의 온도로 유지한 상태에서 TiCl4와 NH3를 소오스가스로 사용하는 CVD 또는 ALD 공정으로 형성하거나, 또는, 상기 CVD와 ALD가 혼용된 공정으로 형성한다.
상기 제2TiN막은 10∼200Å의 두께로 형성한다.
상기 금속막은 300∼500℃ 온도에서 WF6를 소오스가스로 사용하는 CVD 또는 ALD 공정에 따른 텅스텐막으로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 비트라인 또는 하부 금속배선과 같은 금속 재질의 하부도전층(310)이 구비된 반도체 기판(300)을 마련한다. 그런 다음, 상기 기판(300) 전면 상에 층간절연막(320)을 형성한다. 이어서, 상기 하부도전층(310)이 노출되도록 층간절연막(320)을 식각하여 금속배선용 콘택홀(H)을 형성한다.
도 3b를 참조하면, 상기 콘택홀(H) 내부 이외의 기판 결과물의 전면 상에 물리적 증착 공정에 따라 Ti막(330a)과 제1TiN막(330b)을 차례로 형성한다. 이때, 상기 물리적 증착 공정은 DC 마그네트론(magnetron) 스퍼터링(sputtering)과 같은 일반적인 스퍼터링에 의한 증착 공정으로서, 단차 피복성(step coverage)이 좋지 않아 미세한 콘택홀 내부에는 거의 증착이 이루어지지 않고, 콘택홀 내부 이외의 기판 결과물 전면에만 선택적으로 증착이 이루어진다.
여기서, 상기 상기 Ti막(330a)과 제1TiN막(330b)은 기판을 20∼300℃의 온도로 유지한 상태에서 상기한 바 DC 마그네트론 스퍼터링 공정에 따라 형성하되, Ti막(330a)은 50∼200Å의 두께로 형성하고, 제1TiN막(330b)은 100∼300Å의 두께로 형성한다.
도 3c를 참조하면, 상기 콘택홀(H) 표면 및 제1TiN막(330b) 상에 단차 피복성이 우수한 화학적 증착 공정에 따라 제2TiN막(330b')을 형성한다. 상기 제2TiN막(330b')은 기판을 300∼700℃의 온도로 유지한 상태에서 TiCl4와 NH3를 소오스가스로 사용하는 CVD(Chemical Vaporization Deposition) 또는 ALD(Atomic Layer Deposition) 공정으로 형성하거나, 또는, 상기 CVD와 ALD가 혼용된 공정으로 형성한다. 그리고, 상기 제2TiN막(330b')의 형성 두께는 10∼200Å로 한다.
도 3d를 참조하면, 상기 제2TiN막(330b') 상에 콘택홀(H)을 매립하도록 금속막(340)을 형성한다. 여기서, 상기 금속막은 300∼500℃ 온도에서 WF6를 소오스가스로 사용하는 CVD 또는 ALD 공정에 따른 텅스텐막으로 형성한다.
이후, 도시하지는 않았으나, 상기 금속막(340)을 층간절연막(320)이 노출될때까지 에치-백 또는 CMP하여 콘택홀(H) 내에 콘택플러그를 형성하고, 계속하여 공지의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.
이와 같이, 본 발명은 물리적 증착 방식에 의해 콘택홀(H) 외부의 기판 결과물 상에 Ti막(330a)과 제1TiN막(330b)을 차례로 형성하고, 그런 다음, 화학적 증착 방식에 의해 콘택홀(H) 내부에 제2TiN막(330b')을 형성한다. 즉, 층간절연막(320) 상부 및 기판 외곽부 상에는 비교적 두꺼운 두께의 Ti/TiN막을 형성하고, 콘택홀(H) 표면에는 비교적 얇은 두께의 TiN 단독막이 형성되도록 한다.
이 경우, 층간절연막(320) 상부 및 기판 외곽부 상에 형성되는 텅스텐막(340)은 그 접착 특성이 우수하기 때문에 박리되어 불량을 야기할 가능성이 거의 없다. 또한, 콘택홀(H) 내부에는 얇은 두께의 TiN막이 형성되므로, 텅스텐막 두께 대비 베리어막의 두께를 낮출 수 있어서 콘택플러그의 저항을 낮출 수 있다.
한편, 콘택홀(H) 내부에 Ti막이 형성되어 있지 않아 층간절연막(320) 측벽과 텅스텐막(340)간의 접착력이 다소 떨어지더라도 문제가 되지 않는데, 이는 텅스텐막(340)과 하부도전층(310)간의 접착력이 강하고 또한 콘택홀(H)이 미세하여 텅스텐막(340)이 콘택홀(H) 외부로 빠져 나올 수는 없기 때문이다.
이에, 본 발명은 배선의 신뢰성 및 소자의 동작 특성을 개선할 수 있고, 텅스텐막 박리에 의한 공정간 불량 발생을 방지하여 제조 수율을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 반도체 소자의 금속배선용 콘택플러그를 형성함에 있어서, 물리적 증착 방식에 의해 금속배선용 콘택홀 외부의 기판 결과물 상에 Ti/TiN막을 형성하고, 화학적 증착 방식에 의해 콘택홀 내부에 TiN막을 형성한 후, 콘택플러그 물질로서 텅스텐막을 형성함으로써, 층간절연막 상부 및 기판 외곽부 상에 형성되는 텅스텐막의 접착력을 확보하여 텅스텐막의 박리 불량을 방지할 수 있고, 콘택플러그의 저항을 낮출 수 있다.
이에, 본 발명은 배선의 신뢰성 및 소자의 동작 특성을 개선할 수 있고, 텅스텐막 박리에 의한 공정간 불량 발생을 방지하여 제조 수율을 개선할 수 있다.
Claims (7)
- 하부도전층을 구비한 반도체 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 하부도전층을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀 내부를 제외한 기판 결과물의 전면 상에 물리적 증착 공정에 따라 Ti막과 제1TiN막을 차례로 형성하는 단계;상기 콘택홀 표면 및 제1TiN막 상에 화학적 증착 공정에 따라 제2TiN막을 형성하는 단계; 및상기 제2TiN막 상에 콘택홀을 매립하도록 금속막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 Ti막과 제1TiN막은 기판을 20∼300℃의 온도로 유지한 상태에서 DC 마그네트론 스퍼터링 공정에 따라 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 Ti막은 50∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1TiN막은 100∼300Å의 두께로 형성하는 것을 특 징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제2TiN막은 기판을 300∼700℃의 온도로 유지한 상태에서 TiCl4와 NH3를 소오스가스로 사용하는 CVD 또는 ALD 공정으로 형성하거나, 또는, 상기 CVD와 ALD가 혼용된 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제2TiN막은 10∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 금속막은 300∼500℃ 온도에서 WF6를 소오스가스로 사용하는 CVD 또는 ALD 공정에 따른 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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|---|---|---|---|
| KR1020050124069A KR100728965B1 (ko) | 2005-12-15 | 2005-12-15 | 반도체 소자의 제조방법 |
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Citations (1)
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|---|---|---|---|---|
| KR970052391A (ko) * | 1995-12-27 | 1997-07-29 | 김광호 | 반도체 장치의 콘택홀 형성 방법 |
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2005
- 2005-12-15 KR KR1020050124069A patent/KR100728965B1/ko not_active IP Right Cessation
Patent Citations (1)
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