KR100720532B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 구리 씨드층의 보이드를 제거할 수 있는 반도체 소자의 제조방법에 관한 것으로, 반도체 기판의 전면에 적어도 한 종류의 절연막을 형성하는 단계; 상기 반도체 기판의 일부를 노출시키는 콘택홀 및 트렌치를 형성하는 단계; 상기 콘택홀 및 트렌치의 내벽에 확산방지막을 형성하는 단계; 상기 확산방지막상에 구리 시드층을 형성하는 단계; 상기 구리 시드층의 표면에 노출된 구리 산화막을 건식 식각을 이용하여 제거하는 단계; 및, 상기 콘택홀 및 트렌치의 내부에 구리 금속막을 형성하는 단계를 포함하여 이루어지는 것이다.
반도체 소자, 구리 씨드, 보이드
Description
도 1a 내지 도 1g는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정단면도
＊도면의 주요부에 대한 부호 설명
1 : 기판 2 : 제 1 식각 정지막
3 : 층간 절연막 4 : 제 2 식각 정지막
5 : 배선 절연막 10 : 확산방지막
11 : 구리 씨드층 20 : 구리 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 구리 씨드층의 보이드를 제거할 수 있는 반도체 소자의 제조방법에 관한 것이다.
현재 고집적화된 반도체 제조공정에 있어서 배선 저항을 줄이기 위한 방법으로 구리 배선을 이용한 반도체 소자 제조방법에 대한 연구가 활발히 진행되고 있다. 상기 구리 배선을 위해서는 탄탈륨(Ta) 및 질화 탄탈륨(TaN)을 확산방지막으로 하여 구리 씨드(Seed)를 증착시킨 후, 구리 전착(Electrochemical Chemical Plate) 법을 통해서 구리 배선을 형성하는 다마신 공법이 널리 사용되고 있다.
한편, 다마신 공법에서 장비의 돌발적인 트러블로 인해 상기 ECP(Electro Chemical Plating) 공정이 진행되지 못하는 경우가 발생하며, 이에 의하여 구리 씨드층상에 구리 산화막이 발생할 수 있다.
이와 같이 구리 산화막이 형성된 상태에서, 다음 공정을 진행할 경우 상기 구리 씨드층에는 보이드(void)가 발생할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 구리 배선층을 형성하기 전에 구리 씨드층에 형성된 구리 산화막을 제거하여 구리 씨드층의 보이드를 제거할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판의 전면에 적어도 한 종류의 절연막을 형성하는 단계; 상기 반도체 기판의 일부를 노출시키는 콘택홀 및 트렌치를 형성하는 단계; 상기 콘택홀 및 트렌치의 내벽에 확산방지막을 형성하는 단계; 상기 확산방지막상에 구리 시드층을 형성하는 단계; 상기 구리 시드층의 표면에 노출된 구리 산화막을 건식 식각을 이용하여 제거하는 단계; 및, 상기 콘택홀 및 트렌치의 내부에 구리 금속막을 형성하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
여기서, 상기 구리 산화막을 제거하는 단계에서,
상기 구리 산화막을 플라즈마 건식 식각 방법으로 제거하는 것을 특징으로 한다.
상기 플라즈마 건식 식각 방법시 사용되는 물질은, H2, He, 및 Ar 가스가 혼합된 혼합 가스인 것을 특징으로 한다.
상기 구리 산화막을 제거하는 단계는, 상기 구리 산화막이 형성된 반도체 기판을 스퍼터(sputter) 에치 장비 내부에 로딩하는 단계; 상기 스퍼터 에치 장비 내부에 H2, He, 및 Ar 가스를 주입하는 단계; 및, 상기 스퍼터 에치 장비 내부에 전압을 공급하여 상기 H2, He, 및 Ar 가스와 상기 구리 산화막간에 반응을 일으키는 단계를 포함하여 이루어짐을 특징으로 한다.
상기 전압은 -500V 내지 -50V 사이의 전압인 것을 특징으로 한다.
상기 스퍼터 에치 장비 내부의 온도는 15˚C 내지 400˚C 사이인 것을 특징으로 한다.
상기 구리 산화막을 제거하는 단계는, 상기 구리 산화막이 형성된 반도체 기판을 CVD(Chemical Vapor Deposition) 장비 내부에 로딩하는 단계; 상기 CVD 장비 내부에 NH3 및 H2가 포함된 He 가스, 또는 NH3 및 H2가 포함된 Ar 가스 중 어느 하나를 주입하는 단계; 및, 상기 CVD 장비 내부에 전압을 공급하여 상기 He 가스 또는 Ar 가스 중 어느 하나와 상기 구리 산화막간에 반응을 일으키는 단계를 포함하여 이루어짐을 특징으로 한다.
상기 전압은 -500V 내지 -50V 사이의 전압인 것을 특징으로 한다.
상기 CVD 장비 내부의 온도는 15˚C 내지 400˚C 사이인 것을 특징으로 하는 반도체 소자의 제조방법.
상기 각 절연막은, 상기 반도체 기판의 전면에 형성된 제 1 식각 정지막; 상기 제 1 식각 정지막상에 형성된 층간 절연막; 상기 층간 절연막상에 형성된 제 2 식각 정지막; 및, 상기 제 2 식각 정지막상에 형성된 배선 절연막을 포함하는 것을 특징으로 한다.
상기 콘택홀 및 트렌치를 성하는 단계는, 상기 배선 절연막상에 콘택홀 패턴을 갖는 제 1 포토 레지스트를 형성하는 단계; 상기 제 1 포토 레지스트 패턴을 마스크로 하여 노출되는 상기 배선 절연막, 제 2 식각 정지막, 및 층간 절연막을 차례로 제거하여 콘택홀을 형성하는 단계; 상기 제 1 포토 레지스트 패턴을 제거하는 단계; 상기 배선 절연막상에 트렌치 패턴을 갖는 제 2 포토 레지스트를 형성하는 단계; 및, 상기 제 2 포토 레지스트를 마스크로 하여 노출되는 상기 배선 절연막을 식각하여 상기 콘택홀과 연통되는 트렌치를 형성하는 단계; 상기 제 2 포토 레지스트를 제거하는 단계; 및, 상기 콘택홀 및 트렌치를 통해 노출된 제 1 및 제 2 식각 정지막 부분을 제거하여 상기 반도체 기판의 일부를 노출시키는 단계를 포함하여 이루어짐을 특징으로 한다.
상기 구리 금속막상을 포함한 반도체 기판의 전면에 캡핑층을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 먼저 소자 전극 또는 전도층이 형성된 박막을 포함하는 반도체 기판(1) 위에 전도층과 후속 공정에 의해 형성되는 금속 배선과의 반응을 방지하고, 후속 공정에서 층간 절연막을 식각할 경우 식각 정지점으로 이용하기 위하여 제 1 식각 정지막(2)을 형성한다.
그리고, 제 1 식각 정지막(2) 상부에 층간 절연막(3)을 증착하고, 층간 절연막(3) 상부에 후속 공정에서 배선 절연막을 식각할 경우 식각 정지점으로 이용하기 위하여 제 2 식각 정지막(4)을 형성한다. 이후, 제 2 식각 정지막(4) 상부에 금속 배선층 형성을 위한 배선 절연막(5)을 증착한다.
이때, 제 1 식각 정지막(2) 및 제 2 식각 정지막(4)은 PECVD(Plasma Enhanced CVD) 장비를 이용하여 질화막(SiN)으로 형성하는 것이 바람직하다.
다음으로, 도 1b에 도시한 바와 같이, 배선 절연막(5) 상부에 콘택홀 형성을 위한 콘택홀 패턴(6)을 형성한 후, 콘택홀 패턴(6)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절연막(5)을 식각하여 제거하고, 다시 드러난 제 2 식각 정지막(4)을 식각하여 제거하고, 재차 드러난 층간 절연막(3)을 식각하여 제거함으로써 층간 절연막(3)에 콘택홀(7)을 형성한다.
이어서, 도 1c에 도시한 바와 같이, 콘택홀 패턴(6)을 제거한 후, 배선 절연막(5) 상부에 금속 배선이 형성되는 트렌치를 형성하기 위한 트렌치(trench) 패턴(8)을 형성한다. 그리고, 트렌치 패턴(8)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절연막(5)을 식각하여 제거함으로써 배선 절연막(5)에 금속 배선이 형성되는 트렌치를 형성시킨다. 이때, 제 2 식각 정지막(4)은 층간 절연막 (3)의 상부 표면에서 정확히 식각이 끝나고, 층간 절연막(3)의 상부 표면 부위가 식각되는 것을 방지하는 역할을 한다. 이와 같이, 층간 절연막(3)의 상부에 제 2 식각 정지막(4)을 증착함으로써 배선 절연막(5)의 식각 시 층간 절연막(3)의 표면으로부터 추가 식각되는 현상을 방지할 수 있다.
다음으로, 도 1d에 도시한 바와 같이, 제 2 식각 정지막(4) 표면이 노출되고 배선 절연막(5)의 식각이 완료된 후, 배선 절연막(5) 상부의 트렌치 패턴(8)을 제거한다. 그리고, 층간 절연막(3)의 콘택홀(8)과 배선 절연막(5)의 트렌치 하부에 노출된 제 1 식각 정지막(2)과 제 2 식각 정지막(4)을 동시에 식각하여 제거한다. 이때, 제 1 식각 정지막(2)과 제 2 식각 정지막(4)은 절연막이므로 금속 배선으로부터 하부 박막(1)의 전도층으로 전류를 도통시키고, 원하는 유전 캐패시턴스(dielectric capacitance)를 얻기 위하여 제거하는 것이 바람직하다.
이어서, 도 1e에 도시한 바와 같이, 금속 배선층을 증착하기 이전에 금속 배선층과 반도체 기판(1)의 하부 박막의 전도층 사이의 반응을 방지하기 위하여 반도체 기판(1)의 하부 박막 상부 전면에 확산방지막(9)을 증착한다. 이러한 확산방지막(9)은 Ta, TaN, Ti, TiN, WN 중의 어느 하나인 것이 바람직하다.
그리고, 상기 확산방지막(10)의 상부에 구리 씨드층(11)을 형성한다. 이때, 상기 구리 씨드층(11)상에는 구리 산화막(20)이 형성될 수 있다.
여기서, 상기 구리 씨드층(11)을 제거하는 방법을 설명하면 다음과 같다.
상기 구리 산화막(20)은 플라즈마 건식 식각 방법으로 제거할 수 있다.
즉, 상기 구리 산화막이 형성된 반도체 기판을 스퍼터(sputter) 에치 장비 내부에 로딩한다.
이후, 상기 스퍼터 에치 장비 내부에 H2 가스가 포함된 He 가스, 또는 H2 가스가 포함된 Ar 가스를 주입한다. 그리고, 상기 스퍼터 에치 장비 내부에 전압을 공급하여 상기 H2 가스가 포함된 H3 가스(또는, H2 가스가 포함된 Ar 가스)와 상기 구리 산화막(20)간에 반응을 일으킨다. 이 반응에 의해서 상기 구리 산화막이 제거된다.
이때, 상기 전압은 -500V 내지 -50V 사이의 전압인 것이 바람직하며, 상기 장비 내부의 온도는 약 15˚C 내지 400˚C 사이인 것이 바람직하다.
또한, 다음과 같은 방법을 사용하여 상기 구리 산화막(20)을 제거할 수 있다.
먼저, 상기 구리 산화막(20)이 형성된 반도체 기판을 CVD(Chemical Vapor Deposition) 장비 내부에 로딩한다.
이후, 상기 CVD 장비 내부에 NH3 및 H2 가스가 포함된 He 가스, 또는 NH3 및 H2 가스가 포함된 Ar 가스를 주입한다. 그리고, 상기 CVD 장비 내부에 전압을 공급하여 NH3 및 H2 가스가 포함된 He 가스(또는, NH3 및 H2 가스가 포함된 Ar 가스)와 상기 구리 산화막(20)간에 반응을 일으킨다. 이 반응에 의해서 상기 구리 산화막이 제거된다.
이때, 상기 전압은 -500V 내지 -50V 사이의 전압인 것이 바람직하며, 상기 장비 내부의 온도는 약 15˚C 내지 400˚C 사이인 것이 바람직하다.
이어서, 도 1f에 도시된 바와 같이, 층간 절연막(3)의 콘택홀(7)과 배선 절 연막(5)의 트렌치에 금속 배선층(21)을 채운다.
바람직하기로 금속 배선층(21)은 무전해도금법, 전해도금법, 스퍼터링법, CVD, ECP(Electro Chemical Plating) 등의 방법으로 구리를 증착하여 형성한다.
그리고, CMP(chemical mechanical polishing) 공정에 의해 배선 절연막(5) 상부의 금속 배선층(21)과 구리 씨드층(11), 확산방지막(10)을 연마하여 제거함으로써 반도체 소자의 금속 배선을 완성한다.
이후, 도 1g에 도시된 바와 같이, 상기 구리 씨드층을 덮도록 상기 배선 절연막(5)상에 캡핑층(22)을 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 제조방법에는 다음과 같은 효과가 있다.
본 발명에서는 구리 씨드층에 형성된 구리 산화막을 제거한 후 구리 배선을 형성함으로써, 상기 구리 씨드층에 보이드가 발생하는 것을 방지할 수 있다.
Claims (12)
- 반도체 기판의 전면에 적어도 한 종류의 절연막을 형성하는 단계;상기 반도체 기판의 일부를 노출시키는 콘택홀 및 트렌치를 형성하는 단계;상기 콘택홀 및 트렌치의 내벽에 확산방지막을 형성하는 단계;상기 확산방지막상에 구리 시드층을 형성하는 단계;상기 구리 시드층의 표면에 노출된 구리 산화막을 건식 식각을 이용하여 제거하는 단계; 및,상기 콘택홀 및 트렌치의 내부에 구리 금속막을 형성하는 단계를 포함하여 이루어지며;상기 구리 산화막을 제거하는 단계는,상기 구리 산화막이 형성된 반도체 기판을 스퍼터(sputter) 에치 장비 내부에 로딩하는 단계;상기 스퍼터 에치 장비 내부에 H2가 포함된 He 가스 또는, H2가 포함된 Ar 가스 중 어느 하나를 주입하는 단계; 및,상기 스퍼터 에치 장비 내부에 전압을 공급하여 상기 He 가스 또는 Ar 가스 중 어느 하나와 상기 구리 산화막간에 반응을 일으키는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 구리 산화막을 제거하는 단계에서,상기 구리 산화막을 플라즈마 건식 식각 방법으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 플라즈마 건식 식각 방법시 사용되는 물질은,H2가 포함된 He 가스 또는, H2가 포함된 Ar 가스 중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 전압은 -500V 내지 -50V 사이의 전압인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스퍼터 에치 장비 내부의 온도는 15˚C 내지 400˚C 사이인 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판의 전면에 적어도 한 종류의 절연막을 형성하는 단계;상기 반도체 기판의 일부를 노출시키는 콘택홀 및 트렌치를 형성하는 단계;상기 콘택홀 및 트렌치의 내벽에 확산방지막을 형성하는 단계;상기 확산방지막상에 구리 시드층을 형성하는 단계;상기 구리 시드층의 표면에 노출된 구리 산화막을 건식 식각을 이용하여 제거하는 단계; 및,상기 콘택홀 및 트렌치의 내부에 구리 금속막을 형성하는 단계를 포함하여 이루어지며;상기 구리 산화막을 제거하는 단계는,상기 구리 산화막이 형성된 반도체 기판을 CVD(Chemical Vapor Deposition) 장비 내부에 로딩하는 단계;상기 CVD 장비 내부에 NH3 및 H2가 포함된 He 가스, 또는 NH3 및 H2가 포함된 Ar 가스 중 어느 하나를 주입하는 단계; 및,상기 CVD 장비 내부에 전압을 공급하여 상기 He 가스 또는 Ar 가스 중 어느 하나와 상기 구리 산화막간에 반응을 일으키는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 전압은 -500V 내지 -50V 사이의 전압인 것을 특징으로 하는 반도체 소자의 제조방법
- 제 7 항에 있어서,상기 CVD 장비 내부의 온도는 15˚C 내지 400˚C 사이인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 각 절연막은,상기 반도체 기판의 전면에 형성된 제 1 식각 정지막;상기 제 1 식각 정지막상에 형성된 층간 절연막;상기 층간 절연막상에 형성된 제 2 식각 정지막; 및,상기 제 2 식각 정지막상에 형성된 배선 절연막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 콘택홀 및 트렌치를 성하는 단계는,상기 배선 절연막상에 콘택홀 패턴을 갖는 제 1 포토 레지스트를 형성하는 단계;상기 제 1 포토 레지스트 패턴을 마스크로 하여 노출되는 상기 배선 절연막, 제 2 식각 정지막, 및 층간 절연막을 차례로 제거하여 콘택홀을 형성하는 단계;상기 제 1 포토 레지스트 패턴을 제거하는 단계;상기 배선 절연막상에 트렌치 패턴을 갖는 제 2 포토레지스트를 형성하는 단계; 및,상기 제 2 포토 레지스트를 마스크로 하여 노출되는 상기 배선 절연막을 식각하여 상기 콘택홀과 연통되는 트렌치를 형성하는 단계;상기 제 2 포토 레지스트를 제거하는 단계; 및,상기 콘택홀 및 트렌치를 통해 노출된 제 1 및 제 2 식각 정지막 부분을 제거하여 상기 반도체 기판의 일부를 노출시키는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 구리 금속막상을 포함한 반도체 기판의 전면에 캡핑층을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
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Patent Citations (2)
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| KR20050006471A (ko) * | 2003-07-09 | 2005-01-17 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속배선 형성방법 |
| KR20050097061A (ko) * | 2004-03-30 | 2005-10-07 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속배선 형성방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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