KR100857968B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

다층 배선 구조를 구비한 반도체 장치에서, 배선홈 저면에서의 배리어 메탈막의 소실을 회피하면서, 비아 플러그 하단에서 하층 배선 패턴과 확실한 컨택트를 실현한다. 배선홈 및 비아홀의 측벽면 및 저면을 덮도록 배리어 메탈막을 스퍼터법에 의해 퇴적할 때에, 상기 배리어 메탈막의 퇴적을, 층간 절연막 주면 상에서의 퇴적 속도가 스퍼터 에칭 속도보다도 커지는 제1 조건에서 상기 배리어 메탈막의 퇴적을 행하는 제1 스퍼터 공정과, 상기 층간 절연막 주면 상에서의 퇴적 속도와 스퍼터 에칭 속도가 거의 동일하게 되는 제2 조건에서 상기 배리어 메탈막의 퇴적을 행하는 제2 스퍼터 공정에 의해 실행한다.
Figure R1020070048915
배리어 메탈막, 배선홈, 비아홀, 스퍼터 공정, 층간 절연막, 배선 패턴, 비아 플러그

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION PROCESS THEREOF}
도 1의 (A)∼(C)는 본 발명의 관련 기술에 따른 다층 배선 구조의 형성 방법을 도시하는 도면.
도 2의 (A)∼(C)는 본 발명의 다른 관련 기술에 따른 다층 배선 구조의 형성 방법을 도시하는 도면.
도 3의 본 발명에서 사용되는 마그네트론 스퍼터 장치의 구성을 도시하는 도면.
도 4는 본 발명의 원리를 설명하는 도면.
도 5의 (A)∼(F)는 도 4에 대응한 본 발명의 원리를 도시하는 다른 도면.
도 6의 (A), (B)는 본 발명의 원리를 설명하는 또 다른 도면.
도 7은 본 발명의 원리를 설명하는 또 다른 도면.
도 8의 (A)∼(E)는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면.
도 9는 상기 도 8의 (B)의 단계를 상세하게 도시하는 도면.
도 10은 본 발명의 제1 실시예를 설명하는 도면.
도 11의 (A)∼(D)는 본 발명의 제1 실시예를 설명하는 다른 도면.
도 12의 (A)∼(C)는 본 발명의 제2 실시예를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11, 13, 15, 23, 25, 27 : 층간 절연막
11A, 23A : 도체 패턴
12, 14, 22, 26 : 에칭 스토퍼막
13A, 25A : 비아홀
13B, 30B : Cu 비아 플러그
13a : 비아홀 견부
15A, 27A : 배선홈
16, 28 : 배리어 메탈막
15B, 30A : Cu 배선 패턴
21 : 실리콘 기판
21A : 절연막
100 : 마그네트론 스퍼터 장치
101 : 처리 용기
101A : 프로세스 공간
101B : 실드 부재
101a : 배기 포트
102 : 스테이지
103A, 103B : 가스 도입구
104 : 타겟
105 : 타겟 전원
106 : 스테이지 바이어스 전원
107 : 마그네트
W : 피처리 기판
[특허 문헌1] 미국 공개 2006/0189115호 공보
[특허 문헌2] 미국 공개 2005/0151263호 공보
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 다층 배선 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
오늘날의 반도체 집적 회로 장치는, 기판 상에 형성된 다수의 반도체 소자를 접속하기 위해, 저저항 Cu 배선 패턴을 저유전률 층간 절연막 내에 매설한, 소위 다마신 구조 혹은 듀얼 다마신 구조의 다층 배선 구조를 사용하고 있다.
다마신 구조 혹은 듀얼 다마신 구조의 다층 배선 구조에서는, 저유전률막으로 이루어지는 층간 절연막 내에 배선홈 혹은 컨택트홀이 형성되고, 이들 배선홈 혹은 컨택트홀을 Cu층으로 충전한 후, 상기 층간 절연막 표면의 불필요한 Cu층을 CMP(화학 기계 연마)법에 의해 제거하는 것이 행해진다.
이러한 Cu 배선 패턴을 갖는 다층 배선 구조에서는，Cu의 층간 절연막 내로의 확산을 저지하기 위해, 배선홈 혹은 컨택트홀의 표면에 전형적으로는 Ta, Ti 등의 고융점 금속, 혹은 이들의 도전성 화합물로 이루어지는 배리어 메탈막을 형성하는 것이 중요하다.
이러한 배리어 메탈막은, 저유전률 층간 절연막이 손상되지 않는 저온에서 성막할 필요가 있으며, 종래 배리어 메탈막의 성막은, 스퍼터법에 의해 행해지고 있다.
도 1의 (A)∼(C)는 본 발명의 관련 기술에 따른 다층 배선 구조의 형성 공정을 도시하는 도면이다.
도 1의 (A)를 참조하면, 도시하지 않은 기판 상에는 배선 패턴(11A)이 매설된 층간 절연막(11)이 형성되어 있고, 상기 배선 패턴(11A)은 측벽면 및 저면이 Ta 등의 배리어 메탈막(11a)에 의해 덮여져 있다.
상기 층간 절연막(11) 상에는 SiC막 혹은 SiN막 등으로 이루어지는 하드 마스크층(12)이 형성되고, 또한 상기 하드 마스크층(12) 상에는, 저유전률 층간 절연막(13 및 15)이, 사이에 별도의 마찬가지의 하드 마스크층(14)을 개재하여 형성되어 있다.
도 1의 (A)의 상태에서는, 상기 층간 절연막(15) 내에, 그 아래의 층간 절연막(13)의 표면을 노출시키도록 배선홈(15A)이 형성되어 있고, 또한 상기 배선홈(15A) 내에는 상기 배선 패턴(11A)의 표면을 노출시키는 비아홀(13A)이 형성되어 있다.
다음으로 도 1의 (B)의 공정에서 상기 도 1의 (A)의 구조 상에 스퍼터법에 의해, Ta 등의 배리어 메탈막(16)이 퇴적되고, 또한 도 1의 (C)의 공정에서 상기 도 1의 (B)의 배선홈(15A) 및 비아홀(13A)을 Cu층에 의해 충전하고, 상기 층간 절연막(15) 상의 불필요한 Cu층을 CMP법에 의해 제거함으로써, 상기 배선홈(15A)을 충전하고, 상기 비아홀(13A)을 충전하여 상기 배선 패턴(11A)과 컨택트하는 Cu 비아 플러그(13B)를 갖는 Cu 배선 패턴(15B)이 형성된다.
그런데, 이와 같은 다층 배선 구조에서, 상기 비아 플러그(13B)와 배선 패턴(11A)의 컨택트를 확실하게 하여, 컨택트 저항을 저감하기 위해, 상기 도 1의 (B)에 대응하는 도 2의 (A)의 공정 후, 도 2의 (B)에 도시한 바와 같이 바이어스 스퍼터 에칭 공정을 행하여, 상기 비아홀(13A)에서 상기 배선 패턴(11A)의 표면을 굴삭하는 공정을 행하는 것이 제안되어 있다.
이와 같이 상기 배선 패턴(11A)의 표면을 스퍼터 에칭 프로세스에 의해 굴삭함으로써, 상기 비아홀(13A) 및 배선홈(15A)을 Cu 플러그(13B) 및 Cu 배선 패턴(15B)에 의해 충전한 경우, 도 2의 (C)에 도시한 바와 같이 상기 Cu 비아 플러그(13B)와 배선 패턴(11A) 사이에 확실한 컨택트가 확보된다. 또한，이러한 스퍼터 에칭에 의해 상기 비아 플러그(13A) 저부에 퇴적된 배리어 메탈막이 스퍼터 에칭되지만, 스퍼터 에칭된 배리어 메탈막은 상기 비아홀(13A)의 측벽면에 재부착되고, 이에 의해, 스텝 커버리지가 뒤떨어지는 비아홀(13A)의 측벽면에 두꺼운 배리어 메탈막을 형성하는 것이 가능하게 된다.
한편, 이와 같이 도 2의 (A)의 공정에 계속해서 도 2의 (B)의 공정을 행한 경우, 상기 배선홈(15A)의 저면도 스퍼터 에칭을 받아, 이 부분에서 불규칙한 요철이 형성되게 되는 문제가 발생한다. 이 경우, 상기 배리어 메탈막(16)에 의한 상기 배선홈(15A) 저면의 커버리지는 불균일하게 되어, 여기저기에 배리어 메탈막(16)이 소실되는 구조가 발생할 우려가 있다.
이와 같이 배리어 메탈막(16)의 형성이 불완전한 소자 분리홈(15A)을 Cu 배선 패턴(15B)으로 충전한 경우에는, 상기 Cu 배선 패턴(15B)으로부터 Cu가 층간 절연막(13) 내로 확산되어, 단락이나 막의 박리 등의 문제가 발생할 우려가 있다.
본 발명 등은, 제1 절연막 내에 매설된 제1 배선 패턴과, 상기 제1 절연막 상에 상기 제1 배선 패턴을 덮는 제2 절연막과, 상기 제2 절연막의 상부에 형성된 배선홈과, 상기 제2 절연막의 하부에서, 상기 배선홈으로부터 하방으로 연장되어 상기 제1 배선 패턴을 노출시키는 비아홀과, 상기 배선홈을 충전하는 제2 배선 패턴과, 상기 제2 배선 패턴으로부터 상기 비아홀 내를 하방으로 연장하여, 상기 제1 배선 패턴에 컨택트하는 비아 플러그와, 상기 제2 배선 패턴과 상기 배선홈 사이에 형성되며, 또한 상기 비아 플러그의 표면을 연속하여 덮는 배리어 메탈막을 포함하는 다층 배선 구조를 구비한 반도체 장치로서, 상기 비아 플러그는, 그 선단부가, 상기 제1 배선 패턴 내에, 상기 제1 배선 패턴의 표면을 초과하여 침입하고, 상기 배선홈은, 평탄한 저면을 갖고, 상기 배리어 메탈막은, 상기 비아 플러그 측벽면 에서, 상기 비아 플러그 선단부에서 보다도 큰 막 두께를 갖는 반도체 장치를 제안 한다.
또한 본 발명 등은, 도체 패턴을 피복하는 절연막 내에, 상기 도체 패턴을 노출시키는 개구부를 형성하는 공정과, 상기 절연막 상에, 상기 절연막의 주면, 상기 개구부의 측벽면 및 저면을 연속하여 덮는 도체막을 퇴적하는 공정과, 상기 절연막 상에 상기 도체막을 개재하여 도체 재료를, 상기 도체 재료가 상기 개구부를, 상기 도체막을 개재하여 충전하도록 퇴적하는 공정을 포함하는 반도체 장치의 제조 방법으로서, 상기 도체막을 퇴적하는 공정은, 상기 도체막을, 상기 절연막의 주면 상에서의 퇴적 속도가 상기 주면 상에서의 스퍼터 에칭 속도보다도 커지는 제1 조건에서 퇴적하는 제1 스퍼터 공정과, 상기 도체막을, 상기 절연막의 주면 상에서의 퇴적 속도와 상기 주면 상에서의 스퍼터 에칭 속도가 거의 동일하게 되는 제2 조건에서 퇴적하는 제2 스퍼터 공정을 포함하는 반도체 장치의 제조 방법을 제안한다.
[원리]
도 3은 본 발명에서 사용되는 마그네트론 스퍼터 장치(100)의 구성을 도시한다.
도 3을 참조하면, 마그네트론 스퍼터 장치(100)는 배기 포트(101a)로부터 배기되며, 실드판(101B) 내에 프로세스 공간(101A)을 화성(畵成)하는 처리 용기(101)를 구비하고 있고, 상기 처리 용기(101)의 하부에는 스테이지(102) 상에 피처리 기판 W가 유지된다.
상기 프로세스 공간(101A)에는 Ar 가스와 질소 가스가, 각각 라인(103A, 103B)을 통해서 도입되고, 또한 상기 처리 용기(101) 내에는, 상기 스테이지(102) 상의 피처리 기판 W에 대향하여 Ta 등의 타겟(104)이 유지되어 있다.
상기 타겟(104)에는 직류 바이어스 전원(105)이 접속되어, 감압 하, 상기 직류 바이어스 전원(105)을 구동함으로써, 상기 프로세스 공간(101A)에 플라즈마가 유기된다. 이와 같이 하여 형성된 플라즈마는 상기 타겟(104)을 스퍼터하고, 스퍼터된 Tao 혹은 Ta+ 등의 활성종이, 플라즈마 내의 Ar+ 등의 희가스 원자와 함께 상기 피처리 기판 W의 표면에 도달하여, 원하는 성막이 생긴다.
또한 상기 스테이지(102)에는 스테이지 바이어스 전원(106)이 접속되어 있어, 상기 스테이지 바이어스 전원(106)에 의해 상기 피처리 기판 W에 기판 바이어스를 인가함으로써, 상기 피처리 기판 W 표면에서 Ar+ 등의 충돌에 의해 발생하는 스퍼터 작용을 제어할 수 있다. 또한 상기 타겟(104)의 배후에는, 회전 마그네트(107)가 설치되고, 자속을 인가함으로써, 상기 타겟(104)에서, 효율적이며, 또한 균일한 스퍼터를 실현한다.
도 4는 표 1에 나타내는 다양한 프로세스 조건 A∼C 하에서, Ta막을 평탄한 피처리 기판 상에 스퍼터하는 경우의, Ta막의 퇴적 속도(Vd)와 스퍼터 에칭 속도(Ve)의 비율(Vd/Ve)을, 도 5의 (A)∼(C) 및 (D)∼(F)는, 상기 프로세스 조건 A∼C에 대응한, 기판 표면의 상태를 모식적으로 도시하는 도면이다. 단 도면 중, 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
(A) (B) (C)
Target 전력 밀도(㎽/㎡) 16 160 320
Bias 전력 밀도(㎽/㎡) 10 6 6
압력(Pa) 3E-1∼7E-1 6E-2 4E-2
도 4를 참조하면, 타겟 전력 밀도가 크고 바이어스 전력 밀도가 작은 일반적인 바이어스 스퍼터(조건 C)의 경우에는, 도 4 및 도 5의 (C)에 도시한 바와 같이Ta막의 퇴적이 지배적이어서(Vd/Ve≫1), 대응하는 도 5의 (F)에 도시한 바와 같이 Ta막이 배선홈(15A)의 측벽면 및 저면, 및 비아홀(13A)의 측벽면 및 저면에 퇴적되지만, 피처리 기판 표면에서 스퍼터 작용이 얻어지지 않기 때문에, 도 2의 (B)에 도시한 바와 같은 도체 패턴(11A) 표면의 굴삭은 발생하지 않는다.
타겟 전력 밀도가 작은 바이어스 스퍼터(조건 A)의 경우에는, 도 4 및 도 5의 (A)에 도시한 바와 같이 Ta막의 스퍼터 에칭이 지배적이서(Vd<Ve), 대응하는 도 5의 (D)에 도시한 바와 같이 비아홀(13A)의 바닥이 굴삭되어, 원하는 오목부가 형성된다. 한편, 이 조건 A의 경우에는, 상기 배선홈(15A)의 저부에서도 스퍼터 에칭이 발생하게 되어, 도 5의 (D)에 도시한 바와 같이 상기 배선홈(15A) 저부를 덮는 배리어 메탈막(16)이 부분적으로 소실되게 되는 경우가 있다.
한편, 조건 B는 상기 조건 A와 조건 C의 중간으로, 도 4 및 도 5의 (B)에 도시한 바와 같이 Ta막의 퇴적과 스퍼터가 동일한 정도의 비율로 발생한다(Vd≒Ve). 이 경우에는, 대응하는 도 5의 (E)에 도시한 바와 같이 배선홈(15A) 저부에서의 스퍼터 에칭을 억제하면서, 비아홀(13A)에서의 스퍼터 에칭을 촉진하여, 상기 도체 패턴(11A)의 표면을 굴삭하여 오목부를 형성할 수 있다.
그런데, 본 발명의 발명자는, 상기 도 5의 (A)∼(F)의 실험에서, 스퍼터 에칭 시의 비아홀(13A) 저부에서의 스퍼터 에칭량과 배선홈(15A)의 저부에서의 스퍼터 에칭량이, 스퍼터 에칭 조건에 의해 상대적으로 변화되는 경우가 있는 것을 발견하였다.
도 6의 (A), (B)는, 각각 상기 조건 A 및 조건 B에서 Ta막의 바이어스 스퍼터를 행한 경우의, 비아홀(13A) 저부 및 배선홈(15A) 저부에서의 스퍼터 에칭의 모습을 도시하는 도면이다. 상기 비아홀(13A) 저부의 스퍼터 에칭과 배선홈(15A) 저부의 스퍼터 에칭은, 상기 도 3의 마그네트론 스퍼터 장치(100)를 사용하여 동시에 행하고 있다.
도 6의 (A)를 참조하면, 상기 조건 A에서 바이어스 스퍼터를 행한 경우에는, 상기 비아홀(13A) 저부에서 약 19㎚의 깊이의 스퍼터 에칭이 발생하고, 배선홈(15A) 저부에서도 동일한 정도의, 약 20㎚의 깊이의 스퍼터 에칭이 발생하는 것을 알 수 있다.
이에 대하여 상기 조건 B에서 바이어스 스퍼터를 행한 경우에는, 비아홀(13A)의 저부에서는 상기 도 6의 (A)의 경우와 마찬가지로 약 19㎚의 깊이의 스퍼터 에칭이 발생하는 것에 대하여, 배선홈(15A)의 저부에서의 스퍼터 에칭량은 겨우 약 5㎚로, 비아홀(13A)의 저부에서 선택적으로 스퍼터 에칭을 행하는 것이 가능한 것을 알 수 있다.
도 7은, 이러한 바이어스 스퍼터 시의, 퇴적 속도 Vd와 스퍼터 에칭 속도 Ve의 비 Vd/Ve를 변화시킨 경우의, 비아홀(13A) 저부에 노출된 배선 패턴(11A)의 스퍼터 에칭량과, 배선홈(15A) 저부의 스퍼터 에칭량의 관계를 도시하는 도면이다. 단 도 7에서, 곡선 A는 비아홀(13A) 저부에서의 스퍼터 에칭량을, 곡선 B는 배선홈(15A) 저부에서의 스퍼터 에칭량을 나타낸다.
도 7을 참조하면, Vd/Ve비가 0.9∼1.5의 범위에 있는 경우에는, 상기 배선홈(15A)의 저부를 스퍼터 에칭하지 않고, 상기 비아홀(13A) 저부를 스퍼터 에칭하여, 그 아래의 배선 패턴(11A) 내에 원하는 오목부를 형성할 수 있는 것을 알 수 있다.
상기 Vd/Ve비가 상기 범위를 벗어나서 0.9보다도 감소하면, 배선홈(15A)의 저부에서도 스퍼터 에칭이 시작되어, 앞서 도 2의 (B)에서 설명한 바와 같은 구조가 생기게 된다. 한편, 상기 Vd/Ve비가 상기 범위를 벗어나서 1.5를 초과하게 되면, 상기 비아홀(13A) 저부에서의 스퍼터 에칭 작용이 얻어지지 않게 되어, 배선 패턴(11A)에 원하는 오목부를 형성할 수 없게 된다.
도 7로부터, 상기 도 2의 (B)의 공정에서는, 상기 배리어 메탈막(16)의 퇴적을, Vd/Ve비가 0.9 이상이며 1.5를 초과하지 않는 조건에서 행하는 것이 바람직한 것을 알 수 있다.
[제1 실시예]
도 8의 (A)∼(E)는, 본 발명의 제1 실시예에 따른, 다층 배선 구조를 갖는 반도체 장치의 제조 공정을 도시한다.
도 8의 (A)를 참조하면, 실리콘 기판(21) 상에는 도시하지 않은 트랜지스터 등의 활성 소자가 형성되어 있으며, 절연막(21A)에 의해 덮어져 있다.
상기 절연막(21A) 상에는, SiC 혹은 SiN 등의 에칭 스토퍼막(22)을 개재하여 층간 절연막(23)이 형성되어 있고, 상기 층간 절연막(23) 내에는 Ta 등의 배리어 메탈막(23a)을 개재하여 Cu 등으로 이루어지는 배선 패턴(23A)이 매설되어 있다.
상기 층간 절연막(23) 상에는, SiC 혹은 SiN 등으로 이루어지며 두께가 예를 들면 50㎚인 에칭 스토퍼막(24)을 개재하여 다음의 층간 절연막(25)이, 예를 들면 200㎚의 두께로 형성되어 있고, 상기 층간 절연막(25) 상에는 SiC 혹은 SiN 등으로 이루어지며 두께가 예를 들면 50㎚인 에칭 스토퍼막(26)을 개재하여 다음의 층간 절연막(27)이, 예를 들면 200㎚의 두께로 형성되어 있다.
상기 층간 절연막(23, 25, 27)으로서는, 무기계 혹은 유기계의 저유전률 절연막을 사용할 수 있으며, 예를 들면 NCS : Nano-Clustering-Silica, LKD : Low-K Dielectrics, Porous-SiLK, Porous-Si-Low-K 등을 예로 들 수 있다. 이들 층간 절연막은, 예를 들면 도포법 혹은 CVD법에 의해 형성할 수 있다. 또한 상기 에칭 스토퍼막(22, 24, 26)은, 예를 들면 CVD법에 의해 형성할 수 있다.
도 8의 (A)의 공정에서는, 상기 층간 절연막(27) 내에, 상기 층간 절연막(25)의 상면을 노출시키는 배선홈(27A)이, 예를 들면 200㎚의 폭으로 형성되고, 또한 상기 배선홈(27A) 내에 상기 배선 패턴(23A)을 노출시키는 비아홀(25A)이, 예를 들면 70㎚의 직경으로 형성되어 있다.
다음으로 도 8의 (B)의 공정에서, 상기 도 8의 (A)의 구조는 상기 도 3의 마그네트론 스퍼터 장치(100) 내에 도입되어, 상기 배선홈(27A)의 측벽면 및 저면, 또한 상기 비아홀(25A)의 측벽면 및 저면을 덮도록, Ta, Ti, W, Zr 등의 고융점 금속 원소, 혹은 이들 고융점 금속 원소의 합금 등으로 이루어지는 배리어 메탈막(28)이 퇴적된다. 혹은, 상기 배리어 메탈막으로서, 이들 고융점 금속 원소의 도전성 질화막을 사용하는 것도 가능하다.
그 때, 본 실시예에서는 상기 도 8의 (B)의 배리어 메탈막(28)의 퇴적 공정을 2단계로 행하여, 제1 단계에서는 상기 배리어 메탈막(28)을 Vd/Ve비가 1보다도 충분히 큰 조건에서 퇴적하고, 제2 단계에서는, 상기 배리어막(28)의 퇴적을, 상기 Vd/Ve비가 0.9 이상이며 1.5를 초과하지 않는 범위로 설정하여 실행한다.
예를 들면 상기 배리어 메탈막(28)을 Ta막에 의해 형성하는 경우에는, 상기 제1 단계에서는, 상기 도 5의 조건 (C)에 대응하여, 상기 타겟(104)에 인가되는 타겟 전력 밀도를 320∼640mW/㎡, 예를 들면 640mW/㎡로 설정하고, 상기 피처리 기판 W에 인가되는 바이어스 전력 밀도를 0∼40mW/㎡, 예를 들면 3mW/㎡로 설정한다. 또한 상기 제2 단계에서는, 상기 도 5의 조건 (B)에 대응하여, 상기 타겟(104)에 인가되는 타겟 전력 밀도를 10∼60mW/㎡, 예를 들면 100mW/㎡로 설정하고, 또한 상기 피처리 기판 W에 인가되는 바이어스 전력 밀도를 3∼20mW/㎡, 예를 들면 10mW/㎡로 설정한다. 또한 상기 제1 및 제2 단계를 통하여, 바이어스 스퍼터는 1×10-2∼1×10-1Pa의 프로세스 압력 범위에서 행할 수 있다.
상기 제1 단계에서는, 상기 배리어 메탈막(28)은 예를 들면 16㎚의 막 두께로 퇴적되는 것에 대하여, 상기 제2 단계에서는, 상기 배리어 메탈막(28)의 퇴적은 거의 발생하지 않고, 반대로 상기 비아홀(25A)의 저부에서 노출되어 있는 Cu 배선 패턴(23A)이 스퍼터 에칭되어, 상기 비아홀(25A) 저부에서 깊이가 10㎚ 이상인 오목부가 형성된다. 그 때, 상기 비아홀(25A) 저부에 퇴적된 배리어 메탈막(28)은 스퍼터 에칭된 후, 비아홀(25A)의 측벽면에 퇴적되어, 비아홀(25A)의 어스펙트비(깊이/직경비)가 커서, 스퍼터에 따라서는, 비아홀 측벽면에 충분한 막 두께의 배리어 메탈막을 형성하는 것이 곤란한 경우라도, 상기 측벽면에 충분한 막 두께로 배리어 메탈막(28)을 형성하는 것이 가능하게 된다.
한편, 상기 제1 및 제2 단계에서는, 상기 배선홈(27A)의 저부에서 스퍼터 에칭이 발생하지 않고, 그 결과, 도 9에 개략적으로 도시한 바와 같이, 상기 비아홀(25A) 측벽면에서의 배리어 메탈막(28)의 두께 t2가 상기 비아홀(25A) 저부에서의 상기 배리어 메탈막(28)의 두께 t1보다도 배 이상 큰(t2>2t1) 구조가 얻어진다. 그 때, 상기 배선홈(27A) 저부에는 스퍼터 에칭은 발생하지 않고, 상기 층간 절연막(25) 상 주면에 대응한 평탄면이 형성되어 있다. 일례로는, 상기 막 두께 t1이 2∼3㎚인 경우에, 상기 막 두께 t2는 4∼8㎚의 값을 갖는다.
다음으로 도 8의 (C)의 공정에서 상기 도 8의 (B)의 구조 상에, Cu 혹은 Cu 합금으로 이루어지는 시드층(29)이 스퍼터 혹은 CVD법에 의해 40∼150㎚의 막 두께로 형성되고, 또한 도 8의 (D)의 공정에서 상기 Cu 시드층(29)을 전극으로 한 전해 도금 공정을 행하여, 상기 층간 절연막(27) 상에, 상기 배선홈(27A) 및 비아홀(25A)을 상기 배리어 메탈막(28)을 개재하여 충전하도록, Cu층(30)을 형성한다.
도 8의 (C)의 공정에서 상기 시드층을 Cu의 스퍼터에 의해 형성하는 경우에는, 프로세스압을 1×10-5∼10pa의 범위로 설정하고, 타겟 전력 밀도를 160∼960mW, 바이어스 전력 밀도를 6∼16mW/㎡로 설정하면 된다. 또한 상기 도 8의 (D)의 공정에서 상기 전해 도금 공정은, 황산구리욕 내에서 전류를 7∼30A/㎠의 전류 밀도로 공급함으로써 행할 수 있어, 상기 Cu층(30)은, 예를 들면 500∼2000㎚의 막 두께로 형성된다.
또한 도 8의 (E)의 공정에서, 상기 층간 절연막(27) 상에 Cu층(30)을, 예를들면 유기산 슬러리를 사용한 화학 기계 연마에 의해, 상기 층간 절연막(27)의 표면이 노출될 때까지 연마·제거하고, 상기 배선홈(27A) 및 비아홀(25A)이 각각 Cu 배선 패턴(30A) 및 Cu 비아 플러그(30B)에 의해 충전된 다층 배선 구조가 얻어진다.
이러한 다층 배선 구조에서는, 상기 Cu 비아 플러그(30B)가 배선 패턴(23A)의 표면에 5㎚ 이상의 깊이로 파고 들어가기 때문에, Cu 비아 플러그(30B)와 배선 패턴(23A) 사이에 신뢰성이 높은 컨택트가 실현된다. 또한 앞서도 설명한 바와 같이 상기 Cu 비아 플러그(30B)의 선단부에서는 배리어 메탈막(28)의 막 두께는 얇고, 이 때문에 저저항 컨택트가 형성된다.
한편, 상기 도 8의 (B)의 제2 단계의 바이어스 스퍼터 조건은, 앞서도 설명한 바와 같이 Vd/Ve비가 1에 가까워, 완만한 것이기 때문에, 상기 배선 패턴(27A)의 저부에서 배리어 메탈막(28)이 소실되지 않아, Cu 배선 패턴(30A)이 층간 절연막(25)에 접하지 않는다.
또한 상기 Cu 비아 플러그(30A)의 선단부에서도 상기 배리어 메탈막(28)이 소실되지 않고, 이 때문에, 도 10에 도시한 바와 같이 비아홀(25A)의 위치가 배선 패턴(23A)에 대하여 어긋난 경우라도, Cu 비아 플러그(30B)의 선단부는 배리어 메탈막으로 덮여져 있어 Cu 비아 플러그(30B)로부터 Cu가 층간 절연막(23)으로 확산되지 않는다.
도 11의 (A), (B)는, 상기 도 8의 (B)의 상태의 비아홀(25A)의 단면도 및 평면도이고, 도 11의 (C), (D)는, 앞서 설명한 도 2의 (B)의 상태의 비아홀(13A)의 단면도 및 평면도를 도시한다.
도 11의 (A), (B)를 참조하면, 본 실시예에서는, 상기 바이어스 스퍼터 공정의 제2 단계에서 상기 배선홈(27A) 저면에서는 스퍼터 에칭이 실질적으로 발생하지 않기 때문에, 비아홀(25A)의 견부는 도 11의 (A)로부터 알 수 있는 바와 같이 에칭을 받지 않아, 도 11의 (B)의 평면도에서 보아도, 비아홀(25A)의 개구부 주변에서 층간 절연막(25)이 노출되지 않는다.
이에 대하여, 본 발명 관련 기술에 따른 도 11의 (C), (D)의 예에서는, 상기 비아홀(13A)의 견부(13a)가 도 11의 (C)에 도시한 바와 같이 스퍼터 에칭을 받아, 그 결과, 도 10의 (D)에 도시한 바와 같이 상기 비아홀(13A)의 주변에서 상기 배리어 메탈막(16)이 부분적으로 소실되어, 상기 층간 절연막(13)이 노출되는 경우가 발생하기 쉽다. 이와 같이 견부(13a)에서 배리어 메탈막(16)이 소실되게 되면, 상기 비아홀(13A)을 충전하는 Cu 플러그(13B)는 층간 절연막(13)과 직접 접하게 되어, Cu가 비아 플러그(13B)로부터 층간 절연막(13)으로 확산되어, 단락 등의 문제를 야기할 우려가 있다.
도 11의 (A)∼(D)는, 비아홀의 개구 영역을 상부로부터 관찰하여 배리어 메탈막에서 부분적인 소실 등의 이상이 발생하고 있는지의 여부를 판정하는 것인 것을 의미하고 있다.
따라서, 상기 도 8의 (B)의 공정에서 상기 배리어 메탈막(28)의 형성 시에, 상기 비아홀(25A)의 개구 영역 근방에서의 상기 배리어 메탈막(28)의 상태를 상방으로부터 관찰함으로써, 상기 배리어 메탈막(28)의 에칭 데미지를 확인하는 공정을 행할 수 있다. 마찬가지로, 배선홈(27A)의 개구 영역 근방에서의 배리어 메탈막(28)의 에칭 데미지를 확인할 수 있다.
또한, 본 실시예에서는 도 8의 (B)의 바이어스 스퍼터 공정에서 상기 제1 단계와 제2 단계를 교대로 복수회 반복하여 행하는 것도 가능하다.
[제2 실시예]
그런데, 상기 도 8의 (B)의 바이어스 스퍼터 공정의 제2 단계, 즉 스퍼터 에칭 공정 시에 배선홈(27A) 저부를 보호하는 데에 필요한 배리어 메탈막(28)의 막 두께는, 상기 스퍼터 에칭 시의 Vd/Ve비에 의해 변화된다. 즉, 상기 제1 단계에서 상기 배선홈(27A)의 저부에 배리어 메탈막(28)을 두껍게 형성해 두면, 상기 제2 단계에서 1.0보다도 훨씬 작은 Vd/Ve비를 사용하는 것도 가능하다. 즉 이 경우에는, 도 8의 (B)의 제2 단계에서 에칭량을, 앞의 실시예의 경우보다도 증대시킬 수 있다. 한편, 상기 배선홈(27A)의 저부에 형성되는 배리어 메탈막(28)의 막 두께가 작은 경우에는, 스퍼터 에칭 공정 시의 에칭량을, 앞의 실시예에 따라서, 작게 억제할 필요가 있다.
따라서 본 실시예에서는, 상기 제1 단계에서도 퇴적과 스퍼터 에칭이 동시에 발생하고 있으며, 제2 단계에서도 퇴적과 스퍼터 에칭이 동시에 발생하고 있는 사실에 주목하여, 도 8의 (B)의 바이어스 스퍼터 공정의 제1 및 제2 단계에서 배선홈(27A) 저부를 배리어 메탈막(28)에 의해 보호하기 위해, 상기 제1 및 제2 단계에서 필드부, 즉 절연막(27)의 평탄부 내지 주면에 퇴적되는 배리어 메탈막(28)의 적산 퇴적량 Td와, 상기 제1 및 제2 단계에서 상기 필드부로부터 제거되는 배리어 메탈막(28)의 적산 에칭량 Te의 비를 적절히 제어한다.
도 12의 (A), (B), (C)는, 도 8의 (B)의 바이어스 스퍼터 공정의 제1 단계(1st)와 제2 단계(2nd)에서, 배선홈(27A) 저부에 대응하는 평탄면 상에서의 배리어 메탈막(28)의 퇴적량 및 에칭량을 변화시킨 경우의, 형성되는 배선홈(27A) 및 비아홀(25A)의 형상을 도시하는 도면이다. 단 도 12의 (A), (B), (C)의 각각에서 상기 바이어스 스퍼터 공정의 제1 단계 및 제2 단계는, 표 2에 나타내는 조건에서 행하고 있으며, 도 12의 (A)의 제1 단계에서는, 배선홈(27A) 저면에서의 퇴적량이 5㎚, 에칭량이 1㎚, 제2 단계에서는, 배선홈(27A) 저면에서의 퇴적량이 15㎚, 에칭량도 15㎚, 도 12의 (B)의 제1 단계에서는, 상기 배선홈(27A) 저면에서의 퇴적량이 15㎚, 에칭량이 20㎚, 제2 단계에서는, 배선홈(27A) 저면에서의 퇴적량이 15㎚, 에칭량도 15㎚, 도 12의 (C)의 제1 단계에서는, 상기 배선홈(27A) 저면에서의 퇴적량이 40㎚, 에칭량이 3㎚, 제2 단계에서는, 배선홈(27A) 저면에서의 퇴적량이 15㎚, 에칭량도 15㎚로 되어 있다.
(A) (B) (C)
제1 단계 Target 전력 밀도 (mW/㎡) 640 640 640
Bias 전력 밀도 (mW/㎡) 3 3 3
압력(Pa) 4E-2 4E-2 4E-2
제2 단계 Target 전력 밀도 (mW/㎡) 100 100 100
Bias 전력 밀도 (mW/㎡) 10 10 10
압력(Pa) 1E-2∼1E-1 1E-2∼1E-1 1E-2∼1E-1
도 12의 (A)의 예에서는, 단계 1, 2를 적산한 적산 퇴적량 Td는 20㎚, 적산 에칭량은 16㎚이고, 이 경우에는 배선홈(27A) 저부에서 배리어 메탈막(28)의 스퍼터 에칭이 발생하여, 배리어 메탈막(28)이 부분적으로 소실되어 있다. 이 경우, 적산 퇴적량 Td와 적산 에칭량 Te의 비 Td/Te는 1.25로 되어 있다.
이에 대하여 도 12의 (B)의 예에서는, 상기 제1 단계 및 제2 단계를 적산한 적산 퇴적량 Td는 20㎚, 적산 에칭량은 16㎚이고, 이 경우에는 배선홈(27A) 저부에서 배리어 메탈막(28)의 소실은 억제되며, 게다가 비아홀(25A) 저부에서 배선 패턴(23A) 내부에 파고 들어가는 오목부가 형성되어 있다. 도 12의 (B)의 경우, 상기 Td/Te비는 1.76으로 되어 있다.
한편, 도 12의 (C)의 예에서는, 상기 제1 단계 및 제2 단계를 적산한 적산 퇴적량 Td는 55㎚, 적산 에칭량은 18㎚이고, 이 경우에는 배선홈(27A) 저부에서 배리어 메탈막(28)의 소실은 억제되지만, 비아홀(25A) 저부에서도 스퍼터 에칭은 발생하지 않아, 배선 패턴(23A) 내부에 먹어 들어가는 오목부는 형성되어 있지 않다.
도 12의 (B)와 같은, 배선홈(27A) 저부에서 배리어 메탈막(28)의 소실을 억제하고, 또한 비아홀(25A) 저부에서 스퍼터 에칭을 발생시키는 Td/Te비의 범위는, 상기 비아홀(25A) 저부에서의 스퍼터 에칭 속도와 배선홈(25A) 저부에서의 스퍼터 에칭 속도의 비에 의존하지만, 상기 Td/Te비가 1.5 미만에서는 상기 배리어 메탈막(28)이 배선홈(27A)의 저부에서 적어도 부분적으로 소실되어, 그 아래의 층간 절연막(25)이 노출되게 된다. 또한 상기 Td/Te비가 3.0보다도 큰 경우에는, 상기 비아홀(25A) 저부에서 충분한 스퍼터 에칭이 얻어지지 않는다.
이 때문에, 도 8의 (B)의 바이어스 스퍼터 공정은, 상기 제1 및 제2 단계를 통하여, Td/Te비가 1.5 이상이며 3.0 이하(1.5≤Td/Te≤3.0)로 하는 것이 바람직하다.
앞서 도 7에서 설명한 바와 같이, Vd/Ve비를 제어함으로써, 비아홀(25A) 바닥에서의 에칭 속도와 배선홈(27A) 바닥에서의 에칭 속도의 비를 제어할 수 있지만, 배선홈(27A) 저면에서의 배리어 메탈막(28)의 소실을 완전히 억제하는 것은 물리적으로 곤란한 경우가 있어, 본 실시예에 따른 Td/Te비의 제어를 아울러 행하는 것이 바람직하다.
상기 Td/Te비를 상기 범위로 제어한 경우, 비아홀(25A) 저부에서의 에칭 속도 Vb와 배선홈(27A) 저부에서의 에칭 속도 Vt의 비 Vb/Vt는 3 이상(Vb/Vt≥3)으로 유지되어, 배선홈(27A) 저부의 에칭을 억제하면서, 비아홀(25A) 저부의 에칭을 진행시키는 것이 가능하게 된다.
이상, 본 발명의 바람직한 실시예에 대해서 설명하였지만, 본 발명은 상기의 특정한 실시예에 한정되는 것이 아니라, 특허 청구의 범위에 기재한 요지 내에서 다양한 변형·변경이 가능하다.
(부기 1)
제1 절연막 내에 매설된 제1 배선 패턴과,
상기 제1 절연막 상에 상기 제1 배선 패턴을 피복하는 제2 절연막과,
상기 제2 절연막의 상부에 형성된 배선홈과,
상기 제2 절연막의 하부에서, 상기 배선홈으로부터 하방으로 연장되어 상기 제1 배선 패턴을 노출시키는 비아홀과,
상기 배선홈을 충전하는 제2 배선 패턴과,
상기 제2 배선 패턴으로부터 상기 비아홀 내를 하방으로 연장하여, 상기 제1 배선 패턴에 컨택트하는 비아 플러그와,
상기 제2 배선 패턴과 상기 배선홈 사이에 형성되며, 또한 상기 비아 플러그의 표면을 연속하여 덮는 배리어 메탈막
을 포함하는 다층 배선 구조를 구비한 반도체 장치로서,
상기 비아 플러그는, 그 선단부가, 상기 제1 배선 패턴 내에, 상기 제1 배선 패턴의 표면을 초과하여 침입하고,
상기 배선홈은, 평탄한 저면을 갖고,
상기 배리어 메탈막은, 상기 비아 플러그 측벽면에서, 상기 비아 플러그 선단부에서 보다도 큰 막 두께를 갖는 반도체 장치.
(부기 2)
상기 배리어 메탈막은, 상기 비아 플러그 측벽면에서의 두께가, 상기 비아 플러그 선단부에서의 두께의 1.5배 이상인 부기 1에 기재된 반도체 장치.
(부기 3)
상기 비아 플러그 선단부는, 상기 제1 배선 패턴 내에, 5㎚를 초과하는 깊이로 침입하는 부기 1에 기재된 반도체 장치.
(부기 4)
도체 패턴을 덮는 절연막 내에, 상기 도체 패턴을 노출시키는 개구부를 형성하는 공정과,
상기 절연막 상에, 상기 절연막의 주면, 상기 개구부의 측벽면 및 저면을 연속하여 덮는 도체막을 퇴적하는 공정과,
상기 절연막 상에 상기 도체막을 개재하여 도체 재료를, 상기 도체 재료가 상기 개구부를, 상기 도체막을 개재하여 충전하도록 퇴적하는 공정을 포함하는 반도체 장치의 제조 방법으로서,
상기 도체막을 퇴적하는 공정은,
상기 도체막을, 상기 절연막의 주면 상에서의 퇴적 속도가 상기 주면 상에서의 스퍼터 에칭 속도보다도 크게 되는 제1 조건에서 퇴적하는 제1 스퍼터 공정과,
상기 도체막을, 상기 절연막의 주면 상에서의 퇴적 속도와 상기 주면 상에서의 스퍼터 에칭 속도가 거의 동일하게 되는 제2 조건에서 퇴적하는 제2 스퍼터 공정을 포함하는 반도체 장치의 제조 방법.
(부기 5)
상기 도체막을 퇴적하는 공정에서는, 상기 제1 및 제2 스퍼터 공정이, 복수 회 반복되는 부기 4에 기재된 반도체 장치의 제조 방법.
(부기 6)
상기 제1 조건은, 상기 제1 스퍼터 공정에서, 상기 도체 패턴 표면이 상기 개구부에서 굴삭되지 않도록 설정되며, 상기 제2 조건은, 상기 제2 스퍼터 공정에서, 상기 도체 패턴 표면의 일부가 굴삭되도록 설정되는 부기 4 또는 5에 기재된 반도체 장치의 제조 방법.
(부기 7)
상기 제1 및 제2 조건은, 상기 절연막 주면 상에서의 퇴적 속도 Vd와 스퍼터 에칭 속도 Ve의 비(Vd/Ve)를 사용하여, 각각 Vd/Ve>1 및 0.9≤Vd/Ve≤1.4로 되도록 결정되는 부기 4∼6 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 8)
상기 제1 및 제2 조건은, 상기 제1 및 제2 스퍼터 공정에서의 상기 절연막 주면에서의 상기 도체막의 총 퇴적량 Td와, 상기 제1 및 제2 스퍼터 공정에서의 상기 절연막 주면에서의 상기 도체막의 총 스퍼터 에칭량 Te를 사용하여, 조건 1.5≤Td/Te≤3.0의 관계가 만족되도록 설정되는 부기 4∼6 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 9)
상기 제2 스퍼터 공정은, 상기 비아홀 저부에서의 스퍼터 에칭 속도를 Vb, 상기 배선홈 저면에서의 스퍼터 에칭 속도를 Vt로 하여, Vb/Vt≥3의 관계가 만족되도록 실행되는 부기 4∼7 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 10)
상기 제2 스퍼터 공정은, 타겟 전력 밀도를 10mW/㎟ 이상, 160mW/㎟ 이하로 설정하고, 기판 바이어스 전력 밀도를 3mW/㎟ 이상, 20mW/㎟ 이하로 설정하여 실행되는 부기 4∼9 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 11)
상기 도체막을 퇴적하는 공정은, 스퍼터 이온종의 압력을 1×10-2Pa 이상, 1×10-1Pa 이하로 설정하여 실행되는 부기 4∼10 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 12)
상기 도체막은, Ta, Ti, W, Zr로 이루어지는 군으로부터 선택되는 1 또는 복수의 고융점 금속 원소를 포함하는 부기 4∼11 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 13)
상기 개구부를 상기 도전성 재료에 의해 충전하는 공정은, 상기 도체막 상에, Cu 또는 Cu를 포함하는 화합물로 이루어지는 시드층을 형성하는 공정과, 상기 시드층 상에 Cu를 상기 도전성 재료로서 충전하는 공정을 포함하는 부기 4∼12 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 14)
상기 Cu를 포함하는 화합물은, Cu 이외에 Al, Ti, Zr, Ni, Ag, Pd로 이루어지는 군으로부터 선택되는 1 또는 복수의 원소를 포함하는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 15)
또한 상기 도체막의 상태를 상기 절연막의 상방으로부터 관찰함으로써, 상기 도체막의 상기 개구부 주변에서의 에칭 데미지의 유무를 검사하는 공정을 포함하는 부기 4에 기재된 반도체 장치의 제조 방법.
다층 배선 구조 내에, 다마신 기법 또는 듀얼 다마신법에 의해 비아 컨택트를 형성할 때에, 비아 플러그와 하층 배선 패턴 사이의 컨택트를, 상기 비아 플러그의 선단부를 상기 배선 패턴의 표면으로부터 하방으로 먹어 들어가게 함으로써, 확실하게 형성할 수 있다. 또한 그 때, 상기 제2 스퍼터 공정에서 상기 비아 플러그 선단부를 덮는 배리어 메탈막이, 배선홈 저면의 배리어 메탈막보다도 큰 속도로 스퍼터 에칭되기 때문에, 배선홈 저면을 실질적으로 스퍼터 에칭하지 않고 비아 플러그 선단부에서의 배리어 메탈막의 막 두께를 선택적으로 감소시킬 수 있어, 배선홈 저면에서의 배리어 메탈막의 기능을 손상시키지 않고, 상기 하층 배선 패턴과의 사이에 저저항 컨택트를 실현할 수 있다. 또한, 이러한 스퍼터 에칭에 의해 상기 비아 플러그 선단부에 대응하는 비아홀 저부에서 스퍼터 에칭된 배리어 메탈막은, 비아홀 측벽면에 부착되어, 큰 어스펙트비의 비아홀에서도, 스퍼터법에 의해 형성된 배리어 메탈막으로 우수한 스텝 커버리지를 실현할 수 있다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 도체 패턴을 덮는 절연막 내에, 상기 도체 패턴을 노출시키는 개구부를 형성하는 공정과,
    상기 절연막 상에, 상기 절연막의 주면, 상기 개구부의 측벽면 및 저면을 연속하여 덮는 도체막을 퇴적하는 공정과,
    상기 절연막 상에 상기 도체막을 개재하여 도체 재료를, 상기 도체 재료가 상기 개구부를, 상기 도체막을 개재하여 충전하도록 퇴적하는 공정
    을 포함하는 반도체 장치의 제조 방법으로서,
    상기 도체막을 퇴적하는 공정은,
    상기 도체막을, 상기 절연막의 주면 상에서의 퇴적 속도가 상기 주면 상에서의 스퍼터 에칭 속도보다도 크게 되는 제1 조건에서 퇴적하는 제1 스퍼터 공정과,
    상기 도체막을, 상기 절연막의 주면 상에서의 퇴적 속도와 상기 주면 상에서의 스퍼터 에칭 속도가 거의 동일하게 되는 제2 조건에서 퇴적하는 제2 스퍼터 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 도체막을 퇴적하는 공정에서는, 상기 제1 및 제2 스퍼터 공정이, 복수 회 반복되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 제1 조건은, 상기 제1 스퍼터 공정에서, 상기 도체 패턴 표면이 상기 개구부에서 굴삭되지 않도록 설정되며, 상기 제2 조건은, 상기 제2 스퍼터 공정에서, 상기 도체 패턴 표면의 일부가 굴삭되도록 설정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항 또는 제5항에 있어서,
    상기 제1 및 제2 조건은, 상기 절연막 주면 상에서의 퇴적 속도 Vd와 스퍼터 에칭 속도 Ve의 비(Vd/Ve)를 사용하여, 각각 Vd/Ve>1 및 0.9≤Vd/Ve≤1.5로 되도록 결정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제4항 또는 제5항에 있어서,
    상기 제1 및 제2 조건은, 상기 제1 및 제2 스퍼터 공정에서의 상기 절연막 주면에서의 상기 도체막의 총 퇴적량 Td와, 상기 제1 및 제2 스퍼터 공정에서의 상기 절연막 주면에서의 상기 도체막의 총 스퍼터 에칭량 Te를 사용하여, 조건 1.5≤ Td/Te≤3.0의 관계가 만족되도록 설정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제4항 또는 제5항에 있어서,
    상기 제2 스퍼터 공정은, 상기 개구부 저부에서의 스퍼터 에칭 속도를 Vb, 상기 배선홈 저면에서의 스퍼터 에칭 속도를 Vt로 하여, Vb/Vt≥3의 관계가 만족되도록 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제4항 또는 제5항에 있어서,
    상기 제2 스퍼터 공정은, 타겟 전력 밀도를 10mW/㎟ 이상, 160mW/㎟ 이하로 설정하고, 기판 바이어스 전력 밀도를 3mW/㎟ 이상, 20mW/㎟ 이하로 설정하여 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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