KR101158069B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은, 하지 금속층을 포함한 반도체 기판 상부에 비아 홀과 금속 배선 트렌치를 포함하는 절연막 패턴을 형성하는 단계, 상기 절연막 패턴의 표면에 제 1 확산 장벽층을 형성하는 단계, 상기 제 1 확산 장벽층에 플라즈마 처리 공정을 실시하여 표면을 질화시키는 단계, 상기 제 1 확산 장벽층 상부에 제 2 확산 장벽층을 형성하는 단계 및 상기 비아 홀과 금속 배선 트렌치를 금속층으로 매립하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법을 제공한다. 본 발명에 의하면, 반도체 소자의 금속 배선의 저항을 낮추어 소자의 동작 속도를 향상시킬 수 있다.
플라즈마 처리 공정, 제 1 확산 장벽층, 제 2 확산 장벽층

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1g 는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 나타내는 단면도.
<도면의 주요부분에 대한 부호의 설명>
100, 130, 135 절연층
100a 하지 금속층 100b 산화막
105 식각 정지층 110 비아 홀
120 금속 배선 트렌치 125 하드 마스크
140 제 1 확산 장벽층 140a 버퍼층
150 제 2 확산 장벽층 160 금속 도금층
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 더욱 상세하게는, 저항값이 높은 버퍼층을 사용하지 않고 저저항의 확산 장벽층을 형성하여 확산 장벽층의 전체 저항값을 낮출 수 있는 반도체 소자의 금속 배선 형성 방법에 관 한 것이다.
반도체 소자의 금속 배선을 형성할 때에는 금속층을 이루는 금속 물질의 확산으로 인한 문제점을 제거하기 위하여 확산 장벽층을 증착시키는 경우가 많다. 절연막 패턴의 절연층 위에 확산 장벽층(예를 들면, Ta 확산 장벽층)을 증착하는 경우, Ta 박막 내에 존재하는 스트레인(Strain)에 의하여 Ta 박막은 저항값이 높은 β-Ta 형태로 성장하는 것으로 알려져 있다.
따라서, 확산 장벽층의 저항값을 낮추기 위해서는 저항값이 낮은 bcc 구조의 Ta 박막을 형성할 필요가 있는데, 이 경우에는 질소 함유량이 높은 TaN 박막을 Ta 확산 장벽층의 버퍼층으로 사용해야 한다.
그러나, TaN 박막이 Ta 박막에 비하여 저항값이 높은 점을 감안할 때, 콘택(Contact) 저항의 측면에서는 버퍼층으로 인하여 저항이 상승하는 것으로 된다. 확산 장벽층의 저항이 높다면 RC 지연을 일으켜 반도체 소자의 동작 속도를 느리게 할 수 있기 때문에, 되도록이면 저항값이 낮은 버퍼층을 이용하여 bcc 구조의 Ta 박막을 형성할 필요가 있다.
본 발명은, 저항값이 상대적으로 낮은 버퍼층을 사용하여 저저항의 확산 장벽층을 형성할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 하지 금속층을 포함한 반도체 기판 상부에 비아 홀과 금속 배선 트렌치를 포함하는 절연막 패턴을 형성하는 단계; 상기 절연막 패턴의 표면에 제 1 확산 장벽층을 형성하는 단계; 상기 제 1 확산 장벽층에 플라즈마 처리 공정을 실시하여 표면을 질화시키는 단계; 상기 제 1 확산 장벽층 상부에 제 2 확산 장벽층을 형성하는 단계; 및 상기 비아 홀과 금속 배선 트렌치를 금속층으로 매립하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 제 1 확산 장벽층의 표면만을 버퍼층으로 형성하여 저저항의 제 2 확산 장벽층을 형성하기 때문에, 콘택 영역에서의 확산 장벽층에 의한 금속 배선 저항 증가 현상을 억제할 수 있다. 또한, 반도체 소자의 금속 배선에 있어서 확산 장벽층이 차지하는 저항 비율을 줄일 수 있으므로, 반도체 소자의 동작 속도를 개선할 수 있다.
또, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 상술한 확산 장벽층 형성 공정을 실시하기 이전에, 절연막 패턴을 전세정하는 공정을 실시하는 단계를 더 포함하는 것이 바람직하다. 이는 금속 산화물이나 에칭 잔존물을 제거하면서 절연층과 제 1 확산 장벽층과의 반응성을 줄이기 위한 공정이다.
또한, 제 1 확산 장벽층의 표면 부위에만 플라즈마 처리 공정을 실시하는 경우, 가능한 한 박형의 버퍼층을 형성하기 위해, 반도체 기판에 자기 바이어스를 인가한 상태에서 실시하는 것이 바람직하다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시형태에 대해 상세하게 설명한다.
도 1a 내지 도 1g 는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 나타내는 단면도이다.
도 1a 를 참조하면, 금속 배선과 접속될 하지 금속층(100a)을 포함하는 절연층(100), 식각 정지층(105), 절연층(130 및 135) 및 하드 마스크(125)로 이루어진 다층 구조물을 형성하고, 비아 퍼스트(Via First)나 트렌치 퍼스트(Trench First) 등의 방법을 이용하여, 비아 홀(110)과 금속 배선 트렌치(120)를 포함하는 절연막 패턴을 형성한다. 이 경우, 노출된 하지 금속층(100b)의 표면에는 CuO 와 같은 금속 산화막(100b)이 형성된다.
다음으로, 도 1b 를 참조하면, 하지 금속층(100a)의 표면 및 절연막 패턴의 표면에 대하여 세정 공정을 실시한다. 세정 공정은, 그 목적에 따라, 금속 산화층(100b)이나 절연막 패턴의 형성 과정에서 생긴 에칭 잔존물(미도시) 등을 제거하기 위한 것과 절연층과 확산 장벽층과의 반응성을 줄이기 위한 것으로 나눌 수 있다. 바람직하게는, Ar 스퍼터링(Ar Sputtering)법을 전자의 목적에 이용하고, NH3 플라즈마를 이용한 NH3 리액티브 처리법을 후자의 목적에 이용한다.
그리고, 도 1c 및 도 1d 에 나타낸 바와 같이 제 1 확산 장벽층(140)을 절연막 패턴의 표면에 증착한 후 제 1 확산 장벽층(140)의 표면만을 버퍼층화시킨다. 종래기술에 따를 경우에는 제 1 확산 장벽층 전체를 TaN 으로 구성된 버퍼층으로서 사용한다. 그러나, 본 발명에 따를 경우에는, 도 1c 및 도 1d 와 같이, TaN 보다 저항값이 낮은 Ta 로 구성된 제 1 확산 장벽층(140)을 형성한 후 표면을 버퍼층화 한다.
즉, 버퍼층을 형성하기 위하여 저항값이 큰 TaN 을 모든 제 1 확산 장벽층(140)에 대하여 적용할 필요없이, 도 1d 에서와 같이, 제 1 확산 장벽층(140)의 표면에만 플라즈마 처리 공정을 실시하여 그 표면에 대해서만 버퍼층(140a)을 형성한다. 이 플라즈마 처리 공정은 질화 표면 처리 공정으로서, N2 나 NH3 를 반응 가스로서 사용하여 이루어지며, 상기 반도체 기판에 자기 바이어스(미도시)를 인가한 상태에서 박형의 버퍼층(140a)을 형성할 수 있도록 실시하는 것이 바람직하다. 이것은 버퍼층(140a)의 두께가 얇을수록 확산 장벽층이 차지하는 총 저항값이 낮아지기 때문이다. 예를 들어 100Å 이하의 두께를 갖는 TaN 버퍼층(140a)을 형성하는 경우, 자기 바이어스의 범위는 -10V 내지 -150V 인 것이 바람직하다. 또한, 버퍼층(140a)에는 자기 바이어스에 의하여 직접적인 플라즈마 데미지(Plasma Damage)를 가하는 것이 좋다.
다음으로, 도 1e 를 참조하면, 버퍼층(140a) 상부에 제 2 확산 장벽층(150: 예를 들면 질소를 함유하지 않은 Ta층)을 형성한다. 이 경우, 스트레인 릴리스(Strain Release) 효과에 의해 저저항의 α-Ta층으로 이루어진 확산 장벽층을 얻을 수 있다. 제 2 확산 장벽층(150)을 형성할 때에는, 과도한 타겟 에칭(Target Etching)을 방지할 수 있을 정도로 낮은 DC 파워(예를 들면, 1㎾ 내지 7㎾)로 조절하여 사용하는 것이 좋다. 또한, 플라즈마 데미지가 유지되도록 반도체 기판에 바이어스(예를 들면, -10V 내지 -150V)를 인가하는 것이 바람직하다.
이상 설명한 바와 같은 공정을 통해, 저저항의 확산 장벽층을 형성할 수 있다. 이후에는, 도 1f 에 나타낸 바와 같이, 확산 장벽층 위에 시드층(미도시)을 형성하고 전기 도금을 통해 금속 매립층(160)을 절연막 패턴에 형성한다. 그 다음, 도 1g 에 나타낸 바와 같이, 과도하게 도금된 금속 매립층(160)과 절연막 패턴 상부의 확산 장벽층 등에 CMP 공정을 실시하여 평탄화 식각한다.
본 발명의 금속 배선 형성 방법에 의하면, 제 1 확산 장벽층의 표면만을 버퍼층으로 형성하여 저저항의 제 2 확산 장벽층을 형성하기 때문에, 콘택 영역에서의 확산 장벽층에 의한 금속 배선 저항 증가 현상을 억제할 수 있다.
또한, 반도체 소자의 금속 배선에 있어서 확산 장벽층이 차지하는 저항 비율을 줄일 수 있으므로, 반도체 소자의 동작 속도를 개선할 수 있다.

Claims (13)

  1. 하지 금속층을 포함한 반도체 기판 상부에 비아 홀과 금속 배선 트렌치를 포함하는 절연막 패턴을 형성하는 단계;
    상기 비아 홀 하부의 하지 금속층 및 상기 절연막 패턴에 대한 세정 공정을 실시하는 단계;
    상기 절연막 패턴의 표면에 제 1 확산 장벽층을 형성하는 단계;
    상기 제 1 확산 장벽층에 플라즈마 처리 공정을 실시하여 표면을 질화시키는 단계;
    상기 제 1 확산 장벽층 상부에 제 2 확산 장벽층을 형성하는 단계; 및
    상기 비아 홀과 금속 배선 트렌치를 금속층으로 매립하여 금속 배선을 형성하는 단계를 포함하며,
    상기 세정공정은 금속 산화물 및 에칭 잔존물 제거를 위한 제 1 세정 공정 및 상기 절연막 패턴과 상기 제 1 확산 장벽층과의 반응성을 감소시키기 위한 제 2 세정 공정을 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 세정 공정은 Ar 스퍼터링(Ar Sputtering)법을 이용한 공정이고,
    상기 제 2 세정 공정은 NH3 플라즈마 처리법을 이용한 공정인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 확산 장벽층은 Ta 층인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 5 항에 있어서,
    상기 플라즈마 처리 공정은 N2 나 NH3 분위기에서 반도체 기판에 -10V 내지 -150V 의 바이어스를 인가하여 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제 6 항에 있어서,
    상기 제 2 확산 장벽층은 bcc 형태의 저저항 α-Ta층인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 반도체 기판 상부에 형성된 비아 홀 및 금속 배선 트렌치;
    상기 비아 홀 및 금속 배선 트렌치 표면에 형성된 제1 금속 확산 장벽층;
    상기 제1 금속 확산 장벽층의 표면을 플라즈마 처리 공정을 실시하여 형성된 버퍼층;
    상기 버퍼층 상에 형성된 질소를 함유하지 않는 Ta로 이루어진 제 2 금속 확산 장벽층; 및
    상기 비아 홀과 금속 배선 트렌치를 금속층으로 매립하여 형성된 금속 배선으로 구성되며,
    상기 금속배선은 상기 제1 금속 확산장벽층, 버퍼층 및 제2 금속 장벽층으로 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선.
  9. 제 8 항에 있어서, 상기 제 1 금속 확산 장벽층은 Ta 층인 것을 특징으로 하는 반도체 소자의 금속 배선.
  10. 제 8 항에 있어서, 상기 버퍼층은 TaN 으로 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선.
  11. 삭제
  12. 제 8 항에 있어서, 상기 제 2 금속 확산 장벽층은 bcc 형태의 저저항 α-Ta층인 것을 특징으로 하는 반도체 소자의 금속 배선.
  13. 제 8 항에 있어서, 상기 플라즈마 처리 공정은 NH3 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선.
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