KR100434323B1 - 반도체 소자의 구리 배선 형성 방법 - Google Patents

반도체 소자의 구리 배선 형성 방법 Download PDF

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Abstract

본 발명은 스퍼터 공정으로 콘택 하부의 구리확산 방지막을 식각하고 이 식각된 원자를 콘택 측벽에 재증착시킴으로써, 절연층으로 구리가 확산되어 들어가는 현상을 방지하는 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 하부 구리 배선과 상부 구리 배선간의 절연층에 형성된 콘택 영역 표면에 구리 확산 방지막을 증착하는 반도체 소자의 구리 배선 형성 방법에 있어서, 상기 콘택 영역에 스퍼터링 공정을 진행하여 하부의 구리 배선이 노출될 때까지 콘택 영역 하부의 구리 확산 방지막을 식각하고, 상기 식각된 구리 확산 방지막을 콘택 영역 측벽에 재증착하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 구리 배선 형성 방법{Method for Forming Copper Wires in Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로 특히, 콘택 하부의 구리 확산 방지막을 식각하고 이를 콘택 영역의 측벽에 재증착시킴으로써, 절연층으로 구리가 확산되어 들어가는 현상을 방지하여 배선간의 신뢰성을 향상시킨 반도체 소자의 구리 배선 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 구리 배선 형성 방법을 설명하면 다음과 같다.
도 1은 종래의 금속 배선 형성 방법을 적용한 구리 배선의 단면도이다.
도 1과 같이, 종래의 구리 배선은 다마신(damascene) 공정으로 형성하며, 이러한 다마신 공정은 다음과 같이 진행된다.
즉, 기판 상에 하부 구리 배선(11)을 형성하고, 이어 층간 절연막(12)을 증착하고, 상기 층간 절연막(12)을 선택적으로 패터닝하여 콘택 영역(contact hole) 및 트렌치(trench)를 형성한다.
상기 콘택 영역 및 트렌치 표면에, 이후 매립되는 플러그 및 상부 구리 배선이 상기 층간 절연막(12) 내부로 확산되는 현상을 방지하도록 구리 확산 방지막(13)을 증착한다.
일반적인 구리 배선 형성시 구리 확산 방지막의 형성은 이온화 PVD(ionized Physical Vapor Deposition) 방식을 사용하여 증착한다.
이어, 상기 콘택 영역 및 트렌치를 포함한 층간 절연막(12) 전면에 구리를 충분히 매립하고 이를 CMP(Chemical Mechanical Polishing) 방식으로 평탄화시켜 상부 구리 배선(14)을 형성한다.
이때, 상기 상부 구리 배선(14)의 매립 공정은 이온화 PVD 방식으로 구리 씨드(Cu Seed)를 증착한 후, 전기 도금(electroplating)을 하여 진행한다.
그러나, 상기와 같은 종래의 반도체 소자의 금속 배선 형성 방법은 다음과 같은 문제점이 있다.
도 2a는 이온화 PVD 방식으로 증착된 구리 확산 방지막(Ta)의 스텝 커버리지(step coverage)를 나타낸 전자 현미경 사진이다.
도 2b는 도 2a의 개략도이다.
도 2b와 같이, 구리 확산 방지막(Ta)은 콘택 영역 측벽(sidewall)에서의 스텝 커버리지가 평탄면의 스텝 커버리지의 10% 정도로 열악함을 알 수 있다.
즉, 구리 확산 방지막은 평탄면에서 300Å의 두께로 증착되었다면 측벽에 는 30Å정도로 얇게 증착된다. 이처럼 측벽의 구리 확산 방지막 두께가 얇을 경우 층간 절연막 내부로 쉽게 구리가 확산되어 들어갈 수 있어 구리 확산 방지막의 구리 확산 배리어 특성이 열화되게 된다.
이러한 스텝 커버리지(step coverage) 특성 열화는 PVD 방식의 라인 오브 사이트(line of sight) 증착 특성에 기인한 것으로, 층간 절연막 내부로 구리가 확산되어 특성이 열화되는 현상을 방지하기 위해, 측벽에 증착되는 금속 확산 방지막 두께를 증가시키게 되면, 콘택 영역 하부에 증착되는 금속 확산 방지막 두께가 함께 증가하기 때문에, 콘택 저항이 증가하는 문제를 초래한다.
즉, 하부 구리 배선과 상부 구리 배선이 연결되는 부위는 Cu/Ta/Cu의 접합층이 발생되며, 이는 열공정 후의 접합 불량에 의한 콘택 페일(contact failure) 등의 불량 원인이 되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 콘택 하부의 구리 확산 방지막을 제거하는 과정에서 이를 다시 콘택 측벽에 재증착시키어 콘택 측벽의 구리 확산 방지막의 두께를 증가시킴으로써, 절연층으로 구리가 확산되어 들어가는 현상을 방지하여 배선의 신뢰성을 향상시킨 반도체 소자의 구리 배선 형성 방법을 제공하는데, 그 목적이 있다.
도 1은 종래의 금속 배선 형성 방법을 적용하여 형성한 반도체 소자의 구리 배선 형성 단면도
도 2a 및 도 2b는 이온화 PVD 방식으로 증착된 구리 확산 방지막의 스텝 커버리지(step coverage)를 나타낸 전자 현미경 사진 및 이의 개략도
도 3a 및 도 3b는 본 발명의 구리 확산 방지막에 스퍼터링 공정을 적용한 단면과 스퍼터링 공정 후의 단면을 나타낸 개략도
도 4는 도 3a의 구리 확산 방지막 증착 방식을 적용하여 형성한 본 발명의 반도체 소자의 구리 배선 형성 단면도
도면의 주요 부분에 대한 부호 설명
41 : 하부 구리 배선 42 : 제 1 층간 절연막
43 : 구리 확산 방지막 44 : 제 2 층간 절연막
45 : 상부 구리 배선 및 플러그
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 구리 배선 형성 방법은 하부 구리 배선과 상부 구리 배선간의 절연층에 형성된 콘택 영역 표면에 구리 확산 방지막을 증착하는 반도체 소자의 구리 배선 형성 방법에 있어서, 상기 콘택 영역에 스퍼터링 공정을 진행하여 하부의 구리 배선이 노출될 때까지 콘택 영역 하부의 구리 확산 방지막을 식각하고, 상기 식각된 구리 확산 방지막을 콘택 영역 측벽에 재증착하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 구리 배선 형성 방법을 상세히 설명하면 다음과 같다.
도 3a 및 도 3b는 본 발명의 구리 확산 방지막에 스퍼터링 공정을 적용한 단면과 스퍼터링 공정 후의 단면의 개략도이다.
도 3a와 같이, 하부 구리 배선과 상부 구리 배선 사이의 층간 절연막을 선택적으로 식각하여 콘택 영역을 형성한 후, 상기 콘택 영역을 포함한 절연층 표면에 금속 확산 방지막을 증착한다.
이어, 상기 콘택 영역을 포함한 금속 확산 방지막 전면에 스퍼터링(sputtering) 공정을 진행한다. 즉, 하부의 기판(wafer)에 RF 전원을 이용하여 네거티브 바이어스(negative bias) 전압을 인가하고, 아르곤 이온(Ar+)을 스퍼터(sputter)시킨다.이때, 상기 아르곤 이온(Ar+)은 상기 네거티브 바이어스 전압에 의해 가속을 얻어 콘택 바닥에 수직한 방향으로 입사되게 되며, 이 아르곤 이온(Ar+)의 운동량에 의하여 주로 콘택 바닥 부위의 구리 확산 방지막의 원자가 식각되게 되고, 이 식각된 원자는 다시 재증착되게 된다.상기 콘택 바닥에서는 아르곤 이온에 의한 식각율이 재증착율보다 크기 때문에 재증착은 주로 콘택 측벽에서 이루어지게 된다.그리고, 상기 스퍼터링 공정을 콘택 바닥 부위의 상기 구리 확산 방지막이 모두 제거되어 하부의 배선이 노출될 때까지 진행한다.그 결과, 도 3b와 같이 상기 콘택 영역 상부 모서리의 금속 확산 방지막은 라운딩(rounding)되고, 콘택 측벽의 두께자 증가되게 되며 콘택 영역 하부의 금속 확산 방지막은 모두 제거되어 하부 금속 배선이 노출되게 된다.
도 3a와 같은 본 발명의 금속 확산 방지막의 증착 방식을 적용한 구리 배선은 콘택 바닥 부위의 구리 확산 방지막이 완전히 제거되어 상하부 배선의 연결부에 구리 이외의 물질이 증착되어 있지 않아, 콘택 영역의 저항이 크게 감소되어 배선의 신뢰성을 향상시킬 수 있다.
도 4는 도 3a의 구리 확산 방지막 증착 방식을 적용하여 형성한 본 발명의 반도체 소자의 구리 배선 형성 단면도이다.
도 4와 같이, 기판 상에 하부 구리 배선(41)을 형성하고, 이어 제 1, 제 2 층간 절연막(42, 44)을 차례로 증착하고, 상기 제 1, 제 2 층간 절연층(42, 44)을 선택적으로 패터닝하여 콘택 영역(contact hole) 및 트렌치(trench)를 형성한다.
상기 콘택 영역 및 트렌치 표면에, 이후 매립되는 플러그 및 상부 구리 배선이 상기 제 1, 제 2 층간 절연막(42, 44) 내부로 확산되는 현상을 방지하도록 구리 확산 방지막(43)을 증착한다.
이 때, 상기 구리 확산 방지막(43)은 콘택 영역의 하부 표면이나 상기 제 2 층간 절연막(44) 상부에 균일하게 일정 두께 이상으로 형성되나, 상기 콘택 영역의 측벽에는 매우 얇은 두께로 형성되게 된다.
이어, 상기 콘택 영역을 포함한 전면에 스퍼터링(sputtering) 공정을 진행한다. 즉, 하부의 기판(wafer)에 RF 전원을 이용하여 네거티브 바이어스(negative bias) 전압을 인가하고, 아르곤 이온(Ar+)을 스퍼터(sputter)시킨다.이때, 상기 아르곤 이온(Ar+)은 상기 네거티브 바이어스 전압에 의해 가속을 얻어 콘택 바닥 부위에 수직 방향으로 입사되게 되며, 이 아르곤 이온(Ar+)의 운동량에 의하여 주로 콘택 바닥 부위의 구리 확산 방지막(43)이 식각되게 되고, 이 식각된 원자는 주로 콘택 측벽에 달라붙게 된다.상기 스퍼터링 공정을 콘택 바닥 부위의 상기 구리 확산 방지막이 모두 제거되어 하부의 배선이 노출될 때까지 진행한다.그 결과, 상기 콘택 영역 상부 모서리의 금속 확산 방지막은 라운딩(rounding)되고, 콘택 영역 하부의 금속 확산 방지막은 모두 제거되어 하부 금속 배선이 노출되게 된다.
이러한 상기 스퍼터링 공정은 아르곤 이온(Ar+)을 이용한 식각 방식 또는 수소 플라즈마(hydrogen plasma)를 이용한 반응 세정(Reactive Cleaning) 방식으로 진행한다. 이러한 상기 스퍼터링 공정은 스퍼터링 세정 챔버, 구리 확산 방지막 증착 챔버, 구리 씨드층 증착 챔버 중 어느 하나의 장비에 RF 바이어스를 인가하여 진행한다.
상기 각각의 장비로 스퍼터링을 진행할 때는 RF 소스 파워(RF Source Power)는 200 내지 2000 W, 바이어스 파워(Bias Power)는 200 내지 1000 W, 챔버 압력은 1 내지 30 mTorr 범위의 조건으로 한다.
상기 구리 확산 방지막(43)은 Ta, TaN, Ti, WN, TiN 중 어느 하나로 하며, 이 때 상기 구리 확산 방지막(43)은 100 내지 500Å의 두께로 증착한다.
이어, 상기 콘택 영역 및 트렌치를 포함한 제 2 층간 절연막(44) 전면에 구리를 충분히 매립하고 이를 CMP(Chemical Mechanical Polishing) 방식으로 평탄화시켜 상부 구리 배선(45)을 형성한다.
이 때, 상기 상부 구리 배선(45)의 매립 공정은 이온화 PVD 방식으로 구리 씨드(Cu Seed)를 증착한 후, 전기 도금(electroplating)을 하여 진행한다.
본 발명은 구리 확산 방지막 증착/구리 씨드(Cu Seed)층 형성/구리 전기 도금(electroplating) 공정으로 이루어지는 구리 배선 공정에서, 구리 확산 방지막 증착 후 구리 씨드 층 형성 전에 아르곤 스퍼터링(Sputtering) 공정을 통하여 콘택(contact) 영역 하부의 구리 확산 방지막의 제거하고 이 제거된 구리 확산 방지막을 콘택 영역 측벽에 재증착하므로써 콘택 저항을 크게 개선하고, 구리 확산 방지막의 인테그러티(integrity)를 개선하는 것을 특징으로 하는 구리 배선 형성 방법에 대한 것이다.
통상의 배리어 금속(barrier metal) PVD 장치는 배리어 금속 증착 전의 콘택영역 세정을 위하여 Ar 스퍼터 세정 챔버가 구성되어 있는데, 본 발명의 반도체 소자의 구리 배선 형성 방법은 이러한 Ar 스퍼터 세정 챔버를 사용하여 스퍼터링 공정을 진행할 수 있다. 또는 배리어 금속 챔버나 구리 씨드 챔버에 RF 바이어스를 인가하여 진행할 수 있다.
파워 조건 및 압력에 따라서 스퍼터 식각 속도 뿐만 아니라 측벽 재증착 특성도 변화하기 때문에 사용되는 콘택 영역의 크기에 따라 공정 평가 결과를 토대로 최적화시킨 조건을 사용한다.
본 발명의 구리 배선 형성 방법에서는 구리 확산 방지막을 증착한 후 아르곤 스퍼터링 공정을 진행한 후, 구리 씨드층 증착 및 전기 도금법에 의한 구리 매립 공정을 진행하는 것을 특징으로 한다.
상기와 같은 본 발명의 반도체 소자의 금속 배선 형성 방법은 다음과 같은효과가 있다.
첫째, 콘택(contact) 기저부의 구리 확산 방지막 금속 제거에 의한 콘택 저항을 감소시킬 수 있다.
둘째, 콘택 측벽의 배리어 금속 두께를 두껍게 하여 층간 절연막과 이후 콘택 영역을 통해 매립되는 금속의 확산 현상을 안정적으로 방지할 수 있다.
셋째, 콘택 입구 부위의 라운딩(rounding)에 의해 구리 씨드층의 프로파일(profile) 개선 및 이에 의한 구리 전기 도금(electroplating) 매립을 개선할 수 있다.
넷째, 층간 절연막 상부에서의 구리 확산 방지막 금속 두께 감소에 의해, 배리어 금속 CMP(Chemical Mechanical Polishing) 타겟(target) 감소 및 이에 의한 구리 배선의 디슁(dishing) 및 침식(erosion) 현상의 개선에 상당한 효과를 얻을 수 있다.
다섯째, 종래의 하부 구리 배선/배리어 금속/상부 구리 배선의 구조에서 상하부 구리 배선이 직접 접촉하여 연결되는 구조가 된다. 따라서, 콘택 저항의 큰 절감되어 배선간의 신뢰성이 향상된다.

Claims (8)

  1. 하부 구리 배선과 상부 구리 배선간의 절연층에 형성된 콘택 영역 표면에 구리 확산 방지막을 증착하는 반도체 소자의 구리 배선 형성 방법에 있어서,
    상기 콘택 영역에 스퍼터링 공정을 진행하여 하부의 구리 배선이 노출될 때까지 콘택 영역 하부의 구리 확산 방지막을 식각하고, 상기 식각된 구리 확산 방지막을 콘택 영역 측벽에 재증착하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 콘택 영역에 구리 확산 방지막을 식각하고, 재증착하는 단계 후 플러그를 채우는 공정과 상부 구리 배선을 형성하는 공정은 동일한 단계에서 진행함을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1항에 있어서, 상기 스퍼터링 공정은 아르곤 이온을 이용한 식각 방식 또는 수소 플라즈마를 이용한 반응 세정 방식으로 진행함을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  4. 제 3항에 있어서, 상기 스퍼터링 공정은
    스퍼터링 세정 챔버, 금속 확산 방지막 증착 챔버, 금속 씨드층 증착 챔버 중 어느 하나의 장비에 RF 바이어스를 인가하여 진행함을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  5. 제 4항에 있어서 상기 각각의 장비로 스퍼터링을 진행할 때는
    RF 소스 파워는 200 내지 2000W, 바이어스 파워는 200 내지 1000 W, 챔버 압력은 1 내지 30 mTorr의 조건으로 함을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  6. 제 1항에 있어서, 상기 스퍼터링 공정은 상기 콘택 영역 하부의 하부 구리 배선이 모두 노출될 때까지 진행함을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  7. 제 1항에 있어서, 상기 구리 확산 방지막은 Ta, TaN, WN, Ti, TiN 중 어느 하나임을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  8. 제 1항에 있어서, 상기 구리 확산 방지막은 100 내지 500Å의 두께로 증착함을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
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