CN101150112A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN101150112A
CN101150112A CNA2007101033093A CN200710103309A CN101150112A CN 101150112 A CN101150112 A CN 101150112A CN A2007101033093 A CNA2007101033093 A CN A2007101033093A CN 200710103309 A CN200710103309 A CN 200710103309A CN 101150112 A CN101150112 A CN 101150112A
Authority
CN
China
Prior art keywords
sputter
condition
film
interconnection pattern
etch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101033093A
Other languages
English (en)
Other versions
CN101150112B (zh
Inventor
酒井久弥
清水纪嘉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN101150112A publication Critical patent/CN101150112A/zh
Application granted granted Critical
Publication of CN101150112B publication Critical patent/CN101150112B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种半导体器件，包括：第一互连图案，嵌入第一绝缘膜中；第二绝缘膜，在该第一绝缘膜的上方覆盖该第一互连图案；互连槽，形成在该第二绝缘膜的上部；通孔，在该第二绝缘膜的下部从该互连槽向下延伸，该通孔暴露该第一互连图案；第二互连图案，填充该互连槽；插塞，在该通孔中从该第二互连图案向下延伸，并且与该第一互连图案接触；以及阻挡金属膜，形成在该第二互连图案与该互连槽之间，该阻挡金属膜连续地覆盖该插塞的表面，其中，该插塞具有穿过该第一互连图案的表面而侵入该第一互连图案的顶端部，该互连槽具有平坦的底面，以及该阻挡金属膜在该插塞的侧壁表面处的膜厚比在该插塞的顶端部处的膜厚大。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于2006年9月20日提交的在先日本专利申请No.2006-254426，在此援引其全部内容。
技术领域
本发明一般涉及半导体器件，尤其涉及具有多层互连结构的半导体器件及其制造方法。
背景技术
目前的半导体集成电路器件采用所谓镶嵌或双镶嵌结构的多层互连结构，其中将低电阻Cu互连图案嵌入低K层间绝缘膜中，用以连接衬底上形成的大量半导体元件。
对于镶嵌或双镶嵌结构的多层互连结构，在低K介电膜的层间绝缘膜中形成互连槽或接触孔，并且一般用Cu层填充这种互连槽或接触孔。此外，通过CMP(化学机械研磨)工艺去除层间绝缘膜上的多余Cu层。
对于这种具有Cu互连图案的多层互连结构，重要的是在互连槽或接触孔的表面上形成难熔金属的阻挡金属膜，以防止Cu扩散到层间绝缘膜中，该难熔金属典型为Ta或Ti、或者其导电化合物。
由于这种阻挡金属膜必须在低温下沉积以避免损坏低K介电层间绝缘膜，因此通常通过溅射工艺来实现阻挡金属膜的成膜。
专利文献1：美国专利申请公开2006/0189115
专利文献2：美国专利申请公开2005/0151263
图1A至图1C为示出根据本发明的现有技术形成多层互连结构的方法的示意图。
参照图1A，在衬底(图中未示出)上形成层间绝缘膜11，并且在层间绝缘膜11中嵌入互连图案11A，其中互连图案11A的侧壁表面和底面被诸如Ta膜之类的阻挡金属膜11a覆盖。
在层间绝缘膜11上形成SiC、SiN等的硬掩模层12，在硬掩模层12上进一步形成低K介电(层间绝缘)膜13和15，并且在低K介电层间绝缘膜13和15之间夹有另一硬掩模层14。
对于图1A所示的状态，在层间绝缘膜15中形成互连槽15A，以暴露下方的层间绝缘膜13的表面；并且在互连槽15A中进一步形成通孔13A，以暴露互连图案11A的表面。
接下来，在图1B所示的步骤中，通过溅射工艺在图1A所示的结构上沉积诸如Ta膜之类的阻挡金属膜16，其中在图1C所示的步骤中用Cu层填充图1B所示的互连槽15A和通孔13A。此外，通过利用CMP工艺去除层间绝缘膜15上的多余Cu层，形成填充互连槽15A的Cu互连图案15B和填充通孔13A的Cu插塞13B，其中Cu插塞13B形成为与互连图案11A接触。
同时，对于这种多层互连结构提出了如下方案：在对应于图1B的图2A所示的工艺之后进行偏置溅射-蚀刻工艺，如图2B所示；并且对应于通孔13A挖掘互连图案11A的表面，用以确保插塞13B与互连图案11A之间的接触以及减少接触电阻。
通过利用这种溅射-蚀刻工艺挖掘互连图案11A的表面，如图2C所示，在通孔13A和互连槽15A分别被Cu插塞13B和Cu互连图案15B填充时，在Cu插塞13B与互连图案11A之间实现可靠的接触。此外，由于进行上述溅射-蚀刻工艺，因此沉积在通孔13A底部上的阻挡金属膜也被溅射-蚀刻，这样经溅射-蚀刻的阻挡金属膜在通孔13A的侧壁表面上再次沉积。因此，可以在通孔13A的侧壁表面上形成厚阻挡金属膜，这往往会导致阶梯覆盖差的问题。
另一方面，在图2A所示的步骤之后进行图2B所示工艺的情况下，互连槽15A的底面同样经受溅射-蚀刻工艺，导致在经溅射-蚀刻的部分中形成不规则的凸凹部分的问题。当在互连槽15A的底部形成上述凸凹部分时，阻挡金属膜16对互连槽15A的覆盖往往变得不均匀，尤其是对互连槽15A的底面的覆盖变得不均匀，并且关系到在某些部分失去阻挡金属膜16。
在阻挡金属膜16形成不完全的状态下用Cu互连图案填充这种器件隔离槽15A时，会导致Cu从Cu互连图案15B扩散到层间绝缘膜13中，并引起诸如短路或膜剥落等问题。
发明内容
本发明提供一种半导体器件，包括：
第一互连图案，嵌入第一绝缘膜中；
第二绝缘膜，在所述第一绝缘膜的上方覆盖所述第一互连图案；
互连槽，形成在所述第二绝缘膜的上部；
通孔，在所述第二绝缘膜的下部从所述互连槽向下延伸，所述通孔暴露所述第一互连图案；
第二互连图案，填充所述互连槽；
插塞，在所述通孔中从所述第二互连图案向下延伸，并且与所述第一互连图案接触；以及
阻挡金属膜，形成在所述第二互连图案与所述互连槽之间，所述阻挡金属膜连续地覆盖所述插塞的表面，
其中，所述插塞一顶端部，该顶端部具有穿过所述第一互连图案的表面侵入所述第一互连图案，
所述互连槽具有平坦的底面，以及
所述阻挡金属膜在所述插塞的侧壁表面处的膜厚比在所述插塞的所述顶端部处的膜厚大。
此外，本发明提供一种制造半导体器件的方法，该方法包括以下步骤：
在覆盖导体图案的绝缘膜中形成开口，以暴露所述导体图案；
在所述绝缘膜上沉积导体膜，以连续地覆盖所述绝缘膜的主表面以及所述开口的侧壁表面和底面；以及
经由所述导体膜在所述绝缘膜上沉积导体材料，使得所述导体材料经由所述导体膜填充所述开口，
其中，所述沉积导体膜的步骤包括：
第一溅射步骤，在第一条件下沉积所述导体膜，在所述第一条件下所述绝缘膜的所述主表面上的沉积速率变得大于所述主表面上的溅射-蚀刻速率；以及
第二溅射步骤，在第二条件下沉积所述导体膜，在所述第二条件下所述绝缘膜的所述主表面上的沉积速率变得基本等于所述主表面上的溅射-蚀刻速率。
根据本发明，在由镶嵌工艺或双镶嵌工艺构成的多层互连结构中形成通路接触(via-contact)时，通过使插塞的顶端部向下侵入互连图案的表面，可以获得插塞与下层互连图案之间的可靠接触。由此应注意，由于在第二溅射工艺中覆盖插塞顶端部的阻挡金属膜的溅射-蚀刻速率大于互连槽底面处阻挡金属膜的溅射-蚀刻速率，因此可以在基本上不溅射-蚀刻互连槽的底面的情况下，选择性地减少阻挡金属膜在插塞顶端部的膜厚。由此，可以在不降低阻挡金属膜在互连槽底面的功能的情况下，实现与底层互连图案的低阻接触。此外，应注意这样从覆盖通孔底部的阻挡金属膜溅射-蚀刻掉的阻挡金属材料附着到通孔的侧壁表面上，从而即使在通孔具有较大深宽比的情况下，也可以使通过溅射工艺形成的阻挡金属膜实现良好的阶梯覆盖。
从以下结合附图的详细说明中，本发明的其它目的和其它特征将变得更为明显。
附图说明
图1A至图1C为示出根据本发明的现有技术的多层互连结构的形成方法的示意图；
图2A至图2C为示出根据本发明的另一现有技术的多层互连结构的形成方法的示意图；
图3为示出本发明采用的磁电管溅射装置的结构的示意图；
图4为说明本发明原理的示意图；
图5A至图5F为与示出本发明原理的图4相对应的示意图；
图6A和图6B为说明本发明原理的其它示意图；
图7为说明本发明原理的另一示意图；
图8A至图8E为示出根据本发明第一实施例的半导体器件的制造方法的示意图；
图9为详细示出图8B所示步骤的示意图；
图10为说明本发明第一实施例的示意图；
图11A至图11D为说明本发明第一实施例的其它示意图；
图12A至图12C为说明本发明第二实施例的示意图。
具体实施方式
(原理)
图3示出了本发明采用的磁电管溅射装置100的结构。
参照图3，磁电管溅射装置100包括处理室101，其在过滤板(screeningplate)101B的内部限定出一处理空间101A，以从排出口101a将处理空间101A排空，并且将待处理衬底W保持在位于处理室101下部的平台102上。
经由各条管线103A和103B为处理空间101A提供氩气和氮气，并且将诸如Ta靶之类的靶104保持在处理室中，以面向平台102上的衬底W。
靶104连接到直流偏置电源105，并且通过驱动直流偏置电源105在减压环境下于处理空间101A中感生等离子体。由此形成的等离子体使靶104发生溅射，而且由于诸如Ta0或Ta+之类的溅射的活性体(active species)与诸如Ar+之类的等离子体中的稀有气体原子一起到达衬底W，因此在衬底W的表面上实现所需的成膜。
此外，对于图3所示的磁电管溅射装置100，平台偏置电源106连接到平台102，因此可以通过Ar+的碰撞等控制在衬底W的表面上产生的溅射作用。另外，在靶104的后面设置有旋转磁体107，并且通过施加旋转磁体107的磁通在靶104上实现有效和均匀的溅射。
图4为示出在表1中总结的各种工艺条件A-C下在平坦表面上溅射Ta膜时沉积速率(Vd)与溅射-蚀刻速率(Ve)之间的比率(Vd/Ve)的示意图。此外，图5A至图5F为示意性示出与工艺条件A-C相对应的衬底表面的状态的示意图。在上述图中，使用相同的附图标记表示与前面说明的部件相对应的那些部件，并且省略对它们的说明。
表1
    (A)     (B)     (C)
靶功率密度(mW/m2)     16     160     320
偏置功率密度(mW/m2)     10     6     6
压强(Pa)     3E-1-7E-1     6E-2     4E-2
参照图4可见，在使用靶电功率密度大而偏置电功率密度小的一般偏置溅射条件(条件C)的情况下，Ta膜的沉积是主要的(Vd/Ve＞＞1)。这对应于图5C中所示的情形。因此，使得Ta膜沉积在互连槽15A的侧壁表面和底面上以及通孔13A的侧壁表面和底面上，如图5F所示。在这种情况下，在待处理衬底的表面上没有产生溅射作用，并且在互连图案11A(例如图2B中说明的)的表面上没有产生挖掘。
另一方面，在靶电功率密度小的偏置溅射(条件A)的情况下，Ta膜的溅射-蚀刻变为主要的(Vd＜Ve)，如图4所示。这对应于图5A所示的情形。因此，由于在通孔13A的底部产生挖掘，从而如图5D所示在互连图案11A中形成所需的凹部。另一方面，在条件A下进行溅射-蚀刻工艺的情况下，在互连槽15A的底部也产生溅射-蚀刻，因此可能出现这样的情况，即，部分失去覆盖互连槽15A底部的阻挡金属膜16，如图5D所示。
条件B介于条件A与条件C之间，并且使得Ta膜以相同的程度(Vd≈Ve)进行沉积和溅射，如图4所示。这对应于图5B所示的情形。在这种情况下，由于在通孔13A的底部促进了溅射-蚀刻工艺，同时在互连槽15A的底部有效地抑制溅射-蚀刻，因此通过挖掘互连图案11A的表面可以在互连图案11A的表面上形成凹部，如图5E所示。
同时，在图5A至图5F的实验中，本发明的发明人发现通过改变溅射-蚀刻条件可以使通孔13A底部的溅射-蚀刻量和互连槽15A底部的溅射-蚀刻量彼此相对改变。
图6A和图6B为分别示出对于在条件A下进行Ta膜的偏置溅射的情况和在条件B下进行Ta膜的偏置溅射的情况，通孔13A的底部和互连槽15A的底部的溅射-蚀刻情形的示意图。这里，应注意，通过利用图3所示的磁控管溅射装置100同时进行通孔13A底部的溅射-蚀刻和互连槽15A底部的溅射-蚀刻。
参照图6A可见，在条件A下进行偏置溅射工艺时，在通孔13A的底部产生Ta膜中深度为大约19nm的溅射-蚀刻，而在同一条件A下进行溅射-蚀刻工艺时，在互连槽15A的底部产生基本相同深度(即大约20nm)的溅射-蚀刻。
另一方面，在条件B下进行偏置溅射时，类似于图6A所示的情况，在通孔13A的底部产生Ta膜中深度为大约19nm的溅射-蚀刻，同时应注意，互连槽15A底部的溅射-蚀刻量仅为大约5nm。这表明可以在通孔13A的底部选择性地进行溅射-蚀刻，同时保持互连槽15A的底部基本不被蚀刻。
图7为示出在沉积速率Vd与溅射-蚀刻速率Ve之间的比率Vd/Ve多样地改变的情况下，在通孔13A的底部暴露的互连图案11A的溅射-蚀刻量与在互连槽15A的底部的溅射-蚀刻量之间关系的示意图。在图7中，应注意，曲线A表示通孔13A的底部的溅射-蚀刻量，而曲线B表示互连槽15A的底部的溅射-蚀刻量。
参照图7可见，在Vd/Ve的比率落入0.9-1.5范围内的情况下，可以在不溅射-蚀刻互连槽15A的底部的情况下，溅射-蚀刻通孔13A的底部，因此可以对应于通孔13A在下方的互连图案11A中选择性地形成所需的凹部。
在Vd/Ve的比率不在上述范围内并减少至低于0.9的情况下，在互连槽15A的底部也开始溅射-蚀刻，而这表明形成了上文参照图2B说明的结构。另一方面，在Vd/Ve的比率不在上述范围内并超过1.5时，即使在通孔13A的底部也不实施溅射-蚀刻动作，从而不可能在互连图案11A中形成所需的凹部。
从图7可见，优选在Vd/Ve的比率等于或大于0.9但不超过1.5的条件下进行阻挡金属膜16的沉积。
(第一实施例)
图8A至图8E为示出根据本发明第一实施例的具有多层互连结构的半导体器件的制造方法的示意图。
参照图8A，在硅衬底21上形成诸如晶体管之类的有源器件(图中未示出)，并且用绝缘膜21A覆盖硅衬底21。
在绝缘膜21A上，经由诸如SiC或SiN之类的蚀刻停止膜22形成层间绝缘膜23，其中经由诸如Ta之类的阻挡金属膜23a在层间绝缘膜23中嵌入诸如Cu之类的互连图案23A。
在层间绝缘膜23上，例如经由SiC、SiN等的蚀刻停止膜24(例如，厚度为50nm)形成厚度为200nm的下一个层间绝缘膜25。
对于层间绝缘膜23、25以及27，可以使用无机或有机材料的低K介电膜，例如NCS(Nano-Clustering-Silica，纳米聚类硅石)、LKD(Low-KDielectric，低K电介质)、多孔SiLK(Porous-Si-Low-K，低K多孔硅)等等。这些层间绝缘膜可通过涂覆工艺或CVD工艺来形成。此外，蚀刻停止膜22、24以及26可通过CVD工艺来形成。
在图8A所示的步骤中，在层间绝缘膜27中形成宽度例如为200nm的互连槽27A，以暴露层间绝缘膜25的表面，并且在互连槽27A中形成暴露互连图案23A的、直径例如为70nm的通孔25A。
接下来，在图8B所示的步骤中，将图8A所示的结构引入图3所示的磁控管溅射装置100，并且沉积由诸如Ta、Ti、W、Zr等或其合金之类的难熔金属元素构成的阻挡金属膜28，以覆盖互连槽27A的侧壁表面和底面以及通孔25A的侧壁表面和底面。此外，可以将这种难熔金属元素的导电氮化物膜用于阻挡金属膜。
由此，应注意本实施例以两个步骤执行图8B所示的阻挡金属膜28的沉积工艺，第一步骤是在将Vd/Ve的比率设定为充分大于1的条件下进行的，而第二步骤是通过将Vd/Ve的比率设定为0.9或更大但不超过1.5来进行的。
在通过Ta膜形成阻挡金属膜28的情况下，第一步骤是通过例如将施加到靶104的靶电功率密度设定为320-640mW/m2(例如640mW/m2)并且例如将施加到待处理衬底W的偏置电功率密度设定为0-40mW/m2(例如3mW/m2)来进行的，上述情况对应于图4所示的条件C。此外，在第二步骤中，将施加到靶104的靶电功率密度设定为10-60mW/m2并且将施加到衬底W的偏置电功率密度设定为3-20mW/m2(例如10mW/m2)，上述情况对应于图4所示的条件B。此外，在第一和第二步骤的整个过程中，可以在1×10-2至1×10-1Pa的工艺压强范围内进行偏置溅射处理。
在上述第一步骤中，例如以16nm的膜厚沉积阻挡金属膜28，而在第二步骤中，在阻挡金属膜28中出现很少的沉积。相反地，在第二步骤中，在通孔25A的底部暴露的Cu互连图案23A中产生溅射-蚀刻，并且在通孔25A的底部形成深度为10nm或更大的凹部。由此，在通孔25A的底部上沉积的阻挡金属膜28在溅射-蚀刻后在通孔25A的侧壁表面上产生再沉积，并且即使在通孔25A具有较大的深宽比(深度/直径的比率)并且难以通过溅射工艺在通孔的侧壁表面上形成阻挡金属膜的情况下，也可以在通孔25A的侧壁表面上形成具有足够厚度的阻挡金属膜28。
另一方面，在第一和第二步骤中在互连槽27A的底部都没有发生溅射-蚀刻，从而获得图9中示意性示出的结构，其中阻挡金属膜28在通孔25A的侧壁表面处的厚度t2比阻挡金属膜28在通孔25A的底部处的厚度t1大1.5倍或更大(t2＞1.5t1)。由此，应注意在互连槽27A的底部没有发生溅射-蚀刻，在互连槽27A的底部形成与层间绝缘膜25的上主表面相对应的平坦表面。在一个实例中，在膜厚t1的值为2-3nm的情况下，膜厚t2的值为4-8nm。
接下来，在图8C所示的步骤中，通过溅射工艺或CVD工艺在图8B所示的结构上形成膜厚为40-150nm的Cu或Cu合金的种子层29，并且在使用Cu种子层29作为电极的同时通过在图8D所示的步骤中进行电镀工艺，在层间绝缘膜27上形成Cu层30，使得Cu层30经由阻挡金属膜28填充互连槽27A和通孔25A。
在图8C所示的步骤中通过溅射Cu形成种子层29的情况下，所述溅射工艺可以在以下条件下进行：将处理压强设定为1×10-5至10Pa，将靶电功率密度设定为160-960mW/m2并且将偏置电功率密度设定为6-16mW/m2。在图8D所示的步骤中，所述电镀工艺可以通过在硫酸铜电解槽内提供电流密度为7-30A/m2的电流来进行，并且例如形成膜厚为500-2000nm的Cu层30。
此外，在图8E所示的步骤中，例如，通过使用有机酸浆料(organic acidslurry)进行化学机械研磨工艺，对层间绝缘膜27上的Cu层30进行研磨，直到暴露层间绝缘膜27的表面。由此，获得多层互连结构，使得互连槽27A和通孔25A分别被Cu互连图案30A和Cu插塞30B填充。
通过这种多层互连结构，其中Cu插塞30B侵入互连图案23A的表面达5nm或更大的深度，因此在Cu插塞30B与互连图案23A之间实现高度可靠的接触。此外，如上文所述，阻挡金属膜28的厚度在Cu插塞30B的顶端部减小，这有助于实现低阻接触。
此外，图8B所示的第二步骤的偏置溅射条件设定为适中，其中Vd/Ve的比率接近1，因此在互连槽27A的底部处没有失去阻挡金属膜28。由此，不会出现Cu互连图案30A与层间绝缘膜25接触的情形。
此外，不会出现在Cu插塞30B的顶端部失去阻挡金属膜28的情形，因此即使在如图10所示通孔25A偏离互连图案23A的情况下，Cu插塞30B的顶端部仍然被阻挡金属膜覆盖。由此，不会出现Cu从Cu插塞30B扩散到层间绝缘膜23的情况。
图11A和图11B分别为示出图8B所示状态下通孔25A的剖视图和俯视图，而图11C和图11D分别为示出以上说明的图2B所示状态下通孔13A的剖视图和俯视图。
参照图11A和图11B，对于本实施例，在偏置溅射工艺的第二步骤中，在互连槽27A的底面上基本没有发生溅射-蚀刻，因此，可从图11A看出，通孔25A的肩部没有受到蚀刻。这表明在图11B所示的俯视图中，在通孔25A的开口附近没有暴露层间绝缘膜25。
对于根据本发明现有技术的图11C和图11D的实例，如图11C所示，通孔13A的肩部13a受到溅射-蚀刻，因此如图11D所示，在通孔13A的附近易于部分失去阻挡金属膜16。由此，层间绝缘膜13易于暴露。当像这样在肩部13a中失去阻挡金属膜16时，填充通孔13A的Cu插塞13B与层间绝缘膜13直接接触，从而由于Cu原子从插塞13B扩散到层间绝缘膜13而产生诸如短路等问题。
图11A至图11D表明，仅通过从上部观察通孔的开口区可以判断是否产生异常，例如部分失去阻挡金属膜。
因此，在图8B所示的步骤中形成阻挡金属膜28时，通过从上部观察通孔25A的开口区附近的阻挡金属膜28的状态，可以进行检验阻挡金属膜28中是否产生蚀刻损伤的处理。类似地，可以检验在互连槽27A的开口区附近阻挡金属膜28中是否产生蚀刻损伤。
此外，在本实施例中，可以在图8B所示的偏置溅射工艺中多次交替重复执行第一步骤和第二步骤。
(第二实施例)
同时，在进行图8B所示的偏置溅射工艺的第二步骤时、以及此后在进行溅射-蚀刻工艺时，为保护互连槽27A的底部所需的阻挡金属膜28的膜厚，随着进行溅射-蚀刻工艺时的Vd/Ve比率而变化。因此，在此情况下，在第一步骤中，在互连槽27A的底部形成具有较大厚度的阻挡金属膜28。
此外，也可以在第二步骤中，采用数值远远小于1.0的Vd/Ve的比率。
因此，在这种情况下，与先前说明的实施例相比，可以增加图8B所示的第二步骤中的蚀刻量。
另一方面，在形成于互连槽27A的底部上的阻挡金属膜28具有较小膜厚的情况下，根据前一个实施例，在进行溅射-蚀刻工艺时需要抑制蚀刻量。
因此，本实施例将累计沉积量Td与累计蚀刻量Te的比率Td/Te控制为适当值，其中累计沉积量Td为在第一和第二步骤中在绝缘膜27的水平部分(field part)上、即在平坦部或主表面上沉积的阻挡金属膜28的累计沉积量，累计蚀刻量Te表示在第一和第二步骤中从上述水平部分去除的阻挡金属膜28的量，从而在图8B所示的偏置溅射工艺的第一和第二步骤中由阻挡金属膜28保护互连槽27A的底部，注意，在第一步骤中沉积和溅射-蚀刻同时产生，并且在第二步骤中沉积和溅射-蚀刻也同时产生。
图12A至图12C为示出在图8B所示的偏置溅射工艺的第一步骤(1st)和第二步骤(2nd)之间改变与互连槽27A的底部对应的平坦表面上的阻挡金属膜28的沉积量和蚀刻量的情况下，互连槽27A和通孔25A的形状的示意图。在图12A至图12C中的每一幅图中，应注意偏置溅射工艺的第一步骤和第二步骤是在表2所示的条件下进行的，其中应注意，在图12A所示的第一步骤中，互连槽27A在底面处的沉积量为5nm，而在底面处的蚀刻量为1nm。此外，在图12A所示的第二步骤中，可以看出互连槽27A在底面处的沉积量为15nm，而在底面处的蚀刻量为15nm。此外，在图12B所示的第一步骤中，可以看出互连槽27A在底面处的沉积量为15nm，而在底面处的蚀刻量为2nm。在图12B所示的第二步骤中，可以看出互连槽27A在底面处的沉积量为15nm，而在底面处的蚀刻量为15nm。此外，在图12C所示的第一步骤中，可以看出互连槽27A在底面处的沉积量为40nm，而在底面处的蚀刻量为3nm。在图12C所示的第二步骤中，可以看出互连槽27A在底面处的沉积量为15nm，而在底面处的蚀刻量为15nm。
表2
    (A)     (B)     (C)
第一步骤 靶功率密度(mW/m2)     640     640     640
偏置功率密度(mW/m2)     3     3     3
压强(Pa)     4E-2     4E-2     4E-2
第二步骤 靶功率密度(mW/m2)     100     100     100
偏置功率密度(mW/m2) 10  10  10
压强(Pa) 1E-2-1E-1  1E-2-1E-1  1E-2-1E-1
因此，对于图12A所示的实例，可以看出步骤1和2的累计沉积量Td为20nm，而步骤1和2的累计蚀刻量Te为16nm。因此，在这种情况下，相应于累计沉积量Td与累计蚀刻量Te之间的Td/Te比率为1.25，在互连槽27A的底部部分失去阻挡金属膜28。
另一方面，在图12B所示的实例中，可以看出步骤1和2的累计沉积量Td为30nm，而步骤1和2的累计蚀刻量Te为17nm。因此，在这种情况下，防止了在互连槽27A的底部失去阻挡金属膜28，并且在通孔25A的底部形成侵入互连图案23A的凹部。在图12B所示的情况下，应注意累计沉积量Td与累计蚀刻量Te之间的Td/Te比率为1.76。
另一方面，在图12C所示的实例中，可以看出步骤1和2的累计沉积量Td为55nm，而步骤1和2的累计蚀刻量Te为18nm。因此，在这种情况下，防止了在互连槽27A的底部失去阻挡金属膜28，同时也抑制了在通孔25A的底部形成侵入互连图案23A的凹部。
由于引起在通孔25A的底部形成溅射蚀刻同时抑制在互连槽27A的底部失去阻挡金属膜28的Td/Te比率的范围随着在通孔25A底部的溅射-蚀刻速率以及在互连槽27A底部的溅射-蚀刻速率而变化，因此可以得出，当上述比率Td/Te小于1.5时，在互连槽27A的底部部分至少失去部分阻挡金属膜28，并且暴露下面的层间绝缘膜25。此外，可以得出，在Td/Te比率超过3.0的情况下，在通孔25A的底部没有获得充分的溅射-蚀刻。
由以上内容可以得出，在图8B所示的偏置溅射工艺的第一步骤和第二步骤整个过程中，优选将Td/Te比率控制为等于或大于1.5但不超过3.0(1.5≤Td/Te≤3.0)。
如参照图7说明的，尽管通过控制Vd/Ve的比率可以控制在通孔25A底部的蚀刻速率与在互连槽27A底部的蚀刻速率之间的比率，但是存在物理上难以完全抑制在互连槽27A的底面上失去阻挡金属膜28的情况，因此优选地，除了控制Vd/Ve的比率之外，使用本实施例对Td/Te的比率进行控制。
在将Td/Te的比率控制在上述范围内的情况下，通孔25A底部的蚀刻速率Vb与互连槽27A底部的蚀刻速率Vt之间的比率Vb/Vt保持等于或大于3(Vb/Vt≥3)，因此，可以在通孔25A的底部执行蚀刻工艺，同时抑制在互连槽27A底部的蚀刻。
尽管已经结合优选实施例说明了本发明，但应注意本发明并不限于这些特定实施例，在不脱离本发明范围的情况下，可进行各种变化和修改。

Claims (19)

1.一种半导体器件，包括：
第一互连图案，嵌入第一绝缘膜中；
第二绝缘膜，在所述第一绝缘膜的上方覆盖所述第一互连图案；
互连槽，形成在所述第二绝缘膜的上部；
通孔，在所述第二绝缘膜的下部从所述互连槽向下延伸，所述通孔暴露所述第一互连图案；
第二互连图案，填充所述互连槽；
插塞，在所述通孔中从所述第二互连图案向下延伸，并且与所述第一互连图案接触；以及
阻挡金属膜，形成在所述第二互连图案与所述互连槽之间，所述阻挡金属膜连续地覆盖所述插塞的表面，
其中，所述插塞具有一顶端部，该顶端部穿过所述第一互连图案的表面侵入所述第一互连图案，
所述互连槽具有平坦的底面，以及
所述阻挡金属膜在所述插塞的侧壁表面处的膜厚比在所述插塞的所述顶端部处的膜厚大。
2.根据权利要求1所述的半导体器件，其中所述阻挡金属膜在所述插塞的所述侧壁表面处的厚度是所述阻挡金属膜在所述插塞的所述顶端部处的厚度的1.5倍或更大。
3.根据权利要求1所述的半导体器件，其中所述插塞的所述顶端部侵入所述第一互连图案超过5nm的深度。
4.一种制造半导体器件的方法，该方法包括以下步骤：
在覆盖导体图案的绝缘膜中形成开口，以暴露所述导体图案；
在所述绝缘膜上沉积导体膜，以连续地覆盖所述绝缘膜的主表面以及所述开口的侧壁表面和底面；以及
经由所述导体膜在所述绝缘膜上沉积导体材料，使得所述导体材料经由所述导体膜填充所述开口，
其中，所述沉积导体膜的步骤包括：
第一溅射步骤，在所述绝缘膜的所述主表面上的沉积速率变得大于所述主表面上的溅射-蚀刻速率的第一条件下沉积所述导体膜；以及
第二溅射步骤，在所述绝缘膜的所述主表面上的沉积速率变得基本等于所述主表面上的溅射-蚀刻速率的第二条件下沉积所述导体膜。
5.根据权利要求4所述的方法，其中在所述沉积导体膜的步骤中多次重复执行所述第一溅射步骤和所述第二溅射步骤。
6.根据权利要求4所述的方法，其中在所述第一溅射步骤中，所述第一条件设定为在所述开口处不去除所述导体图案的表面，并且在所述第二溅射步骤中，所述第二条件设定为去除所述导体图案的所述表面的一部分。
7.根据权利要求4所述的方法，其中所述第一条件和所述第二条件是根据所述绝缘膜的所述主表面上的沉积速率Vd与溅射-蚀刻速率Ve之间的比率Vd/Ve来确定的，使得在所述第一条件下满足Vd/Ve＞1，在所述第二条件下满足0.9≤Vd/Ve≤1.4。
8.根据权利要求4所述的方法，其中所述第一条件和所述第二条件是根据在所述第一溅射步骤和所述第二溅射步骤中所述导体膜在所述绝缘膜的所述主表面上的累计沉积量Td与累计蚀刻量Te之间的比率Td/Te来确定的，使得满足1.5≤Td/Te≤3.0。
9.根据权利要求4所述的方法，其中所述第二溅射步骤的第二条件是根据通孔底部的溅射-蚀刻速率Vb与互连槽底部的溅射-蚀刻速率Vt之间的比率Vb/Vt来确定的，使得在所述第二条件下满足Vb/Vt≥3。
10.根据权利要求4所述的方法，其中所述第二溅射步骤是通过将靶功率密度设定为10mW/m2或更大但不超过160mW/m2、以及通过将衬底偏置功率密度设定为3mW/m2或更大但不超过20mW/m2来进行的。
11.根据权利要求4所述的方法，其中所述沉积导体膜的步骤是通过将溅射离子体的压强设定为1×10-2Pa或更大但不超过1×10-1Pa来进行的。
12.根据权利要求4所述的方法，其中所述导体膜包含从Ta、Ti、W和Zr构成的集合中选择的一种或多种难熔金属元素。
13.根据权利要求4所述的方法，其中所述导体材料填充所述开口的步骤包括以下步骤：在所述导体膜上形成Cu或含Cu化合物的种子层；以及在所述种子层上填充Cu作为所述导体材料。
14.根据权利要求13所述的方法，其中所述含Cu化合物包含从Al、Ti、Zr、Ni、Ag和Pd构成的集合中选择的一种或多种元素。
15.根据权利要求4所述的方法，其中该方法还包括以下步骤：通过从所述绝缘膜的向上方向观察所述导体膜的状态，来检验在所述开口附近所述导体膜中是否出现蚀刻损伤。
16.根据权利要求5所述的方法，其中在所述第一溅射步骤中，所述第一条件设定为在所述开口处不去除所述导体图案的表面，并且在所述第二溅射步骤中，所述第二条件设定为去除所述导体图案的所述表面的一部分。
17.根据权利要求5所述的方法，其中所述第一条件和所述第二条件是根据所述绝缘膜的所述主表面上的沉积速率Vd与溅射-蚀刻速率Ve之间的比率Vd/Ve来确定的，使得在所述第一条件下满足Vd/Ve＞1，在所述第二条件下满足0.9≤Vd/Ve≤1.4。
18.根据权利要求5所述的方法，其中所述第一条件和所述第二条件是根据在所述第一溅射步骤和所述第二溅射步骤中所述导体膜在所述绝缘膜的所述主表面上的累计沉积量Td与累计蚀刻量Te之间的比率Td/Te来确定的，使得满足1.5≤Td/Te≤3.0。
19.根据权利要求5所述的方法，其中所述第二溅射步骤的第二条件是根据通孔底部的溅射-蚀刻速率Vb与互连槽底部的溅射-蚀刻速率Vt之间的比率Vb/Vt来确定的，使得在所述第二条件下满足Vb/Vt≥3。
CN2007101033093A 2006-09-20 2007-05-18 半导体器件及其制造方法 Expired - Fee Related CN101150112B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006254426A JP5162869B2 (ja) 2006-09-20 2006-09-20 半導体装置およびその製造方法
JP2006-254426 2006-09-20
JP2006254426 2006-09-20

Publications (2)

Publication Number Publication Date
CN101150112A true CN101150112A (zh) 2008-03-26
CN101150112B CN101150112B (zh) 2010-06-02

Family

ID=39187740

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101033093A Expired - Fee Related CN101150112B (zh) 2006-09-20 2007-05-18 半导体器件及其制造方法

Country Status (5)

Country Link
US (2) US20080067680A1 (zh)
JP (1) JP5162869B2 (zh)
KR (1) KR100857968B1 (zh)
CN (1) CN101150112B (zh)
TW (1) TWI340428B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102971851A (zh) * 2010-07-09 2013-03-13 佳能株式会社 固态图像拾取设备
CN103681550A (zh) * 2012-08-28 2014-03-26 三星电子株式会社 半导体器件和制造方法
CN106030792A (zh) * 2014-02-28 2016-10-12 高通股份有限公司 选择性导电阻挡层形成

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
US7682966B1 (en) 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
US8030778B2 (en) * 2007-07-06 2011-10-04 United Microelectronics Corp. Integrated circuit structure and manufacturing method thereof
JP5272221B2 (ja) * 2008-05-26 2013-08-28 ルネサスエレクトロニクス株式会社 半導体装置
US7964966B2 (en) * 2009-06-30 2011-06-21 International Business Machines Corporation Via gouged interconnect structure and method of fabricating same
WO2011077580A1 (ja) 2009-12-26 2011-06-30 キヤノン株式会社 固体撮像装置および撮像システム
KR101056247B1 (ko) 2009-12-31 2011-08-11 삼성모바일디스플레이주식회사 화소 및 이를 이용한 유기전계발광 표시장치
US8609540B2 (en) * 2011-06-20 2013-12-17 Tessera, Inc. Reliable packaging and interconnect structures
JP6061181B2 (ja) 2012-08-20 2017-01-18 ローム株式会社 半導体装置
US10032712B2 (en) 2013-03-15 2018-07-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure
US20160300757A1 (en) * 2015-04-07 2016-10-13 Applied Materials, Inc. Dielectric constant recovery
US10975465B2 (en) * 2016-05-16 2021-04-13 Ulvac, Inc. Method of forming internal stress control film
JP7062535B2 (ja) * 2018-06-27 2022-05-06 株式会社アルバック スパッタ成膜方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6290825B1 (en) * 1999-02-12 2001-09-18 Applied Materials, Inc. High-density plasma source for ionized metal deposition
US6451177B1 (en) * 2000-01-21 2002-09-17 Applied Materials, Inc. Vault shaped target and magnetron operable in two sputtering modes
US6277249B1 (en) 2000-01-21 2001-08-21 Applied Materials Inc. Integrated process for copper via filling using a magnetron and target producing highly energetic ions
JP2001284449A (ja) 2000-03-31 2001-10-12 Sony Corp 半導体装置の製造方法
US6624066B2 (en) * 2001-02-14 2003-09-23 Texas Instruments Incorporated Reliable interconnects with low via/contact resistance
US6689684B1 (en) * 2001-02-15 2004-02-10 Advanced Micro Devices, Inc. Cu damascene interconnections using barrier/capping layer
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US7186648B1 (en) * 2001-03-13 2007-03-06 Novellus Systems, Inc. Barrier first method for single damascene trench applications
US6642146B1 (en) * 2001-03-13 2003-11-04 Novellus Systems, Inc. Method of depositing copper seed on semiconductor substrates
US6607977B1 (en) 2001-03-13 2003-08-19 Novellus Systems, Inc. Method of depositing a diffusion barrier for copper interconnect applications
JP2003068848A (ja) * 2001-08-29 2003-03-07 Fujitsu Ltd 半導体装置及びその製造方法
JP3540302B2 (ja) * 2001-10-19 2004-07-07 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US6887786B2 (en) * 2002-05-14 2005-05-03 Applied Materials, Inc. Method and apparatus for forming a barrier layer on a substrate
JP4193438B2 (ja) * 2002-07-30 2008-12-10 ソニー株式会社 半導体装置の製造方法
JP4242136B2 (ja) * 2002-10-31 2009-03-18 富士通マイクロエレクトロニクス株式会社 配線構造の形成方法
US7241696B2 (en) * 2002-12-11 2007-07-10 International Business Machines Corporation Method for depositing a metal layer on a semiconductor interconnect structure having a capping layer
JP2005072384A (ja) * 2003-08-26 2005-03-17 Matsushita Electric Ind Co Ltd 電子デバイスの製造方法
US20050112957A1 (en) * 2003-11-26 2005-05-26 International Business Machines Corporation Partial inter-locking metal contact structure for semiconductor devices and method of manufacture
US20050151263A1 (en) * 2004-01-08 2005-07-14 Fujitsu Limited Wiring structure forming method and semiconductor device
US7071095B2 (en) * 2004-05-20 2006-07-04 Taiwan Semiconductor Manufacturing Company Barrier metal re-distribution process for resistivity reduction
JP2006216787A (ja) * 2005-02-03 2006-08-17 Renesas Technology Corp 半導体装置およびその製造方法
JP4589787B2 (ja) * 2005-04-04 2010-12-01 パナソニック株式会社 半導体装置
JP2007027347A (ja) * 2005-07-15 2007-02-01 Sony Corp 半導体装置およびその製造方法
DE102005057075B4 (de) * 2005-11-30 2012-04-26 Advanced Micro Devices, Inc. Halbleiterbauelement mit einer Kupferlegierung als Barrierenschicht in einer Kupfermetallisierungsschicht und Verfahren zu dessen Herstellung
US7528066B2 (en) * 2006-03-01 2009-05-05 International Business Machines Corporation Structure and method for metal integration
JP2008041700A (ja) * 2006-08-01 2008-02-21 Tokyo Electron Ltd 成膜方法、成膜装置及び記憶媒体
DE102007004860B4 (de) * 2007-01-31 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102971851A (zh) * 2010-07-09 2013-03-13 佳能株式会社 固态图像拾取设备
US9166090B2 (en) 2010-07-09 2015-10-20 Canon Kabushiki Kaisha Solid-state image pickup device
CN102971851B (zh) * 2010-07-09 2016-04-06 佳能株式会社 固态图像拾取设备
CN103681550A (zh) * 2012-08-28 2014-03-26 三星电子株式会社 半导体器件和制造方法
CN103681550B (zh) * 2012-08-28 2018-09-14 三星电子株式会社 半导体器件和制造方法
CN109166836A (zh) * 2012-08-28 2019-01-08 三星电子株式会社 半导体器件和制造方法
CN109166836B (zh) * 2012-08-28 2022-03-29 三星电子株式会社 半导体器件和制造方法
CN106030792A (zh) * 2014-02-28 2016-10-12 高通股份有限公司 选择性导电阻挡层形成
CN106030792B (zh) * 2014-02-28 2017-09-22 高通股份有限公司 选择性导电阻挡层形成

Also Published As

Publication number Publication date
TWI340428B (en) 2011-04-11
TW200816377A (en) 2008-04-01
JP5162869B2 (ja) 2013-03-13
CN101150112B (zh) 2010-06-02
US20110021020A1 (en) 2011-01-27
US20080067680A1 (en) 2008-03-20
KR20080026467A (ko) 2008-03-25
KR100857968B1 (ko) 2008-09-10
JP2008078300A (ja) 2008-04-03

Similar Documents

Publication Publication Date Title
CN101150112B (zh) 半导体器件及其制造方法
US7517736B2 (en) Structure and method of chemically formed anchored metallic vias
TWI406361B (zh) 於互連應用中形成可靠介層接觸之結構及方法
CN101617394B (zh) 降低BEoL互连结构中的总介电常数的工艺集成方案
JP4832807B2 (ja) 半導体装置
US7470612B2 (en) Method of forming metal wiring layer of semiconductor device
US7193327B2 (en) Barrier structure for semiconductor devices
US20080128907A1 (en) Semiconductor structure with liner
US6472231B1 (en) Dielectric layer with treated top surface forming an etch stop layer and method of making the same
US6303498B1 (en) Method for preventing seed layer oxidation for high aspect gap fill
US6586842B1 (en) Dual damascene integration scheme for preventing copper contamination of dielectric layer
US20070173061A1 (en) Copper metal interconnection with a local barrier metal layer
US6518173B1 (en) Method for avoiding fluorine contamination of copper interconnects
US6576982B1 (en) Use of sion for preventing copper contamination of dielectric layer
CN100530565C (zh) 半导体器件及其制造方法
JP2005044910A (ja) 配線形成方法及び配線形成装置
US6656834B1 (en) Method of selectively alloying interconnect regions by deposition process
KR100752174B1 (ko) 2개의 시드층을 이용한 반도체 소자의 구리 배선 형성 방법
US20100203722A1 (en) Semiconductor Device Having a Second Level of Metallization Formed over a First Level with Minimal Damage to the First Level and Method
US6577009B1 (en) Use of sic for preventing copper contamination of dielectric layer
US7038320B1 (en) Single damascene integration scheme for preventing copper contamination of dielectric layer
US20070152341A1 (en) Copper wiring protected by capping metal layer and method for forming for the same
US20080067681A1 (en) Interconnection structure and manufacturing method thereof
KR20050118465A (ko) 반도체 소자의 금속배선 형성 방법
JP2010010337A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081107

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20081107

Address after: Tokyo, Japan

Applicant after: FUJITSU MICROELECTRONICS Ltd.

Address before: Kawasaki, Kanagawa, Japan

Applicant before: Fujitsu Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Japan's Kanagawa Prefecture Yokohama

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Japan's Kanagawa Prefecture Yokohama

Patentee before: Fujitsu Microelectronics Ltd.

CP02 Change in the address of a patent holder

Address after: Japan's Kanagawa Prefecture Yokohama

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100602

Termination date: 20200518