KR101127016B1 - 반도체 소자의 구리 배선 형성 방법 - Google Patents

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Abstract

본 발명은, 반도체 기판 상부에 비아 홀과 금속 배선 트렌치를 구비한 절연막 패턴을 형성하는 단계, 상기 절연막 패턴의 표면에 확산 장벽층을 형성하는 단계, 상기 확산 장벽층 상부에 시드층을 형성하는 단계, 상기 절연막 패턴의 상부면에 형성된 시드층을 제거하여 상기 절연막 패턴 상부면의 확산 장벽층을 노출시키는 단계, 상기 비아 홀 및 금속 배선 트렌치를 부분적으로 매립하여 부분적인 금속 매립층을 형성하는 단계, 상기 부분적인 금속 매립층의 표면에 열처리 공정을 수행하는 단계 및 상기 비아 홀 및 금속 배선 트렌치를 추가적으로 매립하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법을 제공한다. 이로써, 높은 단차비를 갖는 좁은 비아 및 트렌치를 내부 보이드 없이 완전히 매립하여 금속 배선을 형성하는 것이 가능하다.
부분적인 금속 매립층, 시드층, 확산 장벽층

Description

반도체 소자의 구리 배선 형성 방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}
도 1a 는 내지 도 1e 는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 따라 금속 배선을 형성하는 공정을 나타내는 단면도.
<도면의 주요부분에 대한 부호의 설명>
100, 130, 135: 절연층
100a: 하지 금속층 105, 115: 식각 장벽층
110: 비아 홀 120: 금속 배선 트렌치
125: 하드 마스크 140: 절연막 패턴
140a: 절연막 패턴의 상부면 150: 확산 장벽층
160: 시드층(또는 활성화층) 170: 금속 매립층
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 더욱 상세하게는, 절연막 패턴의 비아와 트렌치를 내부 보이드 없이 완전히 금속층으로 매립할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자에 금속 배선을 형성하는데 있어서, 종래부터 전해 도금법, 무전해 도금법, PVD법 및 CVD법 등 다양한 금속 증착법들이 적용되어 왔다.
특히, 무전해 도금법은 외부에서 전기를 가하지 않고도 무전해 도금 용액 내에 존재하는 물질들의 자발적인 산화?환원 반응에 의하여 막(예를 들면, 구리막)을 형성시키는 방법이다. 이 경우, 무전해 도금 용액 내에는 용액 안정 또는 pH 조절 등을 위한 첨가제가 들어가거나, 액상 반응을 억제하기 위한 환원제가 포함되기도 한다. 무전해 도금의 경우에는 도금되어야 할 표면에서 자발적으로 산화?환원 반응이 일어나 도금이 진행되어야 하기 때문에, 그 표면이 활성화되어야 하며, 이러한 활성화를 위해 활성화 욕(Activation Bath)에 담구어 Pd 와 같은 활성화 입자를 형성시킨다.
그러나, Pd 입자는 구리막의 불순물로 작용하여 구리막의 비저항을 높이는 문제점이 있다. 이러한 문제를 해결하기 위해, 보호막으로서 Al 을 증착하는 방법이 제안되었는데, 이는 표면에 증착된 Al 이 무전해 도금액의 높은 pH 로 인해 용해되면서 구리막 표면이 드러나도록 하여 추가적인 표면 활성화가 필요없도록 하는 방법이다.
상술한 바와 같은 종래의 무전해 도금법을 이용한 금속 배선 매립 공정에서는, 금속 배선이 형성되는 영역 이외의 영역 표면도 활성화되어, 그 표면에도 금속막이 형성되는 문제점을 가지고 있다. 이러한 비정상적인 막성장으로 인해 무전해 도금법만을 이용하여 금속 배선을 증착하는데에는 한계가 있다.
이러한 한계를 극복하기 위해 PVD법으로 구리 확산 방지막과 구리 시드층을 증착하고 그 상부에 전기 도금법으로 구리막을 형성하여 비아나 트렌치를 매립한 후 CMP 공정으로 다층 금속 배선 공정을 마무리하는 방식이 제안되고 있다. 그러나, PVD 구리 시드층은 층덮힘성이 열악하기 때문에, 높은 단차비를 가지는 좁은 비아와 트렌치에 오버행(Overhang)이 형성되거나 증착 불연속점이 발생하게 된다. 이로 인해 후속 구리 전기도금 공정에서 비아 내부에 보이드(Void)가 형성되는 문제가 있다. 이에 대한 대안으로, CVD법으로 구리 시드층을 형성하는 기술에 관한 연구가 진행되고 있으나, 열악한 접착성이나 공정 안정성 및 고비용 등의 문제로 그 해결책을 제시하지 못하고 있는 실정이다.
본 발명은, 상술한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로, 보이드 없이 비아와 트렌치를 매립할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 기판 상부에 비아 홀과 금속 배선 트렌치를 구비한 절연막 패턴을 형성하는 단계; 상기 절연막 패턴의 표면에 확산 장벽층을 형성하는 단계; 상기 확산 장벽층 상부에 시드층을 형성하는 단계; 상기 절연막 패턴의 상부면에 형성된 시드층을 제거하여 상기 절연막 패턴 상부면의 확산 장벽층을 노출시키는 단계; 상기 비아 홀 및 금속 배선 트렌치를 부분적으로 매립하여 부분적인 금속 매립층을 형성하는 단계; 상기 부분적인 금속 매립층의 표면에 열처리 공정을 수행하는 단 계; 및 상기 비아 홀 및 금속 배선 트렌치를 추가적으로 매립하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 절연막 패턴의 상부면에 형성된 시드층을 제거하고 부분적인 금속 매립 공정을 실시한 후에 후속 매립 공정을 실시하기 때문에, 금속 배선 증착에 있어서의 불연속으로 인한 보이드가 형성되지 않도록 할 수 있으며, 이로써 접착성 및 안정성이 높게 금속 배선을 형성하는 것이 가능하다.
이하, 첨부도면을 참조하여, 본 발명의 바람직한 실시형태에 대해 상세하게 설명한다.
도 1a 는 내지 도 1e 는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 따라 금속 배선을 형성하는 공정을 나타내는 단면도이다.
우선, 도 1a 를 참조하면, 반도체 기판(미도시) 위에 하지 금속층(100a)을 포함하는 절연층(100)을 적층하고, 그 위에는 식각 장벽층(105), 절연층(130), 트렌치 레벨 식각 장벽층(115), 트렌치 레벨 절연층(135) 및 하드 마스크(125)를 적층한다. 비아 퍼스트(Via First)나 트렌치 퍼스트(Trench First) 등의 공정으로 비아 홀(110)과 금속 배선 트렌치(120)를 형성하여 절연막 패턴(140)을 완성한다. 그리고, 절연막 패턴(140)의 표면에 확산 장벽층(150)을 형성한다. 상기 확산 장벽층(150)은, TiNx, Ta, TaNx, TaCx, WxN, TiSiNx 또는 WSiNx 으로 구성되거나 이들의 조합으로 구성되며, 이온화 PVD법, CVD법, ALD법 등의 증착법으로 형성할 수 있다. 참고로, 도 1a 에는 이중 다마신 패턴만을 나타내고 있으나, 본 발명이 단일 다마신 패턴 등 다마신 패턴의 층 수에 구속되지 않고 적용 가능하다는 것은 당업자라 면 이해할 수 있을 것이다.
도 1b 를 참조하면, 확산 장벽층(150) 위에 상술한 무전해 도금법의 수행에 필요한 시드층(또는 활성화층: 160)을 형성한다. 상기 시드층(160)은 PVD법, CVD법, ALD법 등의 증착법으로 형성할 수 있으며, 특정한 증착법에 한정되는 것은 아니다. 또한, 시드층(160)은 구리 또는 확산 장벽층(150)보다 비저항이 작은 구리 이외의 금속으로 형성하는 것이 바람직하며, 예를 들면 Cu, Ni, Mo, Ti, Al 또는 Pt 로 형성된다.
절연막 패턴(140)의 상부면(140a)에 시드층(160)이 형성되어 있는 상태에서 그대로 무전해 도금법을 실시할 경우 종래기술에서와 같이 비정상적인 막성장이 일어나기 때문에, 이 상부면(140a) 상에 형성된 시드층(160)을 제거하는 공정을 실시할 필요가 있다. 도 1c 을 참조하면, 절연막 패턴(140)의 상부면(140a) 상에 형성된 시드층(160)을 한다. 상기 제거 공정은, 예를 들면, 하지 금속층(100a)이 W 나 Al 인 경우에는 RF 플라즈마 식각에 의해 실시하고, 하지 금속층(100a)가 구리인 경우에는 리액티브 클리닝(Reactive Cleaning)법으로 실시하는 것이 바람직하며, 제거 공정이 완료되면 상부면(140a) 상에서 확산 장벽층(150)이 노출된다. 한편, 상부면(140a)의 시드층(160)을 제거한 후 무전해 도금 공정을 실시하여 제 2 시드층(미도시)을 형성하여도 좋다.
다음으로, 도 1d 를 참조하면, 부분적으로 금속 매립층(170)을 형성한다. 이는 비아 내부에 보이드가 형성되지 않도록 하기 위함이다. 금속 매립층(170)을 형성할 때에는 상술한 무전해 도금법 등을 이용할 수 있으며, 도 1c 의 제거 공정이 끝난 후 시간적 간격없이 실시하는 것이 바람직하다. 또한, 부분적인 금속 매립층(170)의 표면을 열처리하여 활성화시키는 공정을 수행한 후 후속 공정을 진행하는 것이 바람직하다. 이 열처리 공정은 제 2 시드층(미도시)을 포함한 2중 시드층이나 부분적인 금속 매립층(170)의 결정 구조를 조대화시켜서 EM 특성을 향상시키기 위한 것이며, 이러한 열처리 방법으로는, 스핀 앤드 린스 드라이(Spin & Rinse Dry)법이나 수소, 헬륨, 아르곤 등의 기체를 이용한 아닐링(Annealing)법을 들 수 있다.
도 1e 를 참조하면, 비아 홀과 금속 배선 트렌치를 추가적으로 매립하여 금속 배선을 완성한다. 부분적인 금속 매립층(170)의 표면에 무전해 도금법 등의 전기 도금을 실시하여 금속층을 추가적으로 도금한 후 CMP 공정을 수행하여 후속 매립 공정을 마무리하면 된다.
본 발명의 금속 배선 형성 방법에 따르면, 비아 내부에 보이드를 형성하기 않고 완전히 다마신 패턴 내부를 매립할 수 있으며, 이로써 비아 저항을 낮추고 안정한 다층 구리 배선을 형성할 수 있다.

Claims (9)

  1. 반도체 기판 상부에 비아 홀과 금속 배선 트렌치를 구비한 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴의 표면에 확산 장벽층을 형성하는 단계;
    상기 확산 장벽층 상부에 제1 시드층을 형성하는 단계;
    상기 절연막 패턴의 상부면에 형성된 상기 제1 시드층에 대한 제거 공정을 실시하여 상기 절연막 패턴의 상부면 상의 확산 장벽층을 노출시키는 단계;
    상기 제1 시드층 상에 무전해 도금 공정을 실시하여 제2 시드층을 형성하는 단계;
    상기 비아 홀 및 금속 배선 트렌치에 상기 트렌치의 높이 보다 낮은 높이까지 무전해 도금 공정으로 부분 매립 공정을 실시하여 부분적인 금속 매립층을 형성하는 단계;
    상기 부분적인 금속 매립층의 표면에 열처리 공정을 수행하는 단계; 및
    상기 비아 홀 및 금속 배선 트렌치를 추가적으로 매립하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 열처리 공정은 수소 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 3 항에 있어서,
    상기 열처리 공정은 상기 수소 분위기에 아르곤, 헬륨 또는 질소를 첨가하여 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1시드층은 PVD법, CVD법 또는 ALD법으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 제1 시드층은, Cu, Ni, Mo, Ti, Al 또는 Pt 층인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 확산 장벽층은 TiNx, Ta, TaNx, TaCx, WxN, TiSiNx, WSiNx 및 이들의 조합 중 어느 하나로 구성되며, 이온화 PVD법, CVD법 또는 ALD법으로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제 1 항에 있어서,
    상기 제거 공정과 상기 부분 매립 공정은 시간 지연 없이 연속적으로 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  9. 제 1 항에 있어서,
    상기 제거 공정은 RF 플라즈마 처리 또는 리액티브 클리닝(Reactive Cleaning)법으로 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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