KR20040033260A

KR20040033260A - 반도체 장치의 제조 방법

Info

Publication number: KR20040033260A
Application number: KR1020030070498A
Authority: KR
Inventors: 호리꼬시히로시; 세가와유지; 노가미다께시
Original assignee: 소니 가부시끼 가이샤
Priority date: 2002-10-11
Filing date: 2003-10-10
Publication date: 2004-04-21
Also published as: TWI233180B; JP3636186B2; US20050003654A1; JP2004134667A; US6979645B2; TW200414426A

Abstract

본 발명의 반도체 장치의 제조 방법은 Cu 등의 배선을 갖는 반도체 장치를 제조할 시 Co계 재료 상에 무전해 도금 공정시 수행된 촉매 공정에서 배선 상의 침식에 의한 손상을 억제할 수 있으며, 이 방법은 반도체 기판에 형성된 제1 절연막 상에 첨가물을 포함하는 금속 배선을 형성하는 단계, 및 금속 배선의 구성 원소의 확산을 방지하기 위한 베리어층을 금속 배선 상에 형성하는 단계를 구비하며, 상기 첨가물은 금속 배선의 형성 단계에서 베리어층을 형성시 금속 배선의 침식을 감소시키는 원소이다.

Description

반도체 장치의 제조 방법{METHOD OF PRODUCING SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치를 제조하는 방법에 관한 것으로, 특히 구리(Cu) 배선을 갖는 반도체 장치의 제조 방법에 관한 것이다.

LSI 및 타 반도체 장치에서는, 디자인 룰의 축소화에 수반하여, 축소된 배선에서의 배선 용량의 저감이 필요해져 왔다. 이 때문에, 배선 재료로는 구리(Cu)가 널리 사용되고 있다. Cu 배선을 적용하면, 배선 용량의 저감은 물론, 배선의 신뢰성도 향상된다는 것이 알려져 있다.

상기 Cu를 이용하여 매립 금속 배선을 구성한 반도체 장치와 그 제조 방법에 대하여 설명한다.

도 1은 Cu를 이용하여 매립 금속 배선을 구성한 반도체 장치의 단면도이다.

도시되지 않은 트랜지스터 등의 반도체 소자가 형성된 반도체 기판(100) 위를 피복하여, 예를 들면 산화 실리콘 등의 절연성 재료로 이루어지는 층간 절연막(101)이 형성되며, 싱글 다마신법 혹은 듀얼 다마신법에 의한 배선용 홈(101a, 101b)이 층간 절연막(11) 상에 형성되어 있다. 듀얼 다마신법의 경우에는 배선용 홈의 저면에 반도체 기판(100) 등에 도달하는 컨택트 홀이 제공되어 있는 구성이다.

배선용 홈(101a, 101b)의 내벽을 피복하도록 예를 들면, Ta, TaN, TiN, W, WN 등으로 이루어지는 배리어층(102)이 형성되어 있으며, 그 내측에 배선용 홈(101a, 101b)을 매립하도록 Cu로 이루어지는 매립 금속 배선(103a, 103b)이 형성되어 있다.

상기 배선용 홈(101a, 101b)에 매립된 매립 금속 배선(103a, 103b)을 피복하여 전면에 질화 실리콘으로 이루어지는 배리어 절연막(104)이 형성되어 있으며, 그 상층에 예를 들면, 산화 실리콘 등의 절연성 재료로 이루어지는 상층 절연막(105)이 형성되어 있다.

다음으로, 상기 Cu를 이용하여 매립 금속 배선을 구성한 반도체 장치의 제조 방법에 대하여 설명한다.

먼저, 도 2a에 도시한 바와 같이, 도시되지 않은 트랜지스터 등의 반도체 소자가 형성된 반도체 기판(100) 위를 피복하여, 예를 들면 CVD(Chemical Vapor Deposition)법에 의해, 산화 실리콘 등의 절연성 재료를 피착함으로써, 층간 절연막(101)을 형성하고, 포토리소그래피 공정 및 RIE(Reactive Ion Etching) 등의 에칭 처리 등에 의해 배선용 홈(101a, 101b)을 층간 절연막(11)에 형성한다.

다음으로, 도 2b에 도시한 바와 같이, 예를 들면 스퍼터링법 혹은 CVD법에 의해 Ta, TaN, TiN, W, WN 등을 퇴적시켜서 배리어층(102)을 형성한다.

다음으로, 대기에 노출되지 않고, 상기 배리어층(102)의 형성에 이어서, 베리어층(102)을 피복하여 전면에 Cu 시드층(seed layer)을 형성한다.

다음으로, 전해 도금 처리에 의해 Cu의 시드층을 성장시켜서, Cu의 매립 도전층(103)을 형성한다.

다음으로, 도 3a에 도시한 바와 같이, 예를 들면 CMP(Chemical Mechanical Polishing)법 혹은 전해 연마 처리 등에 의해 매립 도전층(103)의 상면부터 연마하여, 배선용 홈(101a, 101b)의 외부에서의 Cu를 제거하고, 배선용 홈(101a, 101b)에 매립된 매립 금속 배선(103a, 103b)을 취득한다. 이 때, 배리어층(102)에 대해서도 배선용 홈(101a, 101b)의 외측 일부분은 제거된다.

다음으로, 도 3b에 도시한 바와 같이, 예를 들면 스퍼터링법 혹은 CVD법에 의해 질화 실리콘을 퇴적시켜, 배리어 절연막(104)을 형성한다.

다음으로, 배리어 절연막(104)의 상층에, 예를 들면 CVD법에 의해 산화 실리콘 등의 절연성 재료를 퇴적시켜, 상층 절연막(105)을 형성한다.

이상으로, 도 1에 도시하는 Cu를 이용하여 매립 금속 배선을 구성한 반도체 장치를 제조할 수 있다.

상기 구성의 Cu 배선에서는 (1) Cu의 산화 실리콘 절연막 속으로의 확산을억제하기 위해, 유전율이 높은 SiN, SiC 등의 배리어 절연막을 필요로 하며, 이 유전율이 높은 배리어 절연막 재료는 배선 용량을 상승시키고, (2) Cu 배선과 배리어 절연막과의 계면은 일렉트로마이그레이션(EM) 내성이 약하다는 단점이 있다.

상기한 바와 같은 단점을 피하기 위해, Cu 배선 상에만 Cu 확산 방지 재료를 적용하는 시도가 이루어지고 있다. 배선은 메탈 재료이기 때문에, 그 캡에는 메탈 재료를 사용하는 방법이 널리 사용되고 있다.

예를 들면, Cu 배선의 상부에 수십 ㎚ 정도의 리세스를 형성하고, 그 위에 TiN, TiW 등의 배리어 메탈 재료를 전면에 성막하며, CMP법에 의해 배선 부분에 성막된 배리어 메탈을 남기는 방법, W을 CVD법에 의해 Cu 상에 선택적으로 성막하는 방법 등이 있다.

또한, Co계 재료를 무전해 도금에 의해 Cu 배선 상에 성막하는 방법도 하나의 방법으로서 제공된다. 이 기술은 상기 2개의 기술에 비해, 간단한 장치로 성막이 가능한 것, 복수의 다른 프로세스를 필요로 하지 않는 것, 또한, 재료 비용을 포함하는 프로세스 비용이 저가인 것이 장점이다.

그 한편, Cu 상으로의 선택 성장의 곤란함, Co계 재료의 무전해 도금 처리에 포함되는 촉매 프로세스에 의한 Cu로의 손상 등의 과제가 있다.

이 중, Cu 상으로의 선택 성장에 관해서는 무전해 도금되는 기초에서, HF 등에 의해 필드 상을 라이트 에치함으로써 해결된다(예를 들면, 비 특허 문헌(제61회 반도체 집적 회로 심포지움 강연집(pp13∼18), 2001))

그러나, 한편, 촉매 프로세스에서의 Cu로의 손상에 관해서는 이하에 도시한 바와 같이 아직 해결되고 있지 않다.

촉매 프로세스를 이용하는 무전해 도금에서는 그 촉매로에는 팔라듐(Pd)이 널리 이용되고 있다. 촉매 프로세스란, 기초인 Cu와 Pd를 치환하는 치환 도금이며, 기초인 Cu의 일부를 에칭하는 것은 피할 수 없다.

도 4은 상기 촉매 프로세스(치환 도금)에서의 문제점을 설명하기 위한 개략적인 도면이다.

기초인 Cu는 결정입자로 이루어져 있으며, 그 경계는 결정 입자 경계(103c)라 부른다. 촉매 프로세스(치환 도금)에서, 결합이 약한 결정 입자 경계(103c)로의 침식은 Cu의 결정보다도 현저하며, 극한의 경우에는 Cu의 표면뿐만 아니라, 내부까지 침식할 때가 있다. 그 침식에 의해 배선을 형성하는 Cu에는 침식 구멍, 즉, 배선 내에 보이드가 형성되어, 배선의 실질적인 단면적을 감소시켜서, 일렉트로 마이그레이션(EM) 등의 신뢰성을 현저히 열화시킨다.

또한, Pd원으로서 황산 팔라듐이나 염화 팔라듐 등이 널리 사용되고 있으며, 이들 약액의 pH는 산성이 강하기 때문에 Cu를 이온화하기 쉬운 영역에 있으며, 그 침식을 가속시키는 요인으로 되고 있다.

본 발명은 상기 상황에 감안하여 이루어진 것으로, 따라서 본 발명의 목적은 Cu 등의 배선을 갖는 반도체 장치의 제조 방법으로서, Co계 재료 등을 무전해 도금 처리할 때에 행해지는 촉매 프로세스에서의 배선으로의 손상을 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.

도 1은 종래 기술에 따른 반도체 장치의 단면도.

도 2a 및 도 2b는 종래 기술에 따른 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도.

도 3a 및 도 3b는 종래 기술에 따른 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도.

도 4a 및 도 4b는 종래 기술에 따른 촉매 프로세스(치환 도금)에서의 문제점을 설명하기 위한 개략적인 도면.

도 5는 본 발명의 실시예에 따른 반도체 장치의 단면도.

도 6a 및 도 6b는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도.

도 7a 및 도 7b는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도.

도 8a 및 도 8b는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도.

도 9a 및 도 9b는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도.

도 10a 및 도 10b는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 기판

11 : 층간 절연막

11a, 11b : 홈

12 : 제1 배리어층

13 : 매립 도전층

14 : 촉매

상기 목적을 달성하기 위해, 본 발명의 반도체 장치의 제조 방법은 금속 배선을 갖는 반도체 장치의 제조 방법으로서, 반도체 기판에 형성된 제1 절연막의 상층에 금속 배선을 형성하는 단계와, 상기 금속 배선의 상층에 상기 금속 배선의 구성 원소의 확산을 방지하는 배리어층을 형성하는 단계와, 상기 배리어층의 상층에 제2 절연막을 형성하는 단계를 포함하며, 상기 금속 배선을 형성하는 단계에서, 상기 배리어층을 형성하는 단계에서 상기 금속 배선에 가해지는 손상을 저감하는 첨가물을 상기 금속 배선에 함유시켜 형성한다.

상기 본 발명의 반도체 장치의 제조 방법은 금속 배선을 갖는 반도체 장치의 제조 방법으로서, 반도체 기판에 형성된 제1 절연막의 상층에 금속 배선을 형성하며, 금속 배선의 상층에 금속 배선의 구성 원소의 확산을 방지하는 배리어층을 형성하고, 배리어층의 상층에 제2 절연막을 형성한다.

여기서, 금속 배선을 형성하는 단계에서, 배리어층을 형성할 때에 금속 배선에 가해지는 손상을 저감하는 첨가물을 금속 배선에 함유시켜 형성하고 있으며, 배리어층을 형성할 때에 금속 배선에 가해지는 손상이 저감된다.

<발명의 실시예>

이하에, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.

반도체 장치에서 Cu 배선에 손상을 가하는 것은 반도체 장치의 배선 신뢰성에 피해를 주어, 치명적 결함으로 된다. 본 실시예에 따른 반도체 장치의 제조 방법은 Cu 배선 손상을 저감시키는 방법을 제공하는 것이다.

도 5는 본 실시예에 따른 Cu를 이용하여 매립 금속 배선을 구성한 반도체 장치의 단면도이다.

도시되지 않은 트랜지스터 등의 반도체 소자가 형성된 반도체 기판(10) 상을 피복함으로써, 예를 들면 산화 실리콘 등의 절연성 재료로 이루어지는 층간 절연막(11)이 형성되고, 싱글 다마신법 혹은 듀얼 다마신법에 의한 배선용 홈(11a, 11b)이 층간 절연막(11)상에 형성된다. 듀얼 다마신법의 경우에는 배선용 홈의 저면에 또한 반도체 기판(10) 등에 도달하는 컨택트 홀이 제공되어 있는 구성이다.

배선용 홈(11a, 11b)의 내벽을 피복하도록 예를 들면 Ta, TaN, TiN, W, WN 등으로 이루어지는 제1 배리어층(12)가 형성되어 있으며, 그 내측에 배선용 홈(11a, 11b)을 매립하도록 Cu로 이루어지는 매립 금속 배선(13a, 13b)이 형성되어 있다.

상기 배선용 홈(11a, 11b)에 매립된 매립 금속 배선(13a, 13b)의 상층에, Co-W-P 등의 Co계 재료로 이루어지는 제2 배리어층(15)이 형성되어 있으며, 그 상층에 예를 들면, 산화 실리콘 등의 절연성 재료로 이루어지는 상층 절연막(16)이 형성되어 있다.

여기서, 상기 매립 금속 배선(13a, 13b)은 제2 배리어층(15)을 형성하는 공정에서 매립 금속 배선에 가해지는 손상을 저감하는 첨가물을 함유하고 있는 것을 특징으로 한다. 이 첨가물로서는 제2 배리어층(15)을 형성하는 공정에서 Pd의 촉매 도금이 행해지는 경우, Pd보다도 이온화 경향이 작은 원소인 이리듐(Ir), 백금(Pt), 금(Au) 등이 포함된다.

이 때문에, 그 제조 공정에서, 배리어층을 형성할 때에 금속 배선에 가해지는 손상이 저감되고 있다.

다음으로, 상기 본 실시예에 따른 Cu를 이용하여 매립 금속 배선을 구성한 반도체 장치의 제조 방법에 대하여 설명한다.

도 6a∼도 10b는 상기 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도이다.

먼저, 도 6a에 도시한 바와 같이, 도시되지 않은 트랜지스터 등의 반도체 소자가 형성된 반도체 기판(10) 위를 피복하며, 예를 들면 CVD법에 의해 산화 실리콘 등의 절연성 재료를 피착시킴으로써 층간 절연막(11)이 형성되고, 포토리소그래피 공정 및 RIE 등의 에칭 처리 등에 의해 배선용 홈(11a, 11b)을 층간 절연막(11)상에 형성한다.

다음으로, 도 6b에 도시한 바와 같이 예를 들면, 스퍼터링법 혹은 CVD법에 의해 Ta, TaN, TiN, W, WN 등을 피착시켜 제1 배리어층(12)을 형성한다.

다음으로, 도 7a에 도시한 바와 같이, 예를 들면 스퍼터링법 혹은 CVD법에 의해 제1 배리어층(12)을 피복하여 전면에 Cu의 시드층(13s)을 형성한다. 이 공정은 상기 제1 배리어층(12)의 형성에 이어서 대기 노출하지 않고 행한다.

다음으로, 도 7b에 도시한 바와 같이, 예를 들면 전해 도금 처리에 의해 Cu의 시드층(13s)을 성장시켜서, Cu의 매립 도전층(13)을 Cu의 시드층(13s)과 일체로 형성한다.

여기서, Cu의 매립 도전층(13)으로서는 이후 공정인 제2 배리어층(15)을 형성하는 공정에서, Cu의 매립 도전층(13)으로부터 형성되는 매립 금속 배선(13a, 13b)에 가해지는 손상을 저감하는 첨가물을 함유시켜서 형성한다.

이 첨가물로서는 후술한 바와 같이, 제2 배리어층(15)을 형성하는 공정에서 Pd의 촉매 도금이 행해지는 경우, Pd보다도 이온화 경향이 작은 원소를 이용할 수 있으며, 예를 들면 Ir, Pt, Au 등을 들 수 있다.

다음으로, 도 8a에 도시한 바와 같이 예를 들면, CMP법 혹은 전해 연마 처리 등에 의해 매립 도전층(13)의 상면부터 연마하여, 배선용 홈(11a, 11b)의 외부에서의 Cu를 제거하고, 배선용 홈(11a, 11b)에 매립된 매립 금속 배선(13a, 13b)을 취득한다. 이 때, 제1 배리어층(12)에 대해서도 배선용 홈(11a, 11b)의 외측 부분은 제거된다.

다음으로, 무전해 도금 처리에 의해 매립 금속 배선(13a, 13b)의 상층에 예를 들면, Co-W-P 등의 Co계 재료로 이루어지는 매립 금속 배선(13a, 13b)의 구성 원소의 확산을 방지하는 제2 배리어층(15)을 형성한다.

이 공정은 도 8b∼도 10b에 도시하는 복수의 공정으로 이루어지며, 이 각 공정에 대하여 도면을 참조하여 이하에 설명한다.

CMP법 또는 전해 연마 처리에 의한 매립 금속 배선(13a, 13b)을 형성한 시점에 웨이퍼는 연마제에 의해 오염되어 있기 때문에, 도 8b에 도시한 바와 같이, 이것을 제거하도록 웨이퍼의 표면 및 이면을 세정하는 제1 세정 W1을 행한다.

제1 세정 W1은 이후 공정에서의 제2 배리어층 형성의 선택성을 얻기 위한 키포인트이며, 필드 상의 메탈을 불순물 측정 장치에 의해 검출 한계 이하(1×10⁹atom/㎝²이하)로 하는 것을 목적으로 하고 있다.

또한, 상기 제1 세정 W1에서는 매립 금속 배선(13a, 13b) 상의 불순물 제거도 동시에 행한다.

본 공정에서 사용되는 약액의 대표예로서는 HF, 킬레이트제 등을 들 수 있으며, 또한 제거성을 높이기 위해 브러시 세정이나 초음파 세정의 병용도 유효하다.

또한, 약액에 의해 제거하기 어려운 Cu로 이루어지는 매립 금속 배선(13a, 13b)의 표면 상에 형성되는 Cu 보호막(예를 들면, BTA(benzotriazole) 등을 포함하는 연마제로 연마하면 Cu와 BTA의 화합물이 형성되지만, 매우 강고한 결합을 갖고 있기 때문에, 표준 세정액으로서는 제거할 수 없음)을 제거하기 위한 공정을 추가하는 경우도 있다.

Cu 보호막의 제거 방법의 예는 이하에서 설명될 것이다. 기본적으로는, 물리적으로 제거하는 방법이 있다. 하나는 이온 조사에 의한 스퍼터링이며, Ar, Ne, Kr 등의 불활성 가스를 플라즈마화하여, 웨이퍼 표면의 5 ㎚ 이하의 에칭을 행하는 방법이다. 다른 하나는 음극 전해법이 있으며, 전해액 내에 웨이퍼측을 음극으로서 설치하고, 전압을 인가하는 방법이다. 전해액의 전해에 의해 음극측(웨이퍼측)으로부터 수소(H)가 발생하여, 그 수소의 이탈에 의해 Cu 보호막이 리프트 오프되는 메카니즘이다.

이들 Cu 보호막 제거 공정은 단독으로 CMP법 혹은 전해 연마 후의 세정으로서 적용해도 되지만, CMP법 혹은 전해 연마 후의 세정(약액 세정)을 행한 후, Cu 보호막 제거를 행하고, 그 후에 재차 약액 세정을 행하는 방법이 가장 바람직하다.

다음으로, 도 9a에 도시한 바와 같이, Cu로 이루어지는 매립 금속 배선(13a, 13b)의 표면에 대하여 촉매 도금 처리를 행한다. 매립 금속 배선(13a, 13b)의 표면층 부분이 촉매(14)에 의해 치환된다.

예를 들면, 촉매 재료로서는 팔라듐(Pd)을 이용한다. 이 Pd원으로서는 황산팔라듐, 염화팔라듐 등이 널리 이용되고 있다.

다음으로, 도 9b에 도시한 바와 같이, 필드 상에 존재하는 Pd를 제거하기 위한 제2 세정 W2를 행한다.

세정은 순수로 충분하지만, 보다 선택성을 향상시키기 위해, 킬레이트제(chelating agent) 등으로 세정하여도 된다. 또한, 브러시 세정이나 초음파 세정과의 병용도 유효하다.

다음으로, 도 10a에 도시한 바와 같이, Pd로 이루어지는 촉매(14)에 의해 치환 도금된 매립 금속 배선(13a, 13b)의 표면에 무전해 도금 처리에 의해, 예를 들면 Co-W-P로 이루어지는 제2 배리어층(15)을 형성한다. 이 공정이 도 8b∼도 10b에 나타내는 공정 중의 주된 공정이다.

도금액의 주체는 황산(염화) 코발트, 차아 인산나트륨(sodium hypophosphite), 시트르산나트륨(타르타르산나트륨), 황산암모늄, 텅스텐산나트륨 등이다. 이들 약품에는 알칼리 금속인 나트륨이 혼입되어 있으면 반도체 장치에 적용하기 어렵기 때문에, 알칼리 금속인 나트륨을 암모니아계로 치환한 약품을 사용하는 것이 바람직하다.

마지막으로, 도 10b에 도시한 바와 같이, 필드 상에 잔류되어 있는 무전해 도금 약액을 제거하기 위해 제3 세정 W3을 행한다.

제3 세정 W3은 순수 세정이어도 충분하지만, 보다 효과적인 세정은 킬레이트제 함유한 알칼리 약액을 이용한 세정이다.

다음으로, 제2 배리어층(15)을 피복하여 전면에 예를 들면, CVD법에 의해 산화 실리콘 등의 절연성 재료를 피착시켜서, 상층 절연막(16)을 형성한다.

이상으로, 도 5에 도시하는 Cu를 이용하여 매립 금속 배선을 구성한 반도체 장치를 제조할 수 있다.

본 실시예의 반도체 장치의 제조 방법에서는 무전해 도금에 의한 제2 배리어층의 성막에서, Cu 배선상의 침식에 의한 손상이 억제된다.

이것은 Cu의 배립 배선이 Pd보다 이온화 경향이 작은 Ir, Pt, Au 등의 첨가물을 함유하고 있어서, Pd의 촉매 도금액에 내성을 갖고 있기 때문이며, 이 이유에 대해서는 이하에 설명될 것이다.

Cu 배선의 손상이 현저하게 나타나는 것은 Cu 배선의 결정부가 아니라, 결정과 결정 간인 결정 입자 경계이다. 즉, Cu 배선의 손상은 Cu 배선의 결정 입자 경계에서 발생하고 있다. 이것은 결정 입자 경계에는 Cu막 속에 존재하는 산소(O)나 질소(N) 등의 불순물이 모이기 때문에, 이들은 Cu와의 결합이 매우 약하여 간단히 그 본드가 해제되어, 결정 입자 경계에 우선적으로 침식에 의한 손상을 받기 쉽다.

따라서, Pd 촉매 도금액으로 결정 입자 경계에 손상을 가하지 않는다면 충분하다.

이와 같이, Pd 촉매 도금액으로 에칭되는 침식에 의한 손상에 기인하게 되는 경우에는 결정 입자 경계인 것을 알고 있다는 것을 고려하여, 본 실시예로서는 결정 입자 경계를 보강하는 것을 목적으로 하여, 상술된 바와 같이 첨가물을 도입하고 있다.

Pd 촉매 도금액에 의한 에칭으로는, 황산 또는 염산에 의한 에칭과 Pd와의 치환에 의한 에칭 2개가 널리 이용되고 있다. 황산 또는 염산에 의한 에칭으로는 CuSO₄또는 CuCl₂로 하며, Pd와의 치환에 의한 에칭으로는 Pd의 이온화 경향은 Cu의 이온화 경향보다 작기 때문에, Cu는 이온화되어 에칭되며, 반대로 Pd는 Cu의 에칭된 측에 결합하게 된다.

또한, 부식 화학에서 일반적인 구멍식 부식 현상이 결정 입자 경계에서 발생하여, 결정 입자 경계에서 부식이 발생하면 산 농도가 가속되어 올라가서, 부식이 크게 진행한다.

따라서, Cu 배선에 대한 손상을 억제하기 위해서는 결정 입자 경계에 에칭되기 어려운 재료를 피착하는 것이 가장 중요하다. 에칭되기 어려운 재료로서는 상기에 도시한 바와 같이 이온화 경향이 키 포인트이며, 촉매 Pd보다도 이온화 경향이 작은 것을 결정 입자 경계에 피착함으로써 해결하는 것이 가능하다.

무전계 도금에 의한 Co-W-P 층을 Cu 배선의 상층의 배리어층으로서 적용하는 프로세스에서, 본 실시예에서의 촉매 도금 프로세스에서 손상받기 어려운 Cu 배선,즉, Pd보다 이온화 경향이 작은 재료가 첨가된 Cu 배선을 배선부에 도포함으로써, Pd 촉매 도금에 의한 Cu 배선으로의 손상이 저감된다.

본 실시예의 제조 방법에서는 반도체 장치의 Cu 배선의 상층에 배리어층으로서 무전계 도금에 의한 Co-W-P 층이 유효하게 작용되어, 반도체 장치에 대하여 이하에 도시한 바와 같은 큰 장점을 획득할 수 있다.

(1) Co-W-P 층에는 Cu에 대한 확산 배리어성을 갖기 위해, Cu 배선 상에 Co-W-P 층을 성막함으로써, Cu는 배리어 특성을 갖는 메탈로 피복된다. 그 때문에, 종래의 Cu 배선 프로세스에서 적용되어 있는 SiN, SiC 등의 절연막에 의한 캡 프로세스가 불필요하거나 또는 박막화될 수 있다. SiN, SiC 등의 배리어 절연막의 유전율은 4∼7로 크며, 층간막의 실효 유전율을 높이고 있는 것이 실상이며, 이들을 생략하거나 또는 박막화함으로써 층간막의 실효 유전율을 저감할 수 있다. 실효 유전율의 저감은 배선 용량의 저감, 또한 배선 지연의 저감에 관계하여, 반도체 장치의 보다 고속화가 가능해진다.

(2) Cu 배선 신뢰성 열화의 하나의 요인으로서, Cu와 배리어 절연막과의 계면에서의 일렉트로 마이그레이션(EM)에 의한 단선이 있다. 이것은 Cu와 절연막과의 밀착성이 약하기 때문이다.

반도체 디바이스의 미세화 및 고속화에 따라, 배선 단면적은 감소하여, 인가되는 전류 밀도는 증가하고, 그 증가에 따라 배선의 전류에 의한 주울 발열은 증가하는 추세이기 때문에, EM 내성은 보다 엄격해진다. 또한, 고속화로는 클럭 주파수의 고속화에 의해 전류 패스가 배선의 표면을 흐르게 되기 때문에, 점점 더 EM내성은 엄격해진다.

본 실시예에서는 Cu 배선은 메탈로 피복되어, EM 내성을 열화시키는 Cu/절연막의 계면이 없어지기 때문에, EM 내성의 향상을 기대할 수 있다.

이하에, Cu의 배립 배선에 Pd보다 이온화 경향이 작은 Ir, Pt, Au 등의 첨가물을 함유시키는 방법에 대하여 설명한다.

크게 나누어서, (i) Cu의 시드층(13s)에 첨가물을 혼입하는 방법과, (ii) Cu의 매립 도전층(13)을 형성하는 전해 도금 처리에서 첨가물을 혼입하는 방법이 있다.

(i)의 Cu의 시드층(13s)에 첨가물을 혼입하는 방법에 대하여 설명한다.

Cu의 시드층의 성막에는 종래 방법에서는 순수한 Cu를 타깃으로 하여 스퍼터링에 의해 성막하는 방법이 널리 이용되고 있으며, LSI의 미세화에 수반하여 미세부에서도 커버리지가 양호한 SIS(self ionized sputtering)나 SIP(self ionized plasma) 등이 이용되고 있다. 또한, 보다 미세화가 진행하면, 스퍼터링으로서는 기하학적으로 커버리지의 한계가 오기 때문에, hfac(tmvs) 등의 재료를 이용한 CVD법에 의한 성막도 실시되고 있다.

(i-1) 타깃인 Cu에 첨가물을 섞어두는 방법

Cu의 시드층(13s)에 첨가물을 혼입하기 위해, 타깃인 Cu에 첨가물을 섞어둠으로써, 첨가물이 혼입된 Cu 타깃을 스퍼터링법에 의해 성막하여, Cu 시드층으로서 이용한다.

타깃으로의 첨가물의 혼입량은 0.1% 이상을 필요로 한다. 상한에 관해서는적용된 디바이스의 배선 저항값의 스펙에도 따르지만, 일반적으로는 10% 이하이다.

(i-2) Cu와 첨가물을 따로따로 성막하여 적층시키는 방법

Cu의 시드층(13s)에 첨가물을 혼입하기 위해, Cu와 첨가물을 교대로 성막한다.

성막 후의 시드층에는 Cu 층과 첨가물층이 교대로 층을 이루고 있다. 그 층 수에 관해서는 임의이지만, 시드층의 막 두께가 100㎚ 이하이며, Cu의 스퍼터링의 제어 능력(controllability)이 10㎚ 정도이라고 하면, Cu 층과 첨가물층을 1층으로 생각한 경우, 10층 정도가 최대 층 수로 된다. 1층 내의 Cu 층과 첨가물층의 막 두께비(Cu 층의 막 두께/첨가물층의 막 두께)에 관해서는 최대 10 정도이며, 이들은 디바이스의 배선 저항 스펙으로 결정된다.

(i-3) Cu와 첨가물을 따로따로 성막하여 Cu와 첨가물이 혼재된 상태에서 퇴적시키는 방법

Cu의 시드층(13s)에 첨가물을 혼입하기 위해, Cu와 첨가물을 따로따로 성막하지만, 이들은 층 형상이 아니라, 소위 공통 스퍼터링(co-sputtering)법에 의해 성막한다.

공통 스퍼터링법이란 동시에 Cu와 첨가물을 성막하는 방법이며, 시드층은 층 형상으로 되어 있지 않고, Cu와 첨가물이 혼재된 상태로 되어 있다. 첨가물의 혼입량은 0.1% 이상이다. 여기서, 주의해야만 할 것은 Cu 및 첨가물의 스퍼터링 속도이다. 막 두께의 제어는 스퍼터링 속도로 제어하게 되기 때문에, 첨가물의 스퍼터링 속도를 Cu의 스퍼터링 속도의 1/1000(최소)으로 할 필요가 있다.

CVD법에 의한 시드층의 경우, (i-2)의 성막 방법과 같이 적층시켜 성막하기 위해서는 Cu와 첨가물을 교대로 성막하면 되기 때문에, 마찬가지의 방법으로 형성이 가능하다.

(i-1)의 방법과 마찬가지인 형태로 하기 위해서는, CVD법에 의한 Cu 성막 시에 첨가물을 포함한 유기계 가스 원료를 섞으면 된다.

(i-3)의 방법에 관해서는 스퍼터링 압력과 CVD 압력의 차이 및 성막의 가스계의 차이가 있어서 매우 곤란하지만, CVD의 가스압 및 스퍼터링 가스압의 최적화, CVD의 캐리어 가스로서 Ar을 사용하고, 그 Ar에 스퍼터링을 행함으로써 불가능하지 않다.

다음으로, (ii) Cu의 매립 도전층(13)을 형성하는 전해 도금 처리에서 첨가물을 혼입하는 방법에 대하여 설명한다.

Cu의 매립 도전층(13)에 첨가물을 혼입시키기 위해서는 전해 도금 성막 속에 첨가물을 혼입시킬 필요가 있다. 첨가물의 혼입 방법으로서는 전해 도금액의 주성분, 예를 들면, 황산계이면 황산(첨가물)_x과 같은 형태로 도입한다.

전해 도금액의 주성분에 용해되지 않은 첨가물의 경우, 첨가물을 착체화하여 혼입시키는 방법이 있다. 착체화에 관해서는 첨가물을 킬레이트화시키는 킬레이트제를 사용하면 되고, 예로서는 시트르산계 혼합물, 카르복실산계 혼합물, 타르타르산계 혼합물, 포스폰산계 혼합물 등이 제공된다.

그 첨가량에 관해서는 0.01% 이상이 바람직하며, 그 상한에 관해서는 적용디바이스의 저항값 스펙에도 따르지만, 10% 이하가 바람직하다.

이상과 같이 하여, 배선 Cu막 속으로 첨가물을 혼입할 수 있다.

첨가물을 혼입하는 상기 방법은 단독으로 실시해도 되지만, 병용하여 실시해도 아무런 문제는 없다. 예를 들면, (i-1)에 도시하는 시드층으로의 첨가물 혼입 방법과, (ii)의 전해 도금에서의 혼입 실시예를 병용하는 것은 특히 문제로 되지 않는다. 단, 병용함으로써, 첨가물의 농도가 변하기 때문에, 이들은 적용 디바이스의 저항값 스펙을 고려하여 최적화할 필요가 있다.

Cu 배선으로의 첨가물 도입은 상기한 바와 같은 프로세스를 실시하지만, Cu 배선 내에 첨가물을 혼입시킨 것 뿐으로는 효과가 부족하여, 본 발명의 효과를 나타내기 위해서는 첨가물 혼입 후에 열 처리를 하는 것이 바람직하다.

열 처리 조건으로서는 예를 들면, 열 처리 온도: 450 이하, 열 처리 시간: 1분 이상, 열 처리 분위기: 진공 중, 질소 중, 수소 중, 불활성 가스 중, 열 처리 방법: 열 확산로, 핫 플레이트, RTA(rapid thermal annealing)로 한다.

추천하는 조건은 열 처리 온도: 150∼250℃, 열 처리 시간: 1∼2 시간, 열 처리 분위기: 불활성 가스 중 또는 질소 가스 중, 열 처리 방법: 열 확산로 또는 핫 플레이트이다.

또한, 보다 효과를 나타내는 기술로서, 열 처리 후의 급냉 방법이 있다. 급냉 속도는 50/초 이하가 바람직하다.

급냉 방법의 예로서는 핫 플레이트에 의한 열 처리 종료 후, 핫 플레이트를수냉 냉각, 열 처리를 끝낸 웨이퍼 표면으로 기화된 드라이 아이스(CO₂)를 노즐 분사시키는 것 등이 있다. 이러한 열 처리 및 열 처리 후의 후 처리에 의해, 첨가물은 Cu의 결정 입자 경계에 편석되어, Pd 촉매 도금액에 대한 결정 입자 경계의 강화 작용을 미치게 한다.

열 처리 타이밍이지만, 전해 도금 Cu 성막 후, 또는 CMP법 또는 전해 연마에 의한 배선부 형성 이후에 실시하는 것이 바람직하다.

그 밖에, 프로세스 공정 수가 불어나게 되지만, 이하의 공정을 더 행하는 것도 바람직하다.

(A) 도 7b에 도시하는 전해 도금에 의한 Cu의 매립 후, 그 상층에 스퍼터링법, 증착법 등에 의해 첨가물층 또는 첨가물의 혼입된 Cu층을 성막하여, 열 처리를 행하는 방법.

(B) 도 7b에 도시하는 전해 도금에 의한 Cu의 매립 후, 첨가물을 이온 주입 장치에서 이온 주입하여, 그 후, 열 처리를 행하는 방법.

(C) 도 8a에 도시한 CMP법 또는 전해 연마에 의한 평탄화 및 배선 형성 후, 그 상층에 스퍼터법, 증착법 등에 의해 첨가물층 또는 첨가물이 혼입된 Cu 층을 성막하고, 열 처리를 실시하며, 마지막으로 CMP법으로써 필드 상에 첨가물 및 Cu가 잔류하지 않도록 연마를 행하는 방법.

이 방법에서, 주의가 필요한 것은 도 8a에 도시하는 공정에서의 배선 형성 시에, Cu의 기초인 제1 배리어층(12)은 연마하지 않고 남겨 둘 필요가 있다. 왜냐하면, 그 상층에 성막된 첨가물 또는 첨가물이 혼입된 Cu가 확산되기 때문이다.

(D) 도 8a에 도시한 CMP법 또는 전해 연마에 의한 평탄화 및 배선 형성 후, 첨가물을 이온 주입 장치에서 이온 주입하며, 열 처리를 실시하고, 마지막으로 CMP법에 의해 필드 상에 첨가물 이온이 잔류하지 않도록 연마를 행하는 방법.

이 방법에서, 필드 상에도 첨가물 이온이 주입되기 때문에, 첨가물 이온의 진입 깊이까지 최후의 CMP법에 의해 연마할 필요가 있다. 이온 주입 에너지로 규정되는 주입 깊이량과 층간막이 필요하게 되는 막 두께의 최적화가 필요하다.

상기 본 실시예에 따른 반도체 장치의 제조 방법과, 그 제조 방법에 의한 제조된 반도체 장치에 따르면, 이하와 같은 효과를 얻을 수 있다.

(1) Cu 배선 상부에 피복 메탈을 형성함으로써, 종래 기술에서 필수였던 유전율이 높은 SiN, SiC 등의 배리어 절연막이 얇거나 또는 불필요해진다.

(2) 유전율이 높은 SiN, SiC 등이 얇거나 또는 불필요해지기 때문에, 반도체의 층간 절연막의 실효적인 유전율이 감소하여, 배선 용량도 동시에 감소한다. 따라서, 배선 속도의 향상을 기대할 수 있다.

(3) 유전율이 높은 SiN, SiC 등이 얇거나 또는 불필요해지기 때문에, 반도체의 층간 절연막의 적층 종류 및 적층 단 수가 감소하게 된다. 그 때문에, 층간 절연막으로의 홀 및 트렌치 가공이 용이해져서, 안정된 가공 프로세스를 적용할 수 있다. 안정된 가공 프로세스는 반도체의 수율 향상으로 이어진다.

(4) Cu 배선과 절연막과의 계면의 밀착성은 약하기 때문에, 일렉트로 마이그레이션(EM)을 유발하는 기점으로 되어 EM 내성을 열화시킨다. Cu 배선 상에 피복메탈을 적용함으로써 Cu 배선과 절연막과의 계면이 존재하지 않게 되기 때문에, EM 내성의 향상을 기대할 수 있다.

(5) 배리어 절연막 SiN, SiC 등은 압축 응력이 높은 막이며, 스트레스 마이그레이션(SM), EM 내성을 열화시키는 요인이다. 이들 배리어 절연막은 얇거나 또는 불필요해지기 때문에, SM, EM 내성의 향상을 기대할 수 있다.

(6) Pd 치환 도금액에 의한 배선 Cu로의 손상이 저감되기 때문에, 실효 배선 체적이 레이아웃대로 유지되어, 구동 전압 인가 시의 전류 밀도는 설계대로 유지되기 때문에 예측된 배선 신뢰성을 확보할 수 있다.

(7) Pd 치환 도금액에 의한 배선 Cu로의 손상이 저감되기 때문에, 배선 저항의 상승이 없어서, 설계 사양의 배선 지연 시간을 달성할 수 있다.

(8) Pd 치환 도금액에 의한 배선 Cu로의 표면 어택이 저감되어, Cu의 표면 모폴로지가 CMP법 또는 전해 연마 후와 동등한 원활한 상태로 유지되기 때문에, 계면 확산에 의한 EM 불량이 경감된다.

(9) 첨가물의 편석에 의해 Cu 배선의 결정 입자 경계는 강화되기 때문에, EM 패스인 입자 경계 확산은 억지되고, 입자 경계 확산의 활성화 에너지는 커져서, 한층 더 EM 내성 및 배선 신뢰성의 향상을 예상할 수 있다.

본 발명은 상기 실시예에 한정되지 않는다.

예를 들면, 제2 배리어층의 상층에 질화 실리콘등으로 이루어지는 배리어 절연막을 더 형성하여도 된다.

예를 들면, 상층의 배선 및 접속 구멍 형성에서의 리소그래피 공정 시 제어능력이 없으며, 리소그래피 공정에서 얼라이먼트 어긋남으로 레이아웃대로 리소그래피를 할 수 없어서 오정렬이 발생하여 접속 구멍이 배선부로부터 떨어져서 형성된 경우, 다음의 배선구 및 구멍 가공 시, 배선부에서는 에칭이 스톱하지만, 배리어 절연막이 없는 필드에서는 에칭이 진행하여, 구멍이 형상 불량으로 된다. 구멍의 형상 불량은 다음 메탈 성막에서 매립 불량의 원인으로 되어, 배선부의 보이드 형성, 지독할 때에는 배리어 메탈의 커버리지 부족에 의한 Cu의 배리어성이 깨져서, 디바이스에 큰 피해를 가져오게 된다. 그러나, 배리어 절연막을 형성함으로써 이러한 문제를 피할 수 있다.

또한, 에칭 프로세스에서 제어 능력이 없는 경우에도 유효하다. 얼라인먼트가 어긋났을 때의 에칭 가공에서, 정밀도가 높은 배선부와 필드부가 동일한 평면에서 에칭 스토프하는 것이 매우 곤란하지만, 배리어 절연막을 제공함으로서 그 문제를 해결할 수 있다.

또한, 실시예의 도면 상에는 싱글 다마신법에 대하여 설명하고 있지만, 튜얼 다마신법, 즉 배선용 홈의 저면에 반도체 기판 등에 도달하는 컨택트 홀이 더 제공되어 있는 구성으로 하여, 배선용 홈 및 컨택트홀을 배선 재료로 매립하여 형성하는 것도 가능하다.

그 밖에, 본 발명의 요지를 벗어나지 않는 범위 내에서 여러 가지 변경을 행할 수 있다.

본 발명의 반도체 장치의 제조 방법에 따르면, Cu 등의 배선을 갖는 반도체장치의 제조 방법으로서, Co계 재료 등을 무전해 도금 처리할 때에 행해지는 촉매 프로세스에서의 배선으로의 손상을 억제할 수 있다.

또한, 본 발명의 반도체 장치는 본 발명의 제조 방법에 의해 제조되며, 제조에서의 Co계 재료 등을 무전해 도금 처리할 때에 행해지는 촉매 프로세스에서의 배선으로의 손상을 억제할 수 있다.

Claims

금속 배선을 갖는 반도체 장치의 제조 방법에 있어서,

반도체 기판에 형성된 제1 절연막 상에 첨가물이 함유된 금속 배선을 형성하는 단계;

상기 금속 배선상에 상기 금속 배선의 구성 원소의 확산을 방지하기 위한 배리어층을 형성하는 단계;

상기 배리어층상에 제2 절연막을 형성하는 단계를 포함하며,

상기 첨가물은 상기 베리어층 형성시 상기 금속 배선의 침식을 저감시키는 원소인 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서,

상기 배리어층을 형성하는 단계에서 무전해 도금 단계가 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
제2항에 있어서,

상기 무전해 도금 단계는 촉매 도금 단계 및 세정 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제3항에 있어서,

상기 첨가물은 상기 촉매 도금 단계에서 도금될 촉매 물질보다도 이온화 경향이 작은 원소를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서,

상기 금속 배선을 형성하는 단계는 상기 금속 배선의 시드층을 형성하는 단계와 상기 시드층과 일체로 상기 금속 배선을 형성하는 단계를 포함하며,

상기 첨가물은 상기 시드층에 혼합되어 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서,

상기 금속 배선을 형성하는 단계는 상기 금속 배선의 시드층을 형성하는 단계와 상기 시드층과 일체로 상기 금속 배선을 형성하는 단계를 포함하며,

상기 첨가물은 상기 시드층내에 적층되어 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서,

상기 금속 배선을 형성하는 단계 이후에, 상기 첨가물이 상기 금속 배선의 입자 경계에서 분리되도록 열처리를 행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서,

상기 금속 배선을 형성하는 단계는 상기 금속 배선의 시드층을 형성하는 단계와 상기 시드층과 일체로 상기 금속 배선을 형성하는 단계를 포함하며,

상기 첨가물은 상기 시드층과 일체로 상기 금속 배선을 형성하는 단계에서 상기 금속 배선에 혼합되는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서,

상기 금속 배선을 형성하는 단계 이전에, 상기 제1 절연막에 배선용 홈을 형성하는 단계를 포함하며,

상기 금속 배선을 형성하는 단계에서, 상기 배선용 홈을 배선 재료로 매립하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서,

상기 금속 배선을 형성하는 단계 이전에, 상기 제1 절연막에 배선용 홈 및 상기 배선용 홈에 접속되는 컨택트 홀을 형성하는 단계를 포함하며,

상기 금속 배선을 형성하는 단계에서는, 상기 배선용 홈 및 상기 컨택트 홀을 배선 재료로 매립하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서,

상기 금속 배선을 형성하는 단계에서 구리(Cu)를 포함하는 금속 배선을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서,

상기 배리어층을 형성하는 단계에서, 코발트(Co)를 포함하는 배리어층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제12항에 있어서,

상기 배리어층을 형성하는 단계에서, 코발트(Co)-텅스텐(W)-인(P)을 포함하는 배리어층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제4항에 있어서,

상기 촉매 도금 단계에서 도금되는 촉매 물질은 팔라듐(Pd)이며,

상기 촉매 도금 단계에서 도금되는 촉매 물질보다도 이온화 경향이 작은 원소는 이리듐(Ir), 백금(Pt), 금(Au) 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.