KR102546659B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 기판, 기판의 제1 영역 상에 제공되는 제1 금속 배선, 및 제1 금속 배선의 폭보다 더 큰 폭을 가지고, 기판의 제2 영역 상에 제공되는 제2 금속 배선을 포함하되, 제1 금속 배선은 금속 패턴을 포함하고, 제2 금속 배선은 적어도 일부가 오목한 상면을 가지는 하부 금속 패턴, 하부 금속 패턴의 오목한 상면 상의 상부 금속 패턴, 및 하부 금속 패턴과 상부 금속 패턴 사이에 개재되는 제1 배리어 패턴을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 구체적으로, 금속 배선을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화 되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 일 과제는 우수한 신뢰성을 갖는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
다만, 본 발명이 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 기판; 상기 기판의 셀(cell) 영역 상에 제공되는 제1 금속 배선; 및 상기 제1 금속 배선의 폭보다 더 큰 폭을 가지고, 상기 기판의 주변회로 영역 상에 제공되는 제2 금속 배선을 포함하되, 상기 제1 금속 배선은 금속 패턴을 포함하고, 상기 제2 금속 배선은: 적어도 일부가 오목한 상면을 가지는 하부 금속 패턴; 상기 하부 금속 패턴의 상기 오목한 상면 상의 상부 금속 패턴; 및 상기 하부 금속 패턴과 상기 상부 금속 패턴 사이에 개재되는 제1 배리어 패턴을 포함할 수 있다.
일 실시예에 따르면, 반도체 장치는 상기 하부 금속 패턴의 다른 일부의 상면 및 상기 상부 금속 패턴의 상면을 덮는 제2 배리어 패턴을 더 포함하되, 상기 금속 패턴, 상기 하부 금속 패턴 및 상기 상부 금속 패턴은 제1 금속 물질을 포함하고, 상기 제1 및 제2 배리어 패턴들은 상기 제1 금속 물질 및 상기 제1 금속 물질과 종류가 다른 제2 금속 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 배리어 패턴의 상기 제2 금속 물질의 농도는 상기 제2 배리어 패턴의 상기 제2 금속 물질의 농도보다 높을 수 있다.
일 실시예에 따르면, 상기 제1 배리어 패턴은 상기 하부 금속 패턴의 상기 오목한 상면을 따라 연장되어, 일 단면의 관점에서 U자 형태를 가지고, 상기 하부 금속 패턴의 상기 다른 일부의 상기 상면은 상기 상부 금속 패턴의 상기 상면과 공면(coplanar)을 이루고, 상기 제2 배리어 패턴은 상기 공면을 이루는 상기 하부 금속 패턴의 상기 다른 일부의 상기 상면과 상기 상부 금속 패턴의 상기 상면으로 연장될 수 있다.
일 실시예에 따르면, 상기 제1 금속 물질은 구리(Cu)일 수 있다.
일 실시예에 따르면, 상기 제2 금속 물질은 망간(Mn)일 수 있다.
일 실시예에 따르면, 상기 하부 금속 패턴의 상면의 최저 높이는 상기 금속 패턴의 상면의 높이보다 낮을 수 있다.
일 실시예에 따르면, 반도체 장치는 상기 하부 금속 패턴의 다른 일부의 상면 및 상기 상부 금속 패턴의 상면을 덮는 제2 배리어 패턴; 및 상기 제1 및 제2 배선들 상의 절연막을 더 포함하고, 상기 절연막의 하면은 상기 제2 배리어 패턴의 상면과 접할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 제1 절연막을 형성하는 것; 상기 제1 절연막을 패터닝하여, 제1 트렌치 및 상기 제1 트렌치의 폭보다 큰 폭을 가지는 제2 트렌치를 형성하는 것; 상기 제1 절연막 상에 상기 제1 및 제2 트렌치들 각각의 일부를 채우고, 상기 제1 및 제2 트렌치들의 각각의 바닥면 및 내측벽들을 따라 연장되는 하부 금속막을 형성하는 것; 상기 하부 금속막 상에 배리어 금속을 이온 주입(ion implantation)하여, 상기 제1 및 제2 트렌치들 각각의 일부를 채우는 배리어막을 형성하는 것; 및 상기 배리어막, 상기 하부 금속막, 및 상기 제1 절연막을 평탄화하여, 상기 제1 트렌치 내의 상기 배리어막을 제거하는 것을 포함하되, 상기 평탄화 공정 후, 상기 배리어막의 일부는 상기 제2 트렌치 내에 남아, 상기 제2 트렌치 내의 상기 하부 금속막의 상면의 적어도 일부를 덮는 제1 배리어 패턴으로 정의될 수 있다.
일 실시예에 따르면, 상기 배리어막 형성 후, 상기 평탄화 공전 전에, 상기 배리어막 상에 상기 제1 및 제2 트렌치들의 각각의 잔부를 채우는 상부 금속막을 형성하는 것; 및 상기 평탄화 공정 후, 상기 기판을 열처리하여, 상기 제2 트렌치 내에 제2 배리어 패턴을 형성하는 것을 더 포함하되, 상기 상부 금속막은 상기 평탄화 공정에 의해 상기 제2 트렌치 내에 국소적으로 제공되고, 상기 평탄화 공정에 의해, 상기 제2 트렌치 내에서 상기 상부 금속막의 상면은 상기 하부 금속막의 상면의 일부와 공면을 이루고, 상기 제2 배리어 패턴은 상기 상부 금속막의 상기 상면 및 상기 하부 금속막의 상기 상면의 상기 일부를 덮을 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 배리어 패턴들은 제1 금속 물질 및 상기 제1 금속 물질과 종류가 다른 배리어 금속 물질을 포함하고, 상기 제1 배리어 패턴의 상기 배리어 금속 물질의 농도는 상기 제2 배리어 패턴의 상기 배리어 금속의 농도보다 높을 수 있다.
일 실시예에 따르면, 상기 하부 금속막을 형성하는 것은: 상기 제1 절연막 상에 예비 하부 금속막을 증착하는 것; 및 상기 예비 하부 금속막을 용융하여, 상기 제1 및 제2 트렌치들의 각각의 일부를 채우는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 트렌치들 내의 상기 배리어막은 상기 제1 및 제2 트렌치의 바닥면을 향하여 라운드질 수 있다.
일 실시예에 따르면, 상기 배리어 금속은 망간(Mn)일 수 있다.
일 실시예에 따르면, 상기 평탄화 공정과 상기 열처리 공정 사이에, 상기 제1 절연막 상에 제2 절연막을 증착하는 것을 더 포함하며, 상기 열처리 공정은 상기 기판을 100 ℃ 내지 450 ℃로 가열하는 것을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 금속 배선 내 금속 원소의 전기적 이동 즉, 일렉트로 마이그레이션(electro-migration)이 방지되어, 반도체 장치의 신뢰도를 높일 수 있다.
본 발명의 일 실시예에 따르면, 셀 영역의 기판과 전기적으로 연결되는 금속 배선의 저항을 낮게 유지할 수 있다.
다만, 본 발명의 효과는 상기 개시된 것에 한정되지 않는다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
도 1을 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si), 게르마늄(Ge) 기판, 또는 실리콘-게르마늄 기판일 수 있다. 기판(100)은 메모리 셀들이 형성되는 셀 영역(CR)과, 메모리 셀들을 제어하는 주변회로들이 형성되는 주변회로 영역(또는 페리 영역)(PR)을 포함할 수 있다. 일 예에서, 메모리 셀들의 각각은 플로팅 게이트를 가지는 트랜지스터를 포함할 수 있다. 기판(100) 상에 제1 절연막(200)이 제공될 수 있다. 제1 절연막(200)은 실리콘 산화물을 포함할 수 있다. 제1 절연막(200)은 기판(100)의 셀 영역(CR) 및 페리 영역(PR)을 덮을 수 있다.
제1 절연막(200) 내에 제1 트렌치(210) 및 제2 트렌치(220)가 제공될 수 있다. 제1 트렌치(210) 및 제2 트렌치(220)는 각각 셀 영역(CR)과 주변회로 영역(PR) 상에 배치될 수 있다. 제1 및 제2 트렌치들(210, 220)의 각각은 기판(100)의 상면에 평행한 방향을 따라 연장될 수 있다. 제1 트렌치(210) 및 제2 트렌치(220)는 각각 제1 폭(W1) 및 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 기판(100) 상면에 평행하고, 제1 트렌치(210)의 연장 방향에 수직한 일 방향에 따른 제1 트렌치(210)의 바닥면의 폭일 수 있다. 제2 폭(W2)은 기판의 상면에 평행하고, 제2 트렌치(220)의 연장 방향에 수직한 일 방향에 따른 제2 트렌치(220)의 바닥면의 폭일 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다.
확산 방지 패턴(230)이 제1 및 제2 트렌치들(210, 220)의 각각의 내에 제공되어, 제1 및 제2 트렌치들(210, 220)의 각각의 일부를 채울 수 있다. 확산 방지 패턴(230)은 제1 및 제2 트렌치(210, 220)의 각각의 내면(inner surface)을 컨포멀(conformal)하게 덮을 수 있다. 확산 방지 패턴(230)은 후술될 하부 금속 패턴들(312, 322)의 금속 원자가 제1 절연막(200) 내로 확산하는 것을 방지할 수 있다. 예를 들어, 확산 방지 패턴(230)은 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 및/또는 탄탈륨 실리콘 나이트라이드(TaSiN)을 포함하는 막일 수 있다.
제1 트렌치(210) 내에 제1 하부 금속 패턴(312)이 제공될 수 있다. 제1 하부 금속 패턴(312)은 제1 트렌치(210)의 잔부를 채울 수 있다. 제1 하부 금속 패턴(312)은 도전성 물질(예를 들어, 구리(Cu))을 포함할 수 있다. 제1 하부 금속 패턴(312)은 셀 영역(CR)의 반도체 기판과 전기적으로 연결될 수 있다. 제1 하부 금속 패턴(312)은 셀 영역(CR)의 메모리 소자에 전력을 공급하는 금속 배선일 수 있다.
제2 트렌치(220) 내에 제2 트렌치(220)의 일부를 채우는 제2 하부 금속 패턴(322)이 제공될 수 있다. 제2 하부 금속 패턴(322)은 제2 트렌치(220)의 바닥면 및 내측벽들을 덮을 수 있다. 제2 하부 금속 패턴(322)의 상면의 적어도 일부는 오목한 상면일 수 있다. 즉, 일 단면의 관점에서, 제2 하부 금속 패턴(322)의 상면의 적어도 일부는 U자 형태를 가질 수 있다. 제2 하부 금속 패턴(322)은 도전성 물질(예를 들어, 구리(Cu))을 포함할 수 있다.
제2 하부 금속 패턴(322) 상에 제1 배리어 패턴(barrier pattern)(410)이 제공되어, 제2 하부 금속 패턴(322)의 오목한 상면을 컨포멀하게 덮을 수 있다. 즉, 제1 배리어 패턴(410)은 제2 하부 금속 패턴(322)의 오목한 상면을 따라 연장되어, 일 단면의 관점에서 U자 형태를 가질 수 있다. 제1 배리어 패턴(410)은 제2 트렌치(220) 내에 제공될 수 있다. 제1 배리어 패턴(410)은 제2 하부 금속 패턴(322)(예를 들어, 구리(Cu) 패턴)의 상부 면에 배리어 금속이 주입된 것일 수 있다. 일 예에서, 제2 하부 금속 패턴(322)에 주입되는 배리어 금속은 망간(Mn)일 수 있다. 제1 배리어 패턴(410) 상에 상부 금속 패턴(510)이 제공될 수 있다. 상부 금속 패턴(510)은 제2 트렌치(220) 내에 제공될 수 있다. 제1 배리어 패턴(410)은 상부 금속 패턴(510)과 제2 하부 금속 패턴(322) 사이에 개재될 수 있다. 상부 금속 패턴(510)의 바닥면은 제1 배리어 패턴(410)의 상면과 접할 수 있다. 따라서, 상부 금속 패턴(510)의 바닥면은 일 단면의 관점에서 U자 형태를 가질 수 있다. 상부 금속 패턴(510)의 상면은 제2 하부 금속 패턴(322)의 상면의 적어도 일부와 공면(Coplanar)을 이룰 수 있다. 일 예에서, 상부 금속 패턴(510)은 제2 하부 금속 패턴(322)과 동일한 물질을 포함할 수 있다. 예를 들어, 상부 금속 패턴(510)은 구리(Cu)를 포함할 수 있다.
상부 금속 패턴(510) 상에 제2 배리어 패턴(420)이 제공될 수 있다. 제2 배리어 패턴(420)은 제2 트렌치(220) 내에 제공될 수 있다. 제2 배리어 패턴(420)은 상부 금속 패턴(510)의 상면을 덮을 수 있고, 상부 금속 패턴(510)의 상면과 공면을 이루는 제2 하부 금속 패턴(322)의 상면 상으로 연장될 수 있다. 일 예에서, 제2 배리어 패턴(420)은 제2 하부 금속 패턴(322)의 제1 배리어 패턴(410)이 제공되지 않은 일부 상면 및 상부 금속 패턴(312)의 상부 면에 배리어 금속이 포함된 것일 수 있다. 제2 배리어 패턴(420)의 배리어 금속은 제1 배리어 패턴(410)의 배리어 금속과 동일 물질일 수 있다. 예를 들어, 제1 및 제2 배리어 패턴들(410, 420)의 배리어 금속은 망간(Mn)일 수 있다. 제1 배리어 패턴(410)의 배리어 금속 농도는 제2 배리어 패턴(420)의 배리어 금속 농도보다 높을 수 있다. 제1 및 제2 배리어 패턴(410, 420)은 제2 하부 금속 패턴(322) 및 상부 금속 패턴(510) 내 금속 원자(일 예로, 구리(Cu))가 일렉트로 마이그레이션(eletro-migration)되는 것을 방지할 수 있다. 따라서, 제1 및 제2 배리어 패턴들(410, 420)을 통해, 주변회로 영역(PR)에서 서로 인접하는 금속 배선들 간의 접촉이 방지되어, 반도체 장치의 신뢰도가 높아질 수 있다.
제2 하부 금속 패턴(322)은 주변회로 영역(PR)의 반도체 기판과 전기적으로 연결될 수 있다. 제2 하부 금속 패턴(322) 및 상부 금속 패턴(510)과 제1 및 제2 배리어 패턴들(410, 420)은 주변회로 영역(PR)의 소자에 전력을 공급하는 금속 배선일 수 있다. 제1 절연막(200) 및 금속 패턴들(312, 322, 510) 상에 제2 절연막(600)이 제공될 수 있다. 일 예에서, 제2 절연막(600)은 실리콘 질화막일 수 있다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 제1 절연막(200)이 형성될 수 있다. 일 예에서, 기판(100)은 실리콘(Si), 게르마늄(Ge) 기판, 또는 실리콘-게르마늄 기판일 수 있다. 기판(100) 상에 셀 영역(CR)과 주변회로 영역(PR)이 포함될 수 있다. 제1 절연막(200)은 셀 영역(CR)과 주변회로 영역(PR)을 덮도록 형성될 수 있다. 일 예에서, 제1 절연막(200)은 실리콘 산화막을 포함할 수 있다. 제1 절연막(200)은 반도체 기판(100) 상에 화학 기상 증착법(Chemical Vapor Deposition, CVD), 물리 기상 증착법(Physical Vapor Deposition, PVD), 원자 층 증착법(Atomic Layer Deposition, ALD) 등을 통해 형성될 수 있다. 제1 절연막(200)이 패터닝되어, 제1 트렌치(210) 및 제2 트렌치(220)가 형성될 수 있다. 제1 및 제2 트렌치들(210, 220)의 각각은 셀 영역(CR) 및 주변회로 영역(PR) 상의 제1 절연막(200)이 패터닝되어 형성될 수 있다. 제1 및 제2 트렌치들(210, 220)의 각각은 기판(100)의 상면에 평행한 방향을 따라 연장될 수 있다. 제2 트렌치(220)는 제1 트렌치(210)보다 큰 폭을 가지도록 형성될 수 있다.
도 3을 참조하면, 제1 절연막(200)의 상면 및 제1 및 제2 트렌치들(210, 220)의 각각의 내면을 컨포멀하게 덮는 확산 방지 막(230)이 형성될 수 있다. 일 예에서, 확산 방지 막(230)은 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 탄탈륨 실리콘 나이트라이드(TaSiN)를 포함할 수 있다. 확산 방지 막(230)은 화학 기상 증착법, 물리 기상 증착법, 원자층 증착 방법 등을 통해 형성될 수 있다.
도 4를 참조하면, 확산 방지 막(230) 상에 하부 금속막(300)이 형성될 수 있다. 하부 금속막(300)은 제1 트렌치(210)의 일부를 채우는 제1 부분(310) 및 제2 트렌치(220)의 일부를 채우는 제2 부분(320)을 가질 수 있다. 제1 및 제2 부분(310, 320)의 각각은 오목한 상면을 가질 수 있다. 일 예에서, 하부 금속막(300)은 구리(Cu)를 포함할 수 있다. 하부 금속막(300)을 형성하는 것은 예비 하부 금속막(미도시)을 형성하는 것 및 예비 하부 금속막의 리플로우 공정을 수행하는 것을 포함할 수 있다. 예비 하부 금속막은 제1 절연막(200)을 덮고, 제1 및 제2 트렌치들(210, 220)의 각각의 일부를 채울 수 있다. 예비 하부 금속막은 화학 기상 증착법, 물리 기상 증착법, 원자층 증착법 등을 통해 형성될 수 있다. 예비 하부 금속막의 리플로우 공정 동안, 예비 하부 금속막은 용융될 수 있다. 이에 따라, 제2 트렌치(220) 내에서 하부 금속막(300)의 상면의 최저 높이는 제1 트렌치(210) 내에서 하부 금속막(300)의 상면의 최저 높이보다 낮아질 수 있다. 용융된 예비 하부 금속막이 경화되어, 하부 금속막(300)이 형성될 수 있다.
도 5를 참조하면, 하부 금속막(300)의 상면을 컨포멀하게 덮는 배리어막(400)이 형성될 수 있다. 배리어막(400)은 트렌치들(210, 220)의 각각의 일부를 채울 수 있다. 일 예에서, 배리어막(400)은 하부 금속막(300)에 배리어 금속이 이온 주입(ion implantation)되어 형성될 수 있다. 일 예에서, 배리어막(400)은 하부 금속막(300)에 망간(Mn)이 주입되어 형성될 수 있다. 배리어막(400)은 제1 및 제2 트렌치들(210, 220) 내에서 각각 제1 및 제2 트렌치들(210, 220)의 바닥면을 향하여 라운드(round)질 수 있다. 즉, 배리어막(400)은 하부 금속막(300)의 제1 부분(310) 및 제2 부분(320)의 각각의 오목한 상면을 따라 연장될 수 있다. 더하여, 배리어막(400)은 하부 금속막(300)의 제1 부분(310) 및 제2 부분(320) 상에서 오목한 상면을 가질 수 있다. 제2 트렌치(220)의 바닥면의 폭(W2)은 제1 트렌치(210)의 바닥면의 폭(W1)보다 클 수 있다. 이에 따라, 제2 트렌치(220) 내에서 하부 금속막(300)의 상면의 최저 높이는 제1 트렌치(210) 내에서 하부 금속막(300)의 상면의 최저 높이보다 낮을 수 있다. 이에 따라, 제1 트렌치(210) 내의 배리어막(400)의 가장 낮은 지점은 기판(100)의 상면으로부터 제1 거리(d1)만큼 이격될 수 있다. 제2 트렌치(220) 내의 배리어막(400)의 가장 낮은 지점은 기판(100)의 상면으로부터 제1 거리(d1)보다 더 작은 제2 거리(d2)만큼 이격될 수 있다.
도 6을 참조하면, 배리어막(400) 상에 상부 금속막(500)이 형성될 수 있다. 일 예에서, 상부 금속막(500)은 구리(Cu)를 포함할 수 있다. 일 예에서, 상부 금속막(500)은 하부 금속막(300) 및 배리어막(400)을 시드(seed)막으로 이용하는 전기 도금법(electroplate)으로 형성될 수 있다. 상부 금속막(500)은 제1 트렌치(210) 및 제2 트렌치(220)의 잔부를 채울 수 있다. 제1 트렌치(210) 내의 상부 금속막(500)의 하면의 제일 낮은 지점은 제2 트렌치(220) 내의 상부 금속막(500)의 하면의 제일 낮은 지점보다 기판(100)의 상면으로부터 더 이격될 수 있다. 즉, 상부 금속막(500)의 하면의 최저 지점의 높이는 제1 트렌치(210)보다 제2 트렌치(220)에서 더 낮을 수 있다.
도 7을 참조하면, 제1 트렌치(210) 내의 배리어막(400) 제거될 때까지, 상부 금속막(500), 배리어막(400), 하부 금속막(300), 확산 방지 막(230) 및 절연막(200)이 평탄화될 수 있다. 평탄화 공정 후, 제1 트렌치(210) 내의 상부 금속막(500) 및 배리어막(400)은 제거되고, 제2 트렌치(220) 내의 상부 금속막(500) 및 배리어막(400)은 남을 수 있다. 이에 따라, 제1 트렌치(210)를 채우는 제1 하부 금속 패턴(312) 및 확산 방지 패턴(232)이 형성될 수 있다. 제2 트렌치(220) 내에서 상부 금속막(500)의 잔부, 배리어막(400)의 잔부, 하부 금속막(300)의 제2 부분(320) 및 확산 방지 막(230)의 잔부는 상부 금속 패턴(510), 제1 배리어 패턴(410), 제2 하부 금속 패턴(322) 및 확산 방지 패턴(232)으로 정의될 수 있다. 평탄화 공정에 의해, 제2 트렌치(220) 내에서 상부 금속 패턴(510)의 상면과 제2 하부 금속 패턴(322)의 상면의 적어도 일부는 공면을 이룰 수 있다. 제2 하부 금속 패턴(322)은 오목한 상면을 가질 수 있고, 제1 배리어 패턴(410)은 제2 하부 금속 패턴(322)의 오목한 상면을 따라 연장되어 상부 금속 패턴(510)과 제2 하부 금속 패턴(322) 사이에 개재될 수 있다.
도 8을 참조하면, 제1 절연막(200) 및 금속 패턴들(312, 322, 510) 상에 제2 절연막(600)이 형성될 수 있다. 일 예에서, 제2 절연막(600)은 실리콘 질화막을 포함할 수 있다. 제2 절연막(600)은 기판(100) 상에 화학 기상 증착법(Chemical Vapor Deposition, CVD), 물리 기상 증착법(Physical Vapor Deposition, PVD), 원자 층 증착법(Atomic Layer Deposition, ALD) 등을 통해 형성될 수 있다.
도 1을 다시 참조하면, 기판(100)이 열처리되어, 제2 배리어 패턴(420)이 형성될 수 있다. 일 예에서, 열처리 온도는 약 100 ℃ 내지 약 450 ℃일 수 있다. 제2 배리어 패턴(420)은 제1 배리어 패턴(410)의 배리어 금속의 일부가 제2 하부 금속 패턴(322)의 상면의 일부 및 상부 금속 패턴(510)의 상면으로 편석되어, 형성될 수 있다. 일 예에서, 제2 배리어 패턴(420)은 제2 하부 금속 패턴(322)의 상부의 일부 및 상부 금속 패턴(510)의 상부에 망간(Mn)이 포함된 패턴일 수 있다. 제2 배리어 패턴(420)의 배리어 금속 농도는 제1 배리어 패턴(410)의 배리어 금속 농도보다 낮을 수 있다. 제1 및 제2 배리어 패턴(410, 420)은 제2 하부 금속 패턴(322)과 상부 금속 패턴(510) 내 금속 원자의 일렉트로 마이그레이션을 방지할 수 있다. 이에 따라, 주변회로 영역(PR)에서 서로 인접하는 금속 배선들 간의 단락이 방지되어, 반도체 장치의 신뢰도를 높일 수 있다.
본 발명의 개념에 따르면, 셀 영역(CR)에 전기적으로 연결되는 금속 배선의 저항이 낮게 유지되면서, 주변회로 영역(PR)에 전기적으로 연결되는 금속 배선들의 단락이 방지되는 반도체 소자가 제공될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서, 본 발명에 따른 금속 배선 및 그 제조 방법은 플래시 메모리 소자뿐만 아니라, 금속 미세 패턴이 이용되는 어떠한 반도체 소자에도 적용될 수 있다. 예를 들어, DRAM 구조 또는 LOGIC 구조에도 본 발명이 적용될 수 있다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100 : 기판 200, 600 : 제1, 제2 절연막들
CR : 셀 영역 PR : 주변회로 영역(페리 영역)
W1, W2 : 제1 폭, 제2 폭 210, 220 : 제1, 제2 트렌치들
300 : 하부 금속막 310, 320 : 하부 금속막의 제1 부분, 제2 부분
312, 322 : 제1, 제2 하부 금속 패턴들 400 : 배리어막
410, 420 : 제1, 제2 배리어 패턴들 500 : 상부 금속막
510 : 상부 금속 패턴 d1, d2 : 제1 거리, 제2 거리
230 : 확산 방지 막 232 : 확산 방지 패턴

Claims (10)

  1. 기판;
    상기 기판의 제1 영역 상에 제공되는 제1 금속 배선; 및
    상기 제1 금속 배선의 폭보다 더 큰 폭을 가지고, 상기 기판의 제2 영역 상에 제공되는 제2 금속 배선; 및
    제2 배리어 패턴을 포함하되,
    상기 제1 금속 배선은 금속 패턴을 포함하고,
    상기 제2 금속 배선은:
    적어도 일부가 오목한 상면을 가지는 하부 금속 패턴;
    상기 하부 금속 패턴의 상기 오목한 상면 상의 상부 금속 패턴; 및
    상기 하부 금속 패턴과 상기 상부 금속 패턴 사이에 개재되는 제1 배리어 패턴을 포함하고,
    상기 제2 배리어 패턴은 상기 하부 금속 패턴의 다른 일부의 상면 및 상기 상부 금속 패턴의 상면을 덮고,
    상기 금속 패턴, 상기 하부 금속 패턴 및 상기 상부 금속 패턴은 제1 금속 물질을 포함하고,
    상기 제1 및 제2 배리어 패턴들은 상기 제1 금속 물질 및 상기 제1 금속 물질과 종류가 다른 제2 금속물질을 포함하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 배리어 패턴의 상기 제2 금속 물질의 농도는 상기 제2 배리어 패턴의 상기 제2 금속 물질의 농도보다 높은 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 배리어 패턴은 상기 하부 금속 패턴의 상기 오목한 상면을 따라 연장되어, 일 단면의 관점에서 U자 형태를 가지고,
    상기 하부 금속 패턴의 상기 다른 일부의 상기 상면은 상기 상부 금속 패턴의 상기 상면과 공면(coplanar)을 이루고,
    상기 제2 배리어 패턴은 상기 공면을 이루는 상기 하부 금속 패턴의 상기 다른 일부의 상기 상면과 상기 상부 금속 패턴의 상기 상면으로 연장되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제1 금속 물질은 구리(Cu)인 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제2 금속 물질은 망간(Mn)인 반도체 장치.
  7. 제 1 항에 있어서,
    상기 하부 금속 패턴의 상면의 최저 높이는 상기 금속 패턴의 상면의 높이보다 낮은 반도체 장치.
  8. 제 1 항에 있어서,
    반도체 장치는 상기 제1 및 제2 배선들 상의 절연막을 더 포함하고,
    상기 절연막의 하면은 상기 제2 배리어 패턴의 상면과 접하는 반도체 장치.
  9. 기판 상에 제1 절연막을 형성하는 것;
    상기 제1 절연막을 패터닝하여, 제1 트렌치 및 상기 제1 트렌치의 폭보다 큰 폭을 가지는 제2 트렌치를 형성하는 것;
    상기 제1 절연막 상에 상기 제1 및 제2 트렌치들 각각의 일부를 채우고, 상기 제1 및 제2 트렌치들의 각각의 바닥면 및 내측벽들을 따라 연장되는 하부 금속막을 형성하는 것;
    상기 하부 금속막 상에 배리어 금속을 이온 주입(ion implantation)하여, 상기 제1 및 제2 트렌치들 각각으로 연장되는 배리어막을 형성하는 것; 및
    상기 배리어막, 상기 하부 금속막, 및 상기 제1 절연막을 평탄화하여, 상기 제1 트렌치 내의 상기 배리어막을 제거하는 것을 포함하되,
    상기 평탄화 공정 후, 상기 배리어막의 일부는 상기 제2 트렌치 내에 남아, 상기 제2 트렌치 내의 상기 하부 금속막의 상면의 적어도 일부를 덮는 제1 배리어 패턴으로 정의되는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 배리어막 형성 후, 상기 평탄화 공정 전에, 상기 배리어막 상에 상기 제1 및 제2 트렌치들의 각각의 잔부를 채우는 상부 금속막을 형성하는 것; 및
    상기 평탄화 공정 후, 상기 기판을 열처리하여, 상기 제2 트렌치 내에 제2 배리어 패턴을 형성하는 것을 더 포함하되,
    상기 상부 금속막은 상기 평탄화 공정에 의해 상기 제2 트렌치 내에 국소적으로 제공되고,
    상기 평탄화 공정에 의해, 상기 제2 트렌치 내에서 상기 상부 금속막의 상면은 상기 하부 금속막의 상면의 일부와 공면을 이루고,
    상기 제2 배리어 패턴은 상기 상부 금속막의 상기 상면 및 상기 하부 금속막의 상기 상면의 상기 일부를 덮는 반도체 장치의 제조 방법.
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