KR20130096949A - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

Info

Publication number
KR20130096949A
KR20130096949A KR1020120018570A KR20120018570A KR20130096949A KR 20130096949 A KR20130096949 A KR 20130096949A KR 1020120018570 A KR1020120018570 A KR 1020120018570A KR 20120018570 A KR20120018570 A KR 20120018570A KR 20130096949 A KR20130096949 A KR 20130096949A
Authority
KR
South Korea
Prior art keywords
pattern
metal
forming
opening
diffusion barrier
Prior art date
Application number
KR1020120018570A
Other languages
English (en)
Inventor
이현배
남경희
박지순
유승용
이우진
이종명
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120018570A priority Critical patent/KR20130096949A/ko
Publication of KR20130096949A publication Critical patent/KR20130096949A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 구리 배선 형성 방법에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 소자의 형성방법은 개구부 내벽에 형성된 제 1 금속막을 리플로우 시켜 상기 개구부의 하부에 제 1 금속패턴을 형성한 후, 상기 제 1 금속패턴 상에 제 2 확산 방지패턴 및 제 2 금속패턴을 형성하여 상기 제 1 금속패턴으로 채워지지 않은 상기 개구부를 채운다. 이에 따라, 상기 개구부 내에 일부 남을 수 있는 씸(seam)을 제외하고 보이드(void) 결함 없는 금속 배선을 형성할 수 있다. 또한 상기 제 2 확산 방지패턴 및 상기 제 2 금속패턴은 상기 제 1 금속패턴의 전자 이동(electro-migration) 특성을 개선하여 금속 배선의 신뢰성을 확보할 수 있다.

Description

반도체 소자의 형성 방법{Forming method of semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 구리 배선 형성 방법에 관한 것이다.
금속 배선 공정이란 반도체 기판에 형성된 각 회로에 금속선을 연결시키는 공정으로, 통상 텅스텐(W), 구리(Cu), 금(Au), 또는 알루미늄(Al) 등의 금속재료를 사용한다. 하지만 상기의 금속재료 중 비 저항이 낮은 구리(Cu), 및 알루미늄(Al)을 금속 배선 재료로 주로 사용하고 있으며, 알루미늄(Al)보다 더 전기전도도가 우수하며 생산성이 더 높은 구리(Cu)를 금속배선 재료로 많이 사용하고 있다.
최근에 반도체 소자의 고밀도화 및 고집적화에 따라 금속 배선의 폭 및 두께는 점점 감소하고 있다. 따라서 콘택홀의 종횡비(aspect ratio)가 증가하여 콘택홀 내에 금속 배선을 완전히 채우는 기술이 매우 중요하다.
구리 배선을 형성하기 위해서 확산 방지막과 구리 씨드층(seed)을 물리기상증착(Physical Vapor Deposition)으로 형성한다. 하지만 금속 배선의 폭 및 두께가 감소하면서 물리기상증착으로 구리 배선을 형성하는데 어려움이 있다.
본 발명의 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예는 반도체 소자의 형성 방법에 관한 것이다. 본 발명은 반도체 기판 상에 개구부를 갖는 절연패턴을 형성하는 것; 상기 개구부 내벽과 상기 절연패턴 상면을 덮는 제 1 확산 방지막 및 제 1 금속막을 차례로 형성하는 것; 상기 제 1 금속막을 리플로우시켜 상기 개구부의 일부분 내에 제 1 금속패턴을 형성하는 것; 및 상기 개구부가 채워지도록 상기 제 1 금속패턴 상에 제 2 금속패턴을 형성하는 것을 포함하는 반도체 소자의 형성 방법을 포함한다.
상기 제 1 금속막은 상기 개구부 내의 측벽보다 상기 개구부 하부에 두껍게 형성되는 반도체 소자의 형성 방법을 포함한다.
상기 리플로우 공정은 150°C~450°C 에서 진행되는 반도체 소자의 형성 방법을 포함한다.
상기 제 1 금속패턴과 상기 제 2 금속패턴 사이에 제 2 확산 방지막을 더 포함하는 반도체 소자의 형성 방법을 포함한다.
상기 제 2 금속패턴을 형성하는 것은, 상기 제 2 확산방지막 상에 제 2 금속막을 형성하는 것; 상기 절연패턴 상면이 노출될 때까지 상기 제 2 금속막 및 상기 제 2 확산방지막에 대해 평탄화 공정을 수행하는 것을 포함하는 반도체 소자의 형성 방법을 포함한다.
상기 제 2 금속패턴 상면에 캡핑막을 형성하는 것을 더 포함하는 반도체 소자의 형성 방법을 포함한다.
상기 제 1 금속패턴은 구리(Cu)를 포함하고, 상기 제 2 금속패턴은 텅스텐(W)을 포함하는 반도체 소자의 형성 방법을 포함한다.
상기 반도체 기판은 도전 패턴을 포함하며, 상기 절연패턴을 형성하는 것은, 상기 반도체 기판 상에 절연막을 형성하는 것; 상기 절연막의 일부를 패터닝하여 상기 도전 패턴을 노출시키는 비아홀을 형성하는 것; 상기 절연막의 일부를 패터닝하여 상기 비아홀을 가로지르며, 상기 비아홀과 연결되는 트렌치를 형성하는 것을 포함하는 반도체 소자의 형성 방법을 포함한다.
상기 트렌치의 폭은 상기 비아홀의 폭보다 더 큰 폭을 가지는 반도체 소자의 형성 방법을 포함한다.
상기 절연패턴은 하나 이상의 식각 정지 패턴을 포함하는 반도체 소자의 형성 방법을 포함한다.
본 발명의 일 실시예에 따른 반도체 소자의 형성방법은 개구부 내벽에 형성된 제 1 금속막을 리플로우 시켜 상기 개구부의 하부에 제 1 금속패턴을 형성한 후, 상기 제 1 금속패턴 상에 제 2 확산 방지패턴 및 제 2 금속패턴을 형성하여 상기 제 1 금속패턴으로 채워지지 않은 상기 개구부를 채운다. 이에 따라, 상기 개구부 내에 일부 남을 수 있는 Seam을 제외하고 보이드(void) 결함 없는 금속 배선을 형성할 수 있다. 또한 상기 제 2 확산 방지패턴 및 상기 제 2 금속패턴은 상기 제 1 금속패턴의 전자 이동(electro-migration) 특성을 개선하여 금속 배선의 신뢰성을 확보할 수 있다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 나타낸 단면도들이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상면에 제 1 식각 정지막(104), 절연막(106)을 차례로 적층한다.
상기 제 1 식각 정지막(104)은 질화규소(SiN) 또는 탄화규소(SiC) 물질로 형성될 수 있다. 상기 절연막(106)은 산화막, 질화막 또는 저유전(low-k) 산화막으로 형성될 수 있다.
도 1b를 참조하면, 상기 제 1 식각 정지막(104), 및 상기 절연막(106)을 패터닝하여, 개구부(108)를 갖는 절연패턴(106a)을 형성한다.
상기 개구부(108)는 상기 절연막(106) 상에 포토마스크 패턴(미도시)을 형성하고, 상기 포토마스크 패턴에 노출된 상기 절연막(106) 및 제 1 식각 정지막(104)을 이방성 식각하여 형성될 수 있다. 상기 개구부(108)의 측벽에 상기 제 1 식각 정지패턴(104a)과 상기 절연패턴(106a)이 노출될 수 있다.
도 1c를 참조하면, 상기 개구부(108)의 내벽과 상기 절연패턴(106a) 상면을 덮도록 제 1 확산 방지막(120)과 제 1 금속막(130)을 차례로 형성한다.
상기 제 1 확산 방지막(120)은 물리기상증착(Physical Vapor Deposition; PVD), 화학기상증착(Chemical Vapor Deposition; CVD), 원자층증착(Atomic Layer Deposition; ALD) 방법으로 컨포말(conformal)하게 형성될 수 있다. 상기 제 1 확산 방지막(120)은 노출된 상기 반도체 기판(100)의 상면을 덮을 수 있다. 상기 제 1 확산 방지막(120)은 탄탈륨(Ta), 질화탄탈륨(TaN), 티타늄(Ti), 질화티타늄(TiN), 코발트(Co), 루테늄(Ru), 및 니켈(Ni) 중 어느 하나의 물질로 형성될 수 있다.
상기 제 1 금속막(130)은 물리기상증착(Physical Vapor Dposition), 물리기상증착(Physical Vapor Deposition; PVD), 화학기상증착(Chemical Vapor Deposition; CVD), 원자층증착(Atomic Layer Deposition; ALD) 방법으로 상기 확산 방지막(120) 상에 형성될 수 있다. 일 실시예에 따르면, 제 1 금속막(130)은 상기 물리기상증착(Physical Vapor Dposition) 방법으로 형성될 수 있으며, 이때 상기 개구부(108) 측벽 보다 상기 개구부(108) 하부에서 두껍게 형성될 수 있다. 상기 제 1 금속막(130)은 예를 들어, 구리(Cu), 구리-망간(Cu-Mn) 및 구리-알루미늄(Cu-Al) 중 어느 하나의 물질로 형성될 수 있다.
도 1d를 참조하면, 상기 제 1 금속막(130)에 리플로우(reflow) 공정을 진행하여 상기 개구부(108) 내에 제 1 금속패턴(130a)을 형성한다.
상기 리플로우 공정은 약 150°C 내지 450°C 사이에서 진행된다. 상기 제 1 금속막(130)은 리플로우 공정에 의하여, 상기 제 1 금속막(130)이 상기 개구부(108) 내로 흘러 내려 상기 개구부(108)의 일부를 채우는 제 1 금속패턴(130a)이 형성될 수 있다.
상기 리플로우 공정으로 상기 개구부(108) 하부를 제 1 금속 패턴으로 채움으로써, 구리 씨드(seed)의 부족 및 오버행(overhang)으로 인해 형성되는 공극(void)을 방지할 수 있다.
상기 제 1 금속패턴(130a)이 형성된 상기 개구부(108) 내벽과 상기 제 1 확산 방지막(120) 상에 제 2 확산 방지막(140)을 형성한다. 상기 제 2 확산 방지막(140)은 물리기상증착(Physical Vapor Deposition; PVD), 화학기상증착(Chemical Vapor Deposition; CVD), 원자층증착(Atomic Layer Deposition; ALD) 방법으로 컨포말(conformal)하게 형성될 수 있다. 상기 제 2 확산 방지막(140)은 텅스텐 질화물(WN)로 형성될 수 있다. 상기 제 2 확산 방지막(140)은 약 30Å 내지 50Å 두께로 형성될 수 있다. 상기 제 2 확산 방지막(140)은 제 2 금속막(150)과 제 1 금속패턴(130a) 사이의 화학반응 및 제 1 금속패턴(130a)의 리프팅(lifting)을 방지할 수 있다.
도 1e를 참조하면, 상기 제 2 확산 방지막(140) 상에 제 2 금속막(150)을 형성한다.
상기 제 2 금속막(150)은 물리기상증착(Physical Vapor Deposition; PVD), 화학기상증착(Chemical Vapor Deposition; CVD), 원자층증착(Atomic Layer Deposition; ALD) 방법으로 상기 개구부(108)의 상부를 채우고 형성될 수 있다. 상기 제 2 금속막(150)은 상기 제 2 확산 방지막(140)의 상면을 덮도록 형성될 수 있다. 상기 제 2 금속막(150) 내부에 씸(seam)(151)이 형성될 수 있다. 상기 제 2 금속막(150)은 텅스텐(W)으로 형성될 수 있다.
도 1f를 참조하면, 상기 절연패턴(106a) 상면이 노출될 때까지 평탄화 공정을 수행한다. 상기 평탄화 공정으로 상기 개구부(108) 내에 제 1 확산 방지패턴(120a), 제 2 확산 방지패턴(140a), 및 제 2 금속 패턴(150a)이 형성될 수 있다. 상기 평탄화 공정으로 상기 제 2 금속 패턴(150a) 내부에 씸(seam)(151)은 남아있을 수 있다. 상기 제 2 확산 방지패턴(140a)과 제 2 금속 패턴(150a)의 두께는 약 40Å 내지 60Å 일 수 있다. 상기 평탄화 공정은 에치백 공정 또는 화학적 기계적 연마(CMP) 방법에 의해 수행될 수 있다.
상기 제 2 금속 패턴(150a) 상면에 캡핑막(160)을 형성한다. 상기 캡핑막(160)은 SiN 또는 SiCN인 물질로 형성할 수 있다.
또한, 상기 제 2 확산방지패턴(140a) 및 상기 제 2 금속패턴(150a)은 상기 제 1 금속패턴(130a)과 상기 캡핑막(160) 사이에 형성되어, 상기 제 1 금속패턴(130a)과 상기 캡핑막(160) 사이에 일어날 수 있는 전자 이동(electro-migration)을 억제해 준다. 이에 따라, 신뢰성이 향상된 반도체 소자를 형성할 수 있다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다. 설명의 간결함을 위해, 도 1a 내지 도 1f를 참조하여 설명된 실시예들과 중복되는 기술적, 구조적 특징 및 제조방법에 대한 설명은 생략될 것이다.
도 2a를 참조하면, 도전 패턴(210)을 가지는 반도체 기판(100) 상에 절연막(106)을 형성한다.
상기 도전 패턴(210)은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 구리(Cu) 및 이들의 합금으로 이루어진 물질로 형성될 수 있다.
상기 절연막(106)은 제 1 식각 정지막(104), 상기 제 1 절연막(102), 제 2 식각 정지막(103), 및 제 2 절연막(105)을 포함할 수 있다. 상기 제 1 절연막(102)과 제 2 절연막(105)은 산화막, 질화막 또는 저유전(low-k) 산화막으로 형성될 수 있다. 상기 제 1 식각 정지막(104)과 제 2 식각 정지막(103)은 질화규소(SiN) 또는 탄화규소(SiC)로 형성될 수 있다.
도 2b를 참조하면, 상기 절연막(106)을 패터닝하여 개구부(108)를 갖는 절연패턴(106a)를 형성한다.
상기 절연패턴(106a)는 제 1 식각 정지패턴(104a), 상기 제 1 절연패턴(102a), 상기 제 2 식각 정지패턴(103a), 및 상기 제 2 절연패턴(105a)을 포함할 수 있다.
상기 개구부(108)는 비아홀(108a)과 트렌치(108b)를 가지도록 형성할 수 있다. 상기 비아홀(108a)은 상기 절연막(106) 상에 포토마스크 패턴(미도시)을 형성하고, 상기 포토마스크 패턴에 노출된 상기 절연막(106)을 이방성 식각하여 형성될 수 있다. 상기 비아홀(108a)은 상기 도전패턴(210) 상면을 노출시킬 수 있다.
상기 트렌치(108b)는 상기 비아홀(108a)을 갖는 상기 절연패턴(106a) 상에 포토마스크 패턴(미도시)을 형성하고, 상기 포토마스크 패턴에 노출된 상기 제 2 절연패턴(105a)을 이방성 식각하여 형성될 수 있다. 상기 트렌치(108b)는 상기 비아홀(108a)를 가로지르며, 상기 비아홀(108a)과 연결되도록 형성될 수 있다. 상기 제 2 식각 정지패턴(103a)은 상기 트렌치 형성 시 오버 식각(over etch)을 방지할 수 있다. 상기 트렌치(108b)의 폭은 상기 비아홀(108a)의 폭보다 더 큰 폭을 가질 수 있다.
도 2c를 참조하면, 상기 개구부(108)의 내벽과 상기 절연패턴(106a) 상면에 제 1 확산 방지막(120)과 제 1 금속막(130)을 차례로 형성한다.
상기 제 1 확산 방지막(120)은 물리기상증착(Physical Vapor Deposition; PVD), 화학기상증착(Chemical Vapor Deposition; CVD), 원자층증착(Atomic Layer Deposition; ALD) 방법으로 컨포말(conformal)하게 형성될 수 있다. 상기 제 1 확산 방지막(120)은 노출된 상기 도전패턴(210)의 상면을 덮을 수 있다.
상기 제 1 금속막(130)은 물리기상증착(Physical Vapor Dposition), 물리기상증착(Physical Vapor Deposition; PVD), 화학기상증착(Chemical Vapor Deposition; CVD), 원자층증착(Atomic Layer Deposition; ALD) 방법으로 상기 확산 방지막(120) 상에 형성될 수 있다. 일 실시예에 따르면, 상기 물리기상증착(Physical Vapor Dposition) 방법으로 형성될 수 있으며, 이 때 상기 개구부(108) 측벽 보다 상기 개구부(108) 하부에서 두껍게 형성될 수 있다.
도 2d를 참조하면, 상기 제 1 금속막(130)에 리플로우(reflow) 공정을 진행하여 상기 개구부(108) 내에 제 1 금속패턴(130a)을 형성한다.
상기 리플로우 공정은 약 150°C 내지 450°C 사이에서 진행된다. 상기 제 1 금속막(130)은 리플로우 공정에 의하여, 상기 제 1 금속막(130)이 상기 개구부(108) 내로 흘러 내려 상기 비아홀(108a)을 완전히 채운 후 상기 트렌치(108b)의 하부까지 채워 제 1 금속패턴(130a)을 형성할 수 있다.
상기 제 1 금속패턴(130a)이 형성된 상기 개구부(108) 내벽과 상기 절연패턴(106a) 상면에 제 2 확산 방지막(140)을 형성한다. 상기 제 2 확산 방지막(140)은 화학기상증착(Chemical Vapor Deposition; CVD), 물리기상증착(Physical Vapor Deposition), 원자층증착(Atomic Layer Deposition; ALD) 방법으로 컨포말(conformal)하게 형성될 수 있다. 상기 제 2 확산 방지막(140)은 텅스텐 질화물(WN)로 형성될 수 있다. 상기 제 2 확산 방지막(140)은 약 30Å 내지 50Å 의 두께로 형성될 수 있다.
도 2e를 참조하면, 상기 제 2 확산 방지막(140) 상에 제 2 금속막(150)을 형성한다.
상기 제 2 금속막(150)은 물리기상증착(Physical Vapor Deposition; PVD), 화학기상증착(Chemical Vapor Deposition; CVD), 원자층증착(Atomic Layer Deposition; ALD) 방법으로 형성될 수 있다. 상기 제 2 금속막(150)은 상기 트렌치(108b)의 상부를 완전히 채우고, 상기 제 2 확산 방지막(140)의 상면을 덮도록 형성한다. 상기 제 2 금속막(150) 내부에 씸(seam)(151)이 형성될 수 있다. 상기 제 2 금속막(150)은 텅스텐(W)으로 형성될 수 있다.
도 2f를 참조하면, 상기 절연패턴(106a)의 상면이 노출될 때까지 평탄화 공정을 진행한다. 상기 평탄화 공정으로 상기 개구부(108) 내에 제 1 확산 방지패턴(120a), 제 2 확산 방지패턴(140a), 및 제 2 금속 패턴(150a)이 형성될 수 있다. 상기 평탄화 공정으로 상기 제 2 금속 패턴(150a) 내부에 씸(seam)(151)은 남아있을 수 있다. 상기 제 2 확산 방지패턴(140a)과 제 2 금속 패턴(150a)의 두께는 약 40Å 내지 60Å 일 수 있다. 상기 평탄화 공정은 에치백 공정 또는 화학적 기계적 연마(CMP) 방법에 의해 수행될 수 있다.
상기 제 2 금속 패턴(150a) 상면에 캡핑막(160)을 형성한다. 상기 캡핑막(160)은 SiN 또는 SiCN인 물질로 형성할 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 설명의 간결함을 위해, 도 1a 내지 도 1f를 참조하여 설명된 실시예들과 중복되는 기술적, 구조적 특징 및 제조방법에 대한 설명은 생략될 것이다.
도 3을 참조하면, 도전패턴(210)을 가지는 반도체 기판(100) 상에 개구부(108)를 갖는 절연패턴(106a)를 형성한다. 상기 개구부(108)는 상기 도전패턴(210)이 노출되도록 형성될 수 있다. 상기 개구부(108)는 비아 콘택 홀일 수 있다. 상기 도전 패턴(210)은 하부 배선일 수 있으며, 상기 하부 배선은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 구리(Cu) 및 이들의 합금으로 이루어진 물질로 형성될 수 있다.
상기 개구부(108) 내벽은 제 1 확산 방지패턴(120a)으로 컨포말하게 덮여 있으며, 상기 개구부(108) 내에는 제 1 금속패턴(130a), 제 2 확산 방지패턴(140a), 그리고 제 2 금속패턴(150a)으로 채워질 수 있다. 상기 제 1 금속패턴(130a)은 상기 개구부(108) 하부를 완전히 채울 수 있으며, 상기 제 1 금속패턴(130a) 상면을 덮고 U자 형으로 제 2 확산 방지패턴(140a)이 컨포말하게 형성될 수 있다. 상기 제 2 금속패턴(150a)은 상기 개구부(108)의 나머지 빈 공간을 채울 수 있다. 상기 제 2 금속패턴(150a) 내부에 씸(seam)(151)이 형성될 수 있다. 상기 제 2 금속막(150)은 텅스텐(W)으로 형성될 수 있다.
제 2 금속패턴(150a) 상면에 상부 배선(215)을 형성한다. 상기 상부 배선(215)은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 구리(Cu) 및 이들의 합금으로 이루어진 물질로 형성될 수 있다. 상기 상부 배선(215)은 상기 개구부(108) 내에 형성된 상기 제 1 확산방지패턴(120a), 상기 제 2 확산방지패턴(140a), 및 상기 제 2 금속 패턴(150a)의 상면과 접촉되어 상기 제 1 금속패턴(130a) 및 상기 도전패턴(210)과 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판
104: 제 1 식각 정지막
104a: 제1 식각 정지패턴
106: 절연막
106a: 절연패턴
108: 개구부
108a: 비아홀
108b: 트렌치;
120: 제 1 확산 방지막
130: 제 1 금속막
130a: 제1 금속패턴
140: 제 2 확산 방지막
140a: 제2 확산 방지패턴
150: 제 2 금속막
150a: 제 2 금속 패턴
151: 씸(seam)
160: 캐핑막
210: 도전패턴
215: 상부배선

Claims (10)

  1. 반도체 기판 상에 개구부를 갖는 절연패턴을 형성하는 것;
    상기 개구부 내벽과 상기 절연패턴 상면을 덮는 제 1 확산 방지막 및 제 1 금속막을 차례로 형성하는 것;
    상기 제 1 금속막을 리플로우시켜 상기 개구부의 일부분 내에 제 1 금속패턴을 형성하는 것; 및
    상기 개구부가 채워지도록 상기 제 1 금속패턴 상에 제 2 금속패턴을 형성하는 것을 포함하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 금속막은 상기 개구부 내의 측벽보다 상기 개구부 하부에 두껍게 형성되는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 리플로우 공정은 150°C~450°C 에서 진행되는 반도체 소자의 형성방법.
  4. 제 1 항에 있어서,
    상기 제 1 금속패턴과 상기 제 2 금속패턴 사이에 제 2 확산 방지막을 더 포함하는 반도체 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 2 금속패턴을 형성하는 것은:
    상기 제 2 확산방지막 상에 제 2 금속막을 형성하는 것;
    상기 절연패턴 상면이 노출될 때까지 상기 제 2 금속막 및 상기 제 2 확산방지막에 대해 평탄화 공정을 수행하는 것을 포함하는 반도체 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 2 금속패턴 상면에 캡핑막을 형성하는 것을 더 포함하는 반도체 소자의 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 금속패턴은 구리(Cu)를 포함하며, 상기 제 2 금속패턴은 텅스텐(W)을 포함하는 반도체 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 반도체 기판은 도전 패턴을 포함하며,
    상기 절연패턴을 형성하는 것은,
    상기 반도체 기판 상에 절연막을 형성하는 것;
    상기 절연막의 일부를 패터닝하여 상기 도전 패턴을 노출시키는 비아홀을 형성하는 것;
    상기 절연막의 일부를 패터닝하여 상기 비아홀을 가로지르며, 상기 비아홀과 연결되는 트렌치를 형성하는 것을 포함하는 반도체 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 트렌치의 폭은 상기 비아홀의 폭보다 더 큰 폭을 가지는 반도체 소자의 형성 방법.
  10. 제 8 항에 있어서,
    상기 절연패턴은 하나 이상의 식각 정지 패턴을 포함하는 반도체 소자의 형성 방법.
KR1020120018570A 2012-02-23 2012-02-23 반도체 소자의 형성 방법 KR20130096949A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120018570A KR20130096949A (ko) 2012-02-23 2012-02-23 반도체 소자의 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120018570A KR20130096949A (ko) 2012-02-23 2012-02-23 반도체 소자의 형성 방법

Publications (1)

Publication Number Publication Date
KR20130096949A true KR20130096949A (ko) 2013-09-02

Family

ID=49449572

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120018570A KR20130096949A (ko) 2012-02-23 2012-02-23 반도체 소자의 형성 방법

Country Status (1)

Country Link
KR (1) KR20130096949A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170070353A (ko) * 2015-12-11 2017-06-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9773699B2 (en) 2015-04-02 2017-09-26 Samsung Electronics Co., Ltd. Methods of forming wiring structures including a plurality of metal layers
KR20180005743A (ko) * 2015-06-05 2018-01-16 도쿄엘렉트론가부시키가이샤 상호접속부를 위한 루테늄 금속 피처 충전

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773699B2 (en) 2015-04-02 2017-09-26 Samsung Electronics Co., Ltd. Methods of forming wiring structures including a plurality of metal layers
KR20180005743A (ko) * 2015-06-05 2018-01-16 도쿄엘렉트론가부시키가이샤 상호접속부를 위한 루테늄 금속 피처 충전
KR20170070353A (ko) * 2015-12-11 2017-06-22 삼성전자주식회사 반도체 장치 및 그 제조 방법

Similar Documents

Publication Publication Date Title
US6787460B2 (en) Methods of forming metal layers in integrated circuit devices using selective deposition on edges of recesses and conductive contacts so formed
TWI316739B (en) Methods of forming dual-damascene metal wiring patterns for integrated circuit devices and wiring patterns formed thereby
JP4918778B2 (ja) 半導体集積回路装置の製造方法
US6528884B1 (en) Conformal atomic liner layer in an integrated circuit interconnect
US9059257B2 (en) Self-aligned vias formed using sacrificial metal caps
JP5089575B2 (ja) 相互接続構造体及びその製造方法
US9165883B2 (en) Interconnection structure for an integrated circuit
CN101465332B (zh) 半导体芯片及其制造方法和半导体芯片堆叠封装
US10276500B2 (en) Enhancing barrier in air gap technology
US20030139034A1 (en) Dual damascene structure and method of making same
JP2015133509A (ja) 銅プラグを有する半導体デバイスとその形成方法
JP5134193B2 (ja) 半導体装置及びその製造方法
US20100099250A1 (en) Methods of Forming Integrated Circuit Contact Pads Using Electroless Plating of Diffusion Barrier Layers
CN110707066A (zh) 一种内连线结构及其制备方法
US10727123B2 (en) Interconnect structure with fully self-aligned via pattern formation
US10770395B2 (en) Silicon carbide and silicon nitride interconnects
TWI697969B (zh) 具有混合金屬化之互連
KR20130096949A (ko) 반도체 소자의 형성 방법
US8338951B2 (en) Metal line of semiconductor device having a diffusion barrier with an amorphous TaBN layer and method for forming the same
KR100988783B1 (ko) 반도체 소자 및 그의 제조 방법
KR101168507B1 (ko) 반도체 소자 및 그 형성 방법
US20050184288A1 (en) Semiconductor device having a second level of metallization formed over a first level with minimal damage to the first level and method
CN113035772A (zh) 半导体结构及其制备方法
US20090283908A1 (en) Metal line of semiconductor device and method for forming the same
WO2012041033A1 (zh) 金属互连结构及金属层间通孔和互连金属线的形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application