KR102642249B1 - 인터-데크 플러그인 3차원 메모리 장치 및 그 형성 방법 - Google Patents

인터-데크 플러그인 3차원 메모리 장치 및 그 형성 방법 Download PDF

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Abstract

인터-데크 플러그를 가지는 3D 메모리 장치의 실시예 및 이를 형성하는 방법이 개시된다. 예에서, 3D 메모리 장치는 기판, 기판 위의 인터리브된 전도체 및 유전체 층을 포함하는 제1 메모리 데크, 제1 메모리 데크 위의 인터리브된 전도체 및 유전체 층을 포함하는 제2 메모리 데크, 및 제1 또는 제2 메모리 데크를 통해 각각 수직으로 연장하는 제1 및 제2 채널 구조체를 포함한다. 제1 채널 구조체는 제1 채널 구조체의 측벽을 따르는 제1 메모리 필름 및 반도체 채널, 및 제1 채널 구조체의 상부에 있고 제1 반도체 채널과 접촉하는 인터-데크 플러그를 포함한다. 인터-데크 플러그의 측면은 매끄럽다. 제2 채널 구조체는 제2 채널 구조체의 측벽을 따르는 제2 메모리 필름 및 반도체 채널을 포함한다. 제2 반도체 채널은 인터-데크 플러그와 접촉한다.

Description

인터-데크 플러그인 3차원 메모리 장치 및 그 형성 방법
본 발명의 실시예는 3차원(3D) 메모리 장치 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선하여 더 작은 크기로 확장된다. 그러나 메모리 셀의 피처 크기가 하한에 가까워짐에 따라 평면 프로세스 및 제조 기술이 어렵고 비용이 많이 든다. 결과적으로 평면 메모리 셀의 메모리 밀도는 상한에 도달한다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처에는 메모리 어레이 및 메모리 어레이와의 신호를 제어하기 위한 주변 장치가 포함된다.
인터-데크 플러그를 가지는 3D 메모밀 장치 및 그 형성 방법의 실시예에 대해 여기서 개시한다.
일례에서, 3D 메모리 장치는 기판, 기판 위의 제1 복수의 인터리브된 전도체 층 및 유전체 층을 포함하는 제1 메모리 데크, 제1 메모리 데크를 통해 수직으로 연장하는 제1 채널 구조체, 제1 메모리 데크 위의 제2 복수의 인터리브된 전도체 층 및 유전체 층을 포함하는 제2 메모리 데크, 및 제2 메모리 데크를 통해 수직으로 연장하는 제2 채널 구조체를 포함한다. 제1 채널 구조체는 제1 채널 구조체의 측벽을 따르는 제1 메모리 필름 및 제1 반도체 채널, 및 제1 채널 구조체의 상부 부분에 있고 제1 반도체 채널과 접촉하는 인터-데크 플러그를 포함한다. 인터-데크 플러그의 측면은 매끄럽다. 제2 채널 구조체는 제2 채널 구조체의 측벽을 따르는 제2 메모리 필름 및 제2 반도체 채널을 포함한다. 제2 반도체 채널은 인터-데크 플러그와 접촉한다.
다른 예에서, 3D 메모리 장치 형성 방법이 개시된다. 제1 복수의 인터리빙된 희생 층 및 유전체 층을 포함하는 제1 유전 데크가 기판 위에 형성된다. 제1 유전체 데크를 통해 수직으로 연장하고 제1 메모리 필름 및 제1 반도체 채널을 포함하는 제1 채널 구조체가 형성된다. 제1 채널 구조체의 상부에서 제1 반도체 채널과 접촉하는 인터-데크 플러그가 형성되며, 인터-데크 플러그의 상부면과 제1 유전체 데크의 상부면 사이에 리세스가 형성된다. 인터-데크 플러그의 상부 표면을 덮기 위해 리세스에 에칭 정지 플러그가 형성된다. 제2 복수의 인터리브된 희생 층 및 유전체 층을 포함하는 제2 유전체 데크가 제1 유전체 데크 위에 형성된다. 제2 유전체 데크를 통해 수직으로 연장하고 에칭 정지 플러그에서 끝나는 제1 개구가 형성된다. 에칭 정지 플러그는 리세스로부터 제거되어 제1 개구 및 리세스를 포함하는 채널 홀을 형성한다. 제2 메모리 필름은 제1 개구의 측벽을 따라 그리고 채널 홀의 리세스 내에 형성된다. 제2 반도체 채널은 제2 메모리 필름 위에 형성되고, 인터-데크 플러그와 접촉하도록 리세스 내의 제2 메모리 필름의 일부를 통해 수직으로 연장한다.
또 다른 예에서, 3D 메모리 장치에서 인터-데크 플러그 형성 방법이 개시된다. 기판 위에 제1 복수의 인터리빙된 희생 층 및 유전체 층을 통해 수직으로 연장하는 하부 채널 구조체가 형성된다. 하부 채널 구조체의 상부에 계단형 리세스가 에칭된다. 계단형 리세스를 채우기 위해 반도체 층이 증착된다. 반도체 층의 상부에는 에칭 정지 홈이 에칭되어 매끄러운 측면을 갖는 인터-데크 플러그를 형성한다. 에칭 정지 리세스를 채우기 위해 에칭 정지 층이 증착된다. 제2 복수의 인터리빙된 희생 층 및 유전체 층은 에칭 정지 층 및 제1 복수의 인터리빙된 희생 층 및 유전체 층 위에 교대로 증착된다. 제1 개구는 에칭 정지 층에 의해 정지될 때까지 제2 복수의 인터리빙된 희생 층 및 유전체 층을 통해 에칭된다. 에칭 정지 층은 인터-데크 플러그를 노출시키기 위해 에칭 정지 리세스로부터 에칭된다.
본 명세서에 통합되고 명세서의 일부를 형성하는 첨부된 도면은 본 개시의 실시예를 예시하고, 상세한 설명과 함께, 본 개시의 원리를 설명하고 관련 기술 분야의 통상의 기술자가 본 개시를 만들고 사용한다.
도 1a는 돌출부를 가지는 인터-데크 플러그를 가지는 예시적인 3D 메모리 장치의 단면을 도시한다.
도 1b는 도 1a의 인터-데크 플러그를 포함하는 영역의 확대된 단면을 도시한다.
도 2는 본 개시의 일부 실시예에 따른 매끄러운 측면을 가지는 인터-데크 플러그를 가지는 예시적인 3D 메모리 장치의 단면을 도시한다.
도 3a 내지 도 3h는 본 개시의 일부 실시예에 따라 매끄러운 측면을 가지는 인터-데크 플러그를 가지는 3D 메모리 장치를 형성하기 위한 예시적인 제조 프로세스를 도시한다.
도 4는 본 개시의 일부 실시예에 따라 매끄러운 측면을 가지는 인터-데크 플러그를 가지는 3D 메모리 장치를 형성하기 위한 예시적인 방법의 흐름도를 도시한다.
도 5는 본 개시의 일부 실시예에 따른 3D 메모리 장치에서 매끄러운 측면을 가지는 인터-데크 플러그를 형성하기 위한 예시적인 방법의 흐름도를 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
특정 구성 및 배열이 논의되었지만 이는 예시 목적으로만 수행된다는 것을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시 내용이 또한 다양한 다른 응용들에서 사용될 수 있다는 것은 당업자에게 명백할 것이다.
명세서에서 "실시예", "실시예", "실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 특정 특징, 구조, 또는 특징을 포함하지만 모든 실시예가 그러한 특정 특징, 구조 또는 특징을 반드시 포함하지 않을 수 있다는 것에 유의한다. 더욱이, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특징이 실시예와 관련하여 기술될 때, 명시적으로 기술되었는지에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 관련 기술 분야의 숙련가의 지식 내에 있을 것이다.
일반적으로 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 용어 "하나 이상"은 문맥에 적어도 부분적으로 의존하여 임의의 특성, 구조 또는 특징을 단수 의미로 설명하는 데 사용될 수 있거나 복수의 의미에서 특성, 구조 또는 특징의 조합을 설명하는 데 사용될 수 있다. 마찬가지로, "a", "an" 또는 "the"와 같은 용어는 문맥에 따라 적어도 부분적으로는 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, 용어 "기초하여"는 배타적인 요소 세트를 전달하려는 것이 아니라는 대신에 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가 요소의 존재를 허용하는 것으로 이해될 수 있다.
본 명세서에서 "위(on)", "보다 위(above)" 및 "상의(over)"의 의미는 "위(0n)"가 중간 피처 또는 그 사이에 레이어가 있는 무언가에 대해 "위(on)"를 의미하고, "보다 위(above)"또는 "상의(over)""보다 위(above)" 또는 "상의(over)"를 의미할 뿐만 아니라 중간 피처 또는 그 사이에 레이어가 없는 무언가에 대해 (즉, 무언가에 직접적인) "보다 위(above)" 또는 "상의(over)"의 의미도 포함할 수 있다는 것을 의미하도록 가장 넓은 방식으로 해석되어야 함을 쉽게 이해해야 한다.
또한, "아래(beneath)", "보다 아래(below)", "낮은(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 설명의 편의를 위해 다른 요소(들) 또는 기능(들)에 대한 한 요소 또는 특징의 관계를 설명하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 추가하여 사용 또는 작동 중인 장치의 다른 방향을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전되거나 다른 배향으로) 본 명세서에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "기판"은 후속 재료 층이 추가되는 재료를 지칭한다. 기판 자체를 패턴화할 수 있다. 기판 위에 추가된 재료는 패턴화되거나 패턴화되지 않은 상태로 유지될 수 있다. 더욱이, 기판은 실리콘, 게르마늄, 갈륨 비소, 인화 인듐 등과 같은 다양한 반도체 물질을 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼과 같은 전기적으로 비전도성 재료로 만들어질 수 있다.
본 명세서에서 사용되는 용어 "층(layer)"은 두께를 가지는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 또는 상부 구조의 전체에 걸쳐 연장될 수 있거나 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조체의 두께보다 작은 두께를 가지는 균일 또는 불균일 연속 구조체의 영역일 수 있다. 예를 들어, 층은 연속 구조체의 상단 표면과 하단 표면 사이에 있거나 또는 그 표면에 있는 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평, 수직 및/또는 테이퍼 표면을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고 및/또는 그 위에, 그 보다 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 인터커넥트 층은 하나 이상의 전도체 및 콘택트 층(콘택트, 인터커넥트 라인 및/또는 비아가 형성되어 있다) 및 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "명목/명목적으로" 및 "실질/실질적으로"는 제품의 설계 단계 동안 설정된 구성 요소 또는 공정 작업에 대한 특성 또는 매개 변수의 원하는 또는 목표 값을, 그 원하는 값보다 위 및/또는 아래의 값 범위와 함께 지칭한다. 값의 범위는 제조 프로세스 또는 공차의 약간의 차이로 인해 발생할 수 있다. 본 명세서에서 사용되는 용어 "관하여(about)"는 대상 반도체 장치와 관련된 특정 기술 노드에 따라 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 따라 용어 "관하여(about)"는 예를 들어 값의 10-30%(예를 들어, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변하는 주어진 수량의 값을 나타낼 수 있다.
본 명세서에서 사용되는 용어 "3D 메모리 장치(3D memory device)"는 메모리가 기판에 대해 수직 방향으로 연장할 수 있도록 메모리 스트링(여기서는 NAND 스트링과 같은 "메모리 스트링"이라고 함)이 측 방향으로 배향된 기판 상에 수직 배향된 을 가지는 반도체 소자를 지칭한다. 본 명세서에서 사용되는 용어 "수직/수직으로"는 기판의 측면에 명목상 수직인 것을 의미한다.
96 개 이상의 레벨을 가지는 것과 같은 진보된 기술로 3D NAND 메모리 장치를 제조할 때, 일반적으로 듀얼 데크 아키텍처가 사용되며, 이는 인터-데크 플러그 구조에 의해 전기적으로 연결될 수 있는 두 개의 적층형 채널 구조체를 포함한다. 그렇지만, 인터-데크 플러그의 알려진 구조는 그 매끄럽지 않은 측면(예를 들어, 측면 상에 돌출부가 있다)으로 인해 강하 전류의 중요한 문제에 직면한다.
예를 들어, 도 1a는 듀얼 데크 메모리 스택(104)(하부 메모리 데크(104A) 및 상부 메모리 데크(104B)를 포함)을 통해 수직으로 연장하는 NAND 메모리 스트링을 가지는 예시적인 3D 메모리 장치(100)의 단면을 도시한다. 하부 및 상부 메모리 데크(104A 및 104B) 각각은 기판(102) 위에 형성된 전도체 층(106) 및 유전체 층(108)(본 명세서에서 "전도체/유전체 층 쌍"으로 지칭됨)을 각각 포함하는 복수의 쌍을 포함한다. 기판(102)은 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 절연체(silicon on insulator, SOI), 게르마늄 온 절연체(germanium on insulator, GOI) 또는 기타 적절한 재료을 포함할 수 있다.
3D 메모리 장치(100)의 구성 요소들의 공간적 관계를 추가로 예시하기 위해 x 및 y 축이 도 1a에 포함된다는 점에 유의한다. 3D 메모리 장치(100)의 기판(102)은 x-방향(즉, 측면 방향)으로 측 방향으로 연장하는 2개의 측면 표면을 포함한다. 본 명세서에서 사용되는 바와 같이, 하나의 구성 요소(예를 들어, 층 또는 장치)가 3D 메모리 장치(예를 들어, 3D 메모리)의 다른 구성 요소(예를 들어, 층 또는 장치)의 "위에" 또는 "아래에" 있는지는 기판이 y-방향(즉, 수직 방향)에서 3D 메모리 장치의 가장 낮은 평면에 위치할 때 기판이 y-방향에서 3D 메모리 장치의 기판(예를 들어, 기판(102))에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 명세서 전반에 걸쳐 적용된다.
3D 메모리 장치(100)의 NAND 메모리 스트링 하부 메모리 데크(104A) 및 상부 메모리 데크(104B)를 통해 각각 수직으로 연장하는 하부 채널 구조체(110) 및 상부 채널 구조체(112)를 각각 포함한다. 도 1에 도시된 바와 같이, 3D 메모리 장치(100)는 또한 하부 채널 구조체(110)의 하부 단부에 있는 반도체 플러그(114) 및 상부 채널 구조체(112)의 상부 단부에 있는 채널 플러그(116)를 포함한다.
하부 채널 구조체(110)와 상부 채널 구조체(112) 사이의 연결로서, 하부 채널 구조체(110)는 그 상부에 인터-데크 플러그(118)를 포함한다. 하부 채널 구조체(110)는 그 측벽을 따라 하부 충전 층(124)을 둘러싸는 하부 메모리 필름(120) 및 하부 반도체 채널(122)을 더 포함한다. 유사하게, 상부 채널 구조체(112)는 그의 측벽을 따라 상부 메모리 필름(126) 및 상부 반도체 채널(128)을 포함한다. 하부 반도체 채널(122) 및 상부 반도체 채널(128)은 각각 그 반대 측면 상에서 인터-데크 플러그(118)와 접촉하여 인터-데크 플러그(118)에 의해 전기적으로 연결된다. 하부 반도체 채널(122) 및 상부 반도체 채널(128)은 반도체 플러그(114) 및 채널 플러그(116)에 각각 전기적으로 연결된다.
도 1b는 도 1a의 인터-데크 플러그(118)를 포함하는 영역(101)의 확대된 단면을 도시한다. 도 1b에 도시된 바와 같이, 하부 메모리 필름(120)은 하부 채널 구조체(110)의 중심을 향해 방사상으로 배치된 하부 차단 층(132), 하부 저장 층(134) 및 하부 터널링 층(136)을 더 포함한다. 유사하게, 상부 메모리 필름(126)은 상부 채널 구조체(112)의 중심을 향해 방사상으로 순서대로 배치된 상부 차단 층(138), 상부 저장 층(140) 및 상부 터널링 층(142)을 더 포함한다. 인터-데크 플러그(118)은 도 1b에 도시된 바와 같이 돌출부(144)를 가지는 매끄럽지 않은 측면 표면을 가진다. 인터-데크 플러그(118)의 상부 표면은 하부 메모리 필름(120)의 상부 단부 및 하부 반도체 채널(122)의 상부 단부 위에 있다. 하부 메모리 필름(120)의 상부 단부 및 하부 반도체 채널의 상부 단부는 인터-데크 플러그(118)의 돌출부(144)와 접촉한다.
전류가 전도성 구조체의 외부 표면을 따라 흐르는 경향이 있기 때문에, 돌출부(144)가 있는 인터-데크 플러그(118)의 계단 형상은 도 1b에 도시된 바와 같이 인터-데크 플러그(118)를 통해 상부 반도체 채널(128)로부터 하부 반도체 채널(122)로 전류 이온 Ion의 경로를 우회할 수 있다. 결과적으로, 전류 이온 Ion은 돌출부(144)의 가장자리를 따라 구불구불한 경로를 통과할 때 떨어질 것이며, 이는 돌출부(144)의 두께가 증가함에 따라 더욱 악화될 수 있다.
본 발명에 따른 다양한 실시예는 현재의 강하 문제를 해결할 수 있는 3D 메모리 장치에서 인터-데크 플러그의 개선된 구조 및 제조 방법을 제공한다. 일부 실시예에서, 인터-데크 플러그의 측면은 매끄럽고, 즉 돌출부가 없다. 일부 실시예에서, 상부 메모리 필름은 상부 반도체 채널이 증착될 때 리세스로 측 방향으로 분기되지 않도록 인터-데크 플러그 위의 리세스를 완전히 채운다. 따라서 전류 이온 Ion은 상부 반도체 채널과 인터-데크 플러그의 매끄러운 측면을 따라 직선 경로를 따라 구불구불한 전류 경로로 인한 전류 강하를 최소화할 수 있다. 즉, 본 명세서에 개시된 인터-데크 플러그 구조체는 전류 강하에 대한 약점이 없으며 충분한 공정 마진을 제공한다.
도 2는 본 개시의 일부 실시예에 따라 매끄러운 측면을 가지는 인터-데크 플러그(212)를 가지는 예시적인 3D 메모리 장치(200)의 단면을 도시한다. 도 2는 도 1a 및 도 1b의 영역(101)과 유사한 인터-데크 플러그(212)를 포함하는 확대된 영역만을 도시하며, 나머지 구조는 도 1a의 대응 부와 동일할 수 있으므로 도 2에서 반복되지 않는다는 것을 이해해야 한다.
3D 메모리 장치(200)는 모놀리식 3D 메모리 장치의 일부일 수 있다. 용어 "모놀리식"은 3D 메모리 장치의 구성 요소(예를 들어, 주변 장치 및 메모리 어레이 장치)가 단일 기판 상에 형성되는 것을 의미한다. 모놀리식 3D 메모리 장치의 경우 주변 장치 처리 및 메모리 어레이 장치 처리의 컨볼루션으로 인해 제조 시 추가 제한 사항이 발생한다. 예를 들어, 메모리 어레이 장치(예를 들어, NAND 메모리 스트링)의 제조는 동일한 기판에 형성되었거나 형성될 주변 장치와 관련된 열 예산(thermal budget)에 의해 제한된다.
대안으로, 3D 메모리 장치(200)는 비모놀리식 3D 메모리 장치의 일부일 수 있으며, 여기서 구성 요소(예를 들어, 주변 장치 및 메모리 어레이 장치)는 상이한 기판 상에 개별적으로 형성되고, 그런 다음 예를 들어 면대면 방식(face-to-face manner)으로 접합될 수 있다. 일부 실시예에서, 메모리 어레이 장치 기판은 본딩된 비모놀리식 3D 메모리 장치의 기판으로서 남아있고, 주변 장치(예를 들어, 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로, 예를 들어 페이지 버퍼, 디코더 및 래치를 포함함)는 하이브리드 본딩을 위해 뒤집혀서 메모리 어레이 장치(예를 들어, NAND 메모리 스트링)를 향하여 아래로 향한다. 일부 실시예에서, 메모리 어레이 장치 기판은 하이브리드 본딩을 위해 뒤집어지고 주변 장치(도시되지 않음)를 향하여 아래로 향하므로 접합된 비모놀리식 3D 메모리 장치에서 메모리 어레이 장치가 주변 장치 위에 있는 것으로 이해된다. 메모리 어레이 장치 기판은 박형화된 기판(본딩된 비모놀리식 3D 메모리 장치의 기판이 아님)일 수 있으며, 비모놀리식 3D 메모리 장치의 BEOL(back-end-of-line) 인터커넥트는 박형화된 메모리 어레이 장치 기판의 후면에 형성된다.
일부 실시예에서, 3D 메모리 장치(200)는 메모리 셀이 기판(도시되지 않음) 위의 하부 메모리 데크(202A) 및 하부 메모리 데크(202A) 위의 상부 메모리 데크(202A)를 통해 수직으로 각각 연장하는 NAND 메모리 스트링 어레이의 형태로 제공되는 NAND 플래시 메모리 장치이다. 즉, 3D 메모리 장치(200)는 일부 실시예에 따라 듀얼 데크 아키텍처를 가진다. 하부 메모리 데크(202A) 및 상부 메모리 데크(202B) 각각은 전도체 층(204) 및 유전체 층(206)을 포함하는 복수의 쌍을 포함할 수 있다(본 명세서에서는 "전도체/유전체 층 쌍"으로 지칭된다). 전도체/유전체 층 쌍(예를 들어, 32, 64, 96 또는 128)의 수는 3D 메모리 장치(200)에서 메모리 셀의 수를 결정한다. 하부 및 상부 메모리 데크(202A 및 202B) 각각에서 전도체/유전체 층 쌍의 수는 동일하거나 상이할 수 있다. 일부 실시예에 따르면, 하부 메모리 데크(202A) 및 상부 메모리 데크(202B) 각각은 복수의 인터리브된 전도체 층(204) 및 유전체 층(206)을 포함한다. 전도체 층(204)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함할 수 있으나 이에 제한되지 않는다. 유전체 층(206)은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
도 2에 도시된 바와 같이, NAND 메모리 스트링은 하부 메모리 데크(202A)를 통해 수직으로 연장하는 하부 채널 구조체(208) 및 상부 메모리 데크(202B)를 통해 수직으로 연장하는 상부 채널 구조체(210)를 포함한다. 하부 및 상부 채널 구조체(208 및 210) 각각은 반도체 물질(예를 들어, 하부 반도체 채널(216) 및 상부 반도체 채널(230)) 및 유전체 물질(예를 들어, 하부 메모리 필름(214) 및 상부 메모리 필름(228))로 채워진 채널 홀을 포함할 수 있다. 일부 실시예에서, 하부 및 상부 반도체 채널(216 및 230)은 각각 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 하부 메모리 필름(214)은 하부 블로킹 층(220), 하부 저장 층(222)("전하 트랩 층"이라고도 함) 및 하부 터널링 층(224)을 포함하는 복합 층이고; 상부 메모리 필름(228)은 상부 차단 층(234), 상부 저장 층(236)("전하 트랩 층"이라고도 함) 및 상부 터널링 층(238)을 포함하는 복합 층이다. 하부 채널 구조체(208) 및 상부의 나머지 공간 채널 구조체(210)는 실리콘 산화물과 같은 유전체 재료를 각각 포함하는 하부 충전 층(218) 및 상부 충전 층(232)으로 부분적으로 또는 완전히 충전될 수 있다.
하부 및 상부 채널 구조체(208 및 210) 각각은 실린더 형상(예를 들어, 기둥 형상)을 가질 수 있다. 일부 실시예들에 따라, 하부 충전 층(218), 하부 반도체 채널(216), 하부 터널링 층(224), 하부 저장 층(222), 및 하부 차단 층(220)은 중심으로부터 순서대로 기둥의 외부 표면을 향해 방사상으로 배열된다. 유사하게, 상부 충전 층(232), 상부 반도체 채널(230), 상부 터널링 층(238), 상부 저장 층(236) 및 상부 차단 층(234)은 일부 실시예들에 따라 순서대로 기둥의 중심으로부터 외부 표면을 향해 방사상으로 배열된다. 하부 및 상부 터널링 층(224 및 238)은 실리콘 산화물, 실리콘 산 질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 하부 및 상부 저장 층(222 및 236)은 실리콘 질화물, 실리콘 산 질화물, 실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 하부 및 상부 차단 층(220 및 234)은 실리콘 산화물, 실리콘 산 질화물, 고 유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 하부 및 상부 메모리 필름(214 및 228) 각각은 실리콘 산화물/실리콘 질화물(또는 실리콘 산 질화물)/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다.
도 2에 도시된 바와 같이, 일부 실시예들에 따라, 하부 메모리 필름(214) 및 하부 반도체 채널(216) 각각은 하부 채널 구조체(208)의 측벽을 따라 수직으로 연장한다. 상부 채널 구조체(210)에 관해서는, 상부 메모리 필름(228)의 일부가 측 방향으로 연장하는 하부 부분(240)을 포함할 수 있다. 일부 실시예에 따르면, 상부 메모리 필름(228)의 나머지 부분은 상부 채널 구조체(210)의 측벽을 따라 수직으로 연장한다. 상부 반도체 채널(230)은 상부 채널 구조체(210)의 측벽을 따라 그리고 상부 채널 구조체(210)의 하부(240)에서 상부 메모리 필름(228)의 일부를 통해 수직으로 연장할 수 있다. 상부 채널 구조체(210)의 하부(240)의 직경은 명목상 하부 채널 구조체(208)의 직경과 같고 상부 채널 구조체(210)의 나머지 부분의 직경보다 크다.
일부 실시예에서, 상부 채널 구조체(210)의 하부(240)의 두께는 상부 메모리 필름(228)의 두께(즉, 상부 차단 층(234), 상부 저장 층(236) 및 상부 터널링 층(238)의 결합된 두께)의 2 배보다 크지 않다). 상부 차단 층(234), 상부 저장 층(236) 및 상부 터널링 층(238) 각각은 이들의 결합된 두께(즉, 상부 메모리 필름(228)의 두께)를 상부 채널 구조체(210)의 하부(240)의 두께의 절반보다 크거나 같게 되도록 제어함으로써, 상부 메모리 필름(228)의 하부(240)의 측벽 및 상부 표면 및 하부 표면을 따라 증착된 등각 층(conformal layer)일 수 있기 때문에, 하부(240)에 나중에 형성되는 상부 반도체 채널(230)을 위해 남은 공간이 남지 않을 것이다. 다시 말해, 상부 메모리 필름(228)은 상부 채널 구조체(210)의 하부(240)를 완전히 채울 수 있으며, 상부 반도체 채널(230)을 위한 공간을 남기지 않는다. 결과적으로, 상부 반도체 채널(230)은 상부 채널 구조체(210)의 하부 부분(240)을 통해 수직으로 연장하고(그러나 측면으로 연장될 수 없음), 이로 인해 하부 부분(240)에서 구불구불한 전류 경로를 피할 수 있다. 일부 실시예에서, 상부 채널 구조체(210)의 하부 부분(240)의 두께는 약 20 nm와 약 40 nm 사이 이며, 예를 들어 20 nm와 40 nm 사이 이다(예를 들어, 20 nm, 22 nm, 24 nm, 26 nm, 28 nm, 30 nm, 32 nm, 34 nm, 36 nm, 38 nm, 40 nm, 이러한 값 중 하나에 의해 하한으로 경계가 지정된 모든 범위 또는 이러한 값 중 임의의 두 가지로 정의된 범위).
도 2에 도시된 바와 같이, 하부 채널 구조체(208)는 하부 채널 구조체(208)의 상부에 그리고 하부 반도체 채널(216) 및 상부 반도체 채널(230) 모두와 접촉하는 인터-데크 플러그(212)를 포함할 수 있다. 일부 실시예에서, 하부 반도체 채널(216)은 인터-데크 플러그(212)의 측면의 적어도 일부와 접촉한다. 상부 반도체 채널(230)은 일부 실시예에 따라 인터-데크 플러그(212)와 접촉하도록 그 상부 표면으로부터 인터-데크 플러그(212)의 일부로 연장된다. 상부 반도체 채널(230)은 상부 채널 구조체(210)의 하부(240)에 있는 상부 메모리 필름(228)의 일부를 통해 수직으로 연장되어 인터-데크 플러그(212)와 접촉할 수 있다. 하부 반도체 채널(216), 상부 반도체 채널(230) 및 인터-데크 플러그(212)는 각각 폴리실리콘(예를 들어, P-형 또는 N-형 도펀트로 도핑됨)을 포함할 수 있다.
인터-데크 플러그(118)가 그 위에 돌출부(144)를 가지는(예를 들어, 계단형 형상을 가지는) 매끄럽지 않은 측면을 가지는 도 1b와는 달리, 도 2의 3D 메모리 장치(200)의 인터-데크 플러그(212)는 돌출부가 없는 매끄러운 측면을 가진다. 일부 실시예에서, 인터-데크 플러그(212)의 상부 표면은 하부 반도체 채널(216)의 상부 단부와 동일 높이 이고 하부 메모리 필름(214)의 상부 단부 아래에 있으며, 이는 또한도 1b의 인터-데크 플러그(118)의 구조와는 상이하다. 일부 실시예에 따르면, 하부 메모리 필름(214)의 상부 단부는 인터-데크 플러그(212)와 접촉하지 않는다. 전술한 바와 같이 인터-데크 플러그(212)의 구조는 인터-데크 플러그(212)의 구불구불한 전류 경로를 피할 수 있다. 상부 채널 구조체(210)의 하부(240)의 구조와 결합하면, 3D 메모리 장치(200)의 전류 이온 Ion은 도 1b에 도시된 바와 같이 3D 메모리 장치(100)의 현재 경로와 비교하여 덜 구불구불한 전류 경로를 통과 할 수 있다. 도 2에 도시된 바와 같이, 전류 이온 Ion은 먼저 상부 반도체 채널(230)을 따라 수직으로 전파된 다음, 인터-데크 플러그(212)의 상부 표면 및 매끄러운 측면을 따라 전파되고, 마지막으로 하부 반도체 채널(216)을 따라 수직으로 전파될 수 있다. 결과적으로, 전류 강하 문제가 3D 메모리 장치(200)에서 감소되거나 최소화되거나 심지어 제거될 수 있다.
도 3a 내지 도 3h는 본 개시의 일부 실시예에 따라 매끄러운 측면을 가지는 인터-데크 플러그를 가지는 3D 메모리 장치를 형성하기 위한 예시적인 제조 프로세스를 도시한다. 도 4는 본 개시의 일부 실시예에 따른 매끄러운 측면을 가지는 인터-데크 플러그를 가지는 3D 메모리 장치를 형성하기 위한 예시적인 방법(400)의 흐름도를 도시한다. 도 5는 본 개시의 일부 실시예에 따른 3D 메모리 장치에서 매끄러운 측면을 가지는 인터-데크 플러그를 형성하기 위한 예시적인 방법(500)의 흐름도를 도시한다. 도 3a 내지 도 3h 및 도 4 내지 도 5에 도시된 3D 메모리 장치의 예는 도 2에 도시된 3D 메모리 장치(200)를 포함한다. 2. 도 3a 내지 도 3h 및 도 4 내지 도 5는 함께 설명될 것이다. 방법(400 및 500)에 도시된 동작은 총 망라된 것이 아니며 다른 동작도 예시된 동작의 어느 이전, 이후 또는 사이에 수행될 수 있다는 것이 이해된다. 또한, 일부 동작은 동시에 수행될 수도 있고, 도 4 내지 도 5에 도시된 것과 다른 순서로 수행될 수도 있다.
도 4에 도시된 바와 같이, 방법(400)은 제1 유전체 데크가 기판 위에 형성되는 동작(402)에서 시작한다. 기판은 실리콘 기판일 수 있다. 제1 유전체 데크는 제1 복수의 인터리빙된 희생 층 및 유전체 층을 포함할 수 있다. 도 3a에 도시된 바와 같이, 복수 쌍의 제1 유전체 층("희생 층(acrificial layer)"(304)으로 알려짐)과 제2 유전체 층(306)(여기서는 "유전 층 쌍"이라고도 함)의 복수 쌍을 포함하는 하부 유전체 데크(302A)가 실리콘 기판(도시되지 않음) 위에 형성된다. 일부 실시예에서, 절연층(도시되지 않음)은 실리콘 산화물과 같은 유전체 재료를 증착함으로써 하부 유전체 데크(302A)와 실리콘 기판 사이에 형성되거나 또는 열 산화에 의해 하부 유전체 데크(302A)의 형성 이전에 실리콘 기판 위에 형성된다. 하부 유전체 데크(302A)는 일부 실시예에 따라 인터리브된 희생 층(304) 및 유전체 층(306)을 포함한다. 유전체 층(306) 및 희생 층(304)은 하부 유전체 데크(302A)를 형성하기 위해 교대로 증착될 수 있다. 일부 실시예에서, 각각의 유전체 층(306)은 실리콘 산화물 층을 포함하고, 각각의 희생 층(304)은 실리콘 질화물 층을 포함한다. 하부 유전체 데크(302A)는 화학 증기 증착(chemical vapor deposition, CVD), 물리 증기 증착(physical vapor deposition, PVD), 원자 층 증착(atomic layer deposition, ALD), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 또는 더 많은 박막 증착 공정을 포함한다.
방법(400)은 도 4에 도시된 바와 같이 동작(404)으로 진행하며, 여기서, 제1 유전체 데크를 통해 수직으로 연장하는 제1 채널 구조체가 형성된다. 제1 채널 구조체는 제1 메모리 필름 및 제1 반도체 채널을 포함한다. 도 5에 도시된 예에서. 동작(502)에서, 제1 복수의 인터리빙된 희생 층 및 유전체 층을 통해 수직으로 연장하는 하부 채널 구조체가 기판 위에 형성된다. 일부 실시예에서, 하부 채널 구조체를 형성하기 위해, 하부 메모리 필름, 하부 반도체 채널, 및 하부 충전 층이 순서대로 증착된다.
도 3a에 도시된 바와 같이, 하부 채널 구조체(308)는 하부 유전체 데크(302A)의 인터리브된 희생 층(304) 및 유전체 층(306)을 통해 수직으로 연장하여 형성된다. 일부 실시예에서, 하부 채널 구조체(308)를 형성하기 위한 제조 공정은 습식 에칭 및/또는 건식 에칭, 예컨대 깊은 이온 반응성 에칭(deep ion reactive etching, DRIE)을 포함하며, 인터리빙된 희생 층(interleaved sacrificial layer)(304)을 통한 하부 채널 홀 및 하부 유전체 데크(302A)의 유전체 층(306)을 포함한다.
도 3a에 도시된 바와 같이, 하부 채널 구조체(308)의 하부 채널 홀의 측벽을 따라 하부 메모리 필름(310)(하부 차단 층(316), 하부 저장 층(318) 및 하부 터널링 층(320) 포함) 및 하부 반도체 채널(312)이 형성된다. 일부 실시예에서, 하부 메모리 필름(310)은 먼저 하부 채널 구조체(308)의 측벽을 따라 증착되고, 그런 다음 하부 반도체 채널(312)이 하부 메모리 필름(310) 위에 증착된다. 하부 차단 층(316), 하부 저장 층(318) 및 하부 터널링 층(320)은 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정을 사용하여 순서대로 후속하여 증착되어 하부 메모리 필름(310)을 형성한다. 그런 다음 ALD, CVD, PVD, 임의의 다른 적합한 공정, 또는 이들의 조합과 같은 하나 이상의 박막 증착 공정을 사용하여 하부 터널링 층(320) 위에 임의의 다른 적합한 반도체 재료를 폴리실리콘 또는 임의의 다른 적절한 반도체 재료를 증착함으로써 하부 반도체 채널(312)을 형성할 수 있다. 일부 실시예에서, 실리콘 산화물 층, 실리콘 질화물 층(또는 실리콘 산 질화물 층), 실리콘 산화물 층, 및 폴리실리콘 층("SONO" 구조)이 후속하여 증착되어 하부 메모리 필름(310) 및 하부 반도체 채널(312)을 형성한다. 일부 실시예에서, 하부 메모리 필름(310) 및 하부 반도체 채널(312)의 증착 후 하부 채널 홀의 나머지 공간은 실리콘 산화물과 같은 유전체 물질을 증착함으로써 하부 충전 층(314)을 형성하도록 완전히 또는 부분적으로 채워진다.
방법(400)은 도 4에 도시된 바와 같이 동작(406)으로 진행하며, 여기서 (i) 제1 채널 구조체의 상부에 있고 제1 반도체 채널과 접촉하는 인터-데크 플러그, 및 (ii) 인터-데크 플러그의 상부 표면과 제1 유전체 데크의 상부 표면 사이의 리세스가 형성된다. 일부 실시예에서, 인터-데크 플러그 및 리세스를 형성하기 위해, 제1 메모리 필름의 상부 부분 및 제1 반도체 채널의 상부 부분이 제거되고; 제1 유전체 데크의 상부 표면과 동일한 높이의 상부 표면 및 제1 반도체 채널의 상부 단부 아래의 하부 표면을 가지는 초기 인터-데크가 형성되고; 그리고 제1 반도체 채널의 상부 단부 위의 초기 인터-데크 플러그의 일부가 제거되어 인터-데크 플러그 및 리세스를 형성한다. 초기 인터-데크 플러그의 일부는 인터-데크 플러그의 상부 표면이 제1 반도체 채널의 상부 단부와 같은 높이가 되도록 제거될 수 있다. 일부 실시예에 따르면, 인터-데크 플러그의 측면은 매끄럽다. 도 5에 도시된 예에서, 동작(504)에서, 하부 채널 구조체의 상부 부분에 계단형 리세스가 에칭된다. 동작(506)에서, 반도체 층은 계단형 리세스를 채우기 위해 증착된다. 동작(508)에서, 매끄러운 측면을 가지는 인터-데크 플러그를 형성하기 위해 반도체 층의 상부에 에칭 정지 리세스가 에칭된다.
하부 채널 구조체(308)의 상부에는 계단형 리세스가 에칭되며, 여기서 계단형 형상을 가지는 초기 인터-데크(324)는 도 3a에 도시된 바와 같이 반도체 층을 증착함으로써 형성될 수 있다. 일부 실시예에서, 하부 메모리 필름(310)의 상부 부분 및 하부 반도체 채널(312)의 상부 부분은 예를 들어 습식 에칭 및/또는 건식 에칭에 의해 먼저 제거된다. 그런 다음 하부 충전 층(314)의 하부는 예를 들어 습식 에칭 및/또는 건조 에칭에 의해 하부 메모리 필름(310) 및 하부 반도체 채널(312)이 에칭되는 깊이보다 낮은 깊이까지 제거될 수 있다. 따라서, 계단형 리세스는 에칭 후에 하부 유전체 데크(302A)의 그 상부 표면과 같은 높이의 상부 표면 및 하부 반도체 채널(312)의 상부 단부(및 하부 메모리 필름(310)의 상부 단부)보다 아래의 하부 표면으로 형성될 수 있다. 따라서, 일부 실시예에 따르면, 에칭 후 하부 충전 층(314) 및 하부 반도체 채널(312)(및 하부 메모리 필름(310))의 상이한 깊이는 계단형 리세스의 단계를 생성한다.
도 3a에 도시된 바와 같이, 초기 인터-데크 플러그(324)는 계단형 리세스를 채우기 위해 반도체 층을 증착함으로써 형성된다. 폴리실리콘 층과 같은 반도체 층은 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 계단형 리세스 내로 증착될 수 있다. 일부 실시예에서, 증착된 반도체 층은 이온 주입 및/또는 열 확산 공정을 사용하여 P-형 또는 N-형 도펀트로 도핑된다. 증착된 반도체 층의 상부 표면(초기 인터-데크 플러그 324)이 하부 유전체 데크(302A)의 상부 표면과 같은 높이가 되도록 증착된 반도체 층은 화학적 기계적 연마(CMP), 습식 에칭 및/또는 건식 에칭에 의해 추가로 평탄화될 수 있다. 따라서, 초기 인터-데크 플러그(324)는 도 3a에 도시된 것과 동일한 계단형 형상을 가지는 계단형 리세스 내에 형성될 수 있다. 초기 인터-데크 플러그(324)의 상부(326)는 하부 메모리 필름(310) 및 하부 반도체 채널(312)의 상부 단부보다 위에 있고 접촉하고 있으며, 일부 실시예에 따르면 초기 인터-데크 플러그(324)의 나머지 부분의 직경보다 큰 직경을 가진다. 초기 인터-데크 플러그(324)는 하부 유전체 데크(302A)의 상부 표면과 같은 높이의 그 상부 표면 및 하부 반도체 채널(312)의 상부 단부 아래의 그 하부 표면을 가질 수 있다. 일부 실시예에 따라, 초기 인터-데크 플러그(324)의 측면은 그 상부 부분(326)에서 그 위에 형성된 돌출부에 의해 매끄럽지 않다. 초기 인터-데크 플러그(324)(및 그것의 더 넓은 상부 부분(326))의 계단형 형상은 나중의 상부 채널 홀 에칭 오버레이를 위한 추가 마진을 남길 수 있다.
도 3b에 도시된 바와 같이, 도 3a에 도시된 데크 플러그(324)의 하부 반도체 채널(312)의 상부 단부 위의 초기 인터-데크 플러그(324)(도 3a에 도시됨)의 일부를 제거함으로써 인터-데크 플러그(328) 및 에칭 정지 리세스(330)가 형성된다. 에칭 정지 리세스(330)는 초기 인터-데크 플러그(324)의 상부(326)를 습식 에칭 및/또는 건조 에칭함으로써 형성될 수 있다. 일부 실시예에서, 에칭 프로세스는 인터-데크 플러그(328)의 상부 표면이 하부 메모리 필름(310)의 상부 단부 아래에 있도록 초기 인터-데크 플러그(324)의 상부 부분(326)을 제거한 후 하부 메모리 필름(310)의 상부 단부보다 더 깊어진다. 하부 반도체 채널(312) 및 초기 인터-데크 플러그(324)가 모두 폴리실리콘과 같은 동일한 재료를 포함하는 일부 실시예에서, 하부 반도체 채널(312)의 상부 단부가 에칭 후에 인터-데크 플러그(328)의 상부 표면과 같은 높이가 되도록 초기 인터-데크 플러그(324)의 추가 에칭은 또한 하부 반도체 채널(312)의 일부를 제거한다. 초기 인터-데크 플러그(324)가 제거된 후 남은 공간은 하부 유전체 데크(302A)의 상부 표면과 인터-데크 플러그(328)의 상부 표면 사이의 에칭 정지 리세스(330)가 된다. 에칭 정지 리세스(330)는 하부 메모리 필름(310)의 상부 단부와 인터-데크 플러그(328)의 상부 표면의 상이한 깊이로 인해 계단형 형상을 가질 수 있다. 에칭 정지 리세스(330)의 계단형 형상은 초기 인터-데크 플러그(324)의 더 넓은 상부 부분(326)이 인터-데크 플러그(328)에서 완전하게 제거되도록 보장할 수 있으므로 인터-데크 플러그(328)의 측면 표면이 에칭 후 돌출부없이 매끄럽게 된다.
도 3b에 도시된 바와 같이, 에칭 정지 리세스(330)의 깊이 D는 하부 유전체 데크(302A)의 상부 표면과 인터-데크 플러그(328)의 상부 표면 사이에서 측정된다. 깊이 D는 아래에 상세히 설명되는 바와 같이 상부 메모리 필름(338)(도 3f에 도시됨)의 두께의 2 배보다 크지 않다. 일부 실시예에서, 깊이 D는 약 20 nm와 약 40 nm 사이이며, 예를 들어 20 nm와 40 nm 사이이다(예를 들어, 20 nm, 22 nm, 24 nm 26 nm, 28 nm, 30 nm, 32 nm, 34 nm, 36 nm, 38 nm, 40 nm, 이러한 값 중 하나에 의해 하한으로 경계가 지정된 모든 범위 또는 이러한 값 중 임의의 두 가지로 정의된 모든 범위). 아래에서 상세히 설명하는 바와 같이, 에칭 정지 리세스(330)의 깊이 D는 에칭 정지 리세스(330)가 상부 메모리 필름(338)으로 완전히 채워질 수 있고, 상부 반도체 채널(350)(도 3h에 도시됨)이 그 안에 형성될 공간을 남기지 않도록 보장할 수 있다.
방법(400)은 도 4에 도시된 바와 같이 동작(408)으로 진행하며, 여기서 인터- 데크 플러그의 상부 표면을 덮도록 리세스 내에 에칭 정지 플러그가 형성된다. 도 5에 도시된 바와 같이, 동작(510)에서, 에칭 정지 리세스를 채우기 위해 에칭 정지 층이 증착된다. 에칭 정지 층은 텅스텐과 같은 금속을 포함할 수 있다.
도 3c에 도시된 바와 같이, 에칭 정지 플러그(332)는 하부 메모리 필름(310) 및 하부 반도체 채널(312)의 상부 단부뿐만 아니라 인터-데크 플러그(328)의 상부 표면을 덮도록 에칭 정지 리세스(330)(도 3b에 도시됨)에 형성된다. 정지 플러그(332)는 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 에칭 정지 리세스(330)를 채우기 위해 에칭 정지 층을 증착함으로써 형성될 수 있다. 증착된 에칭 정지 층은 CMP, 습식 에칭 및/또는 건식 에칭에 의해 하부 유전체 데크(302A)의 상부 표면 위의 과잉 물질을 제거하기 위해 평탄화될 수 있다. 따라서, 일부 실시예에 따라 에칭 정지 플러그(332)의 상부 표면은 하부 유전체 데크(302A)의 상부 표면과 같은 높이에 있다. 일부 실시예에서, 에칭 정지 플러그(332)는 과잉 재료없이 에칭 정지 리세스(330)를 완전히 채우고, 따라서 에칭 정지 리세스(330)와 동일한 치수를 가진다. 일부 실시예들에 따라, 에칭 정지 플러그(332)의 두께는 상부 메모리 필름(338)(도 3f에 도시됨)의 두께의 2 배보다 크지 않다. 에칭 정지 플러그(332)의 두께는 약 20 nm 내지 약 40 nm, 예컨대 20 nm 내지 40 nm일 수 있다(예를 들어, 20 nm, 22nm, 24nm 26nm, 28nm, 30 nm, 32nm, 34nm, 36 nm, 38 nm, 40 nm, 이러한 값 중 하나에 의해 하한으로 경계가 지정된 모든 범위 또는 이러한 값 중 임의의 두 값으로 정의된 모든 범위). 일부 실시예에서, 에칭 정지 플러그(332)는 W, Co, Cu, Al 또는 임의의 다른 금속과 같은 금속을 포함한다. 에칭 정지 플러그(332)는 나중에 제거될 수 있는 임의의 다른 적절한 희생 물질을 포함할 수 있다는 것이 이해된다. 일부 실시예에서, 에칭 정지 플러그(332)는 텅스텐과 같은 금속과 인터-데크 플러그(328)(예를 들어, 폴리실리콘 포함) 사이의 장벽 층으로서 질화 티타늄(TiN) 또는 질화 탄탈(TaN)을 더 포함한다.
방법(400)은 도 4에 도시된 바와 같이 동작(410)으로 진행하고, 여기서, 제2 유전체 데크가 제1 유전체 데크 위에 형성된다. 제1 유전체 데크와 유사하게, 제2 유전체 데크는 제2 복수의 인터리브된 희생 층 및 유전체 층을 포함한다. 도 5에 도시된 바와 같이, 동작(512)에서, 제2 복수의 인터리빙된 희생 층 및 유전체 층이 에칭 정지 층 및 제1 복수의 인터리빙된 희생 층 및 유전체 층 위에 교대로 증착된다.
도 3d를 참조하면, 인터리브된 희생 층(304) 및 유전체 층(306)을 포함하는 상부 유전 데크(302B)는 희생 층(304)(예를 들어, 실리콘 질화물 층) 및 유전체 층(306)(예를 들어, 실리콘 산화물 층)을 교대로 증착함으로써 하부 유전 데크(302A) 및 에칭 정지 플러그(332) 위에 형성된다. 상부 유전체 데크(302B)는 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
방법(400)은 도 4에 도시된 바와 같이 동작(412)으로 진행하며, 여기서 제2 유전체 데크를 통해 수직으로 연장하는 제1 개구가 형성되어 에칭 정지 플러그에서 종료된다. 도 5에 도시된 예에서, 동작(514)에서, 제1 개구는 에칭 정지 층에 의해 정지될 때까지 제2 복수의 인터리빙된 희생 층 및 유전체 층을 통해 에칭된다.
도 3d에 도시된 바와 같이, 상부 유전체 데크(302B)를 통해 수직으로 연장하고 에칭 정지 플러그(332)에서 끝나는 개구부(334)가 형성된다. 개구부(334)는 하부 채널 구조체(308)와 정렬될 수 있고 에칭 정지 플러그(332)에 착륙할 수 있다. 일부 실시예에서, 개구부(334)를 형성하기 위한 제조 공정은 습식 에칭 및/또는 DRIE와 같은 건식 에칭을 포함한다. 개구(334)의 에칭은 에칭 정지 플러그(332) 및 그 위에 있는 유전체 층(306)의 상이한 재료로 인해 에칭 정지 플러그(332)에 의해 정지될 수 있다. 일부 실시예에서, 상부 유전체 데크(302B)를 통한 에칭 프로세스는 에칭 정지 플러그(332)의 상부 표면에서 멈추지 않고 에칭 정지 플러그(332)의 일부를 계속 에칭할 수 있다("가우징(gouging)"이라고도 한다). 가우징을 제어하여 에칭 정지 플러그(332)를 통한 에칭을 피함으로써 하부 데크 플러그(328)에 도달할 수 있다. 그럼에도 불구하고, 에칭 정지 플러그(332)는 개구(334)의 에칭으로부터 하부 데크 플러그(328)를 보호할 수 있다. 일부 실시예에서, 개구(334)의 직경은 에칭 정지 플러그(332)의 직경보다 작다.
방법(400)은 도 4에 도시된 바와 같이 동작(414)으로 진행하고, 여기서 에칭 정지 플러그가 리세스로부터 제거되어 제1 개구 및 리세스를 포함하는 채널 홀을 형성한다. 리세스의 직경은 제1 개구의 직경보다 클 수 있다. 도 5에 도시된 예에서. 동작(516)에서, 에칭 정지 층은 인터-데크 플러그를 노출시키기 위해 에칭 정지 리세스로부터 멀리 에칭된다.
도 3e에 도시된 바와 같이, 에칭 정지 플러그(332)(도 3d에 도시됨)는 에칭 정지 리세스(330)로부터 제거되어, 에칭 정지 리세스(330)는 상부 채널 홀(336)을 형성하기 위해 개구(334)에 연결된다. 일부 실시예에서, 에칭 정지 플러그(332)를 형성하는 에칭 정지 층은 습식 에칭 및/또는 건식 에칭을 사용하여 개구(334)를 통해 에칭 정지 리세스(330)로부터 에칭된다. 에칭 정지 리세스(330)의 직경은 개구(334)의 직경보다 클 수 있다. 에칭 정지 플러그(332)를 제거한 후에, 인터-데크 플러그(328)는 상부 채널 구멍(336)으로부터 노출될 수 있다.
방법(400)은 도 4에 도시된 바와 같이 동작(416)으로 진행하며, 여기서 제1 개구의 측벽을 따라 채널 홀의 리세스 내에 제2 메모리 필름이 형성된다. 일부 실시예에서, 상부 차단 층, 상부 저장 층, 및 상부 터널링 층이 후속하여 제1 개구의 측벽 상에 그리고 순서대로 리세스에 증착된다. 일부 실시예에서, 상부 메모리 필름은 리세스를 완전히 채운다.
도 3f에 도시된 바와 같이, 상부 채널 홀(336)(도 3e에 도시됨)의 측벽을 따라 상부 메모리 필름(338)(상부 차단 층(340), 상부 저장 층(342) 및 상부 터널링 층(344) 포함) 및 채널 희생 층(346)이 형성된다. 상부 메모리 필름(338)은 또한 에칭 정지 리세스(330)(도 3e에 도시됨)에 형성될 수 있다. 일부 실시예에서, 상부 메모리 필름(338)은 에칭 정지 리세스(330)를 완전히 채우고, 에칭 정지 리세스(330)에 형성될 다른 층을 위한 공간을 남기지 않는다. 일부 실시예에서, 상부 메모리 필름(338)은 먼저 상부 채널 홀(336)의 측벽을 따라 증착되고, 그런 다음 에칭 정지 리세스(330)에서 채널 희생 층(346)이 상부 메모리 필름(338) 위에 증착된다. 상부 차단 층(340), 상부 저장 층(342) 및 상부 터널링 층(344)은 후속적으로 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정을 사용하여 순서대로 증착됨으로써 상부 메모리 필름(338)을 형성할 수 있다. 에칭 정지 리세스(330)를 채우기 위해, ALD 프로세스를 사용하여 도 3f에 도시된 바와 같이 상부 차단 층(340), 상부 저장 층(342) 및 상부 터널링 층(344)의 등각 얇은 층을 증착할 수 있다. 상부 차단 층(340), 상부 저장 층(342) 및 상부 터널링 층(344)의 결합된 두께는 에칭 정지 리세스(330)(도 3b에 도시됨)의 깊이 D의 절반보다 더 크게 제어될 수 있으므로, 나중에 증착된 층은 에칭 정지 리세스(330)에서 측 방향으로 연장될 수 없다. 그런 다음 채널 희생 층(346)은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정을 사용하여 상부 터널링 층(344) 위에 폴리실리콘 또는 임의의 다른 적절한 희생 물질을 증착함으로써 형성될 수 있다. 일부 실시예에서, 실리콘 산화물 층, 실리콘 질화물 층, 실리콘 산화물 층, 및 폴리실리콘 층("SONO"구조로 도 알려짐)이 후속하여 상부 메모리 필름(338) 및 채널 희생 층(346)을 형성하기 위해 증착된다.
방법(400)은 도 4에 도시된 바와 같이 동작(418)으로 진행하고, 여기서 제2 반도체 채널이 제2 메모리 필름 위에 형성되고, 리세스 내의 제2 메모리 필름의 일부를 통해 수직으로 연장되어 인터-데크 플러그와 접촉한다. 일부 실시예에서, 제2 개구는 리세스 내의 제2 메모리 필름의 일부를 통해 형성된다. 제2 개구는 에칭 정지 리세스의 상부 차단 층, 상부 저장 층 및 상부 터널링 층의 일부를 통해 인터-데크 플러그로 에칭될 수 있다. 상부 반도체 채널은 상부 터널링 층 위에 증착될 수 있고, 인터-데크 플러그와 접촉하도록 제2 개구를 통해 수직으로 연장될 수 있다.
도 3g에 도시된 바와 같이, 접촉 개구(348)는 다중 습식 에칭 및/또는 건식 에칭 프로세스를 사용하여 인터-데크 플러그(328)로 에칭 정지 리세스(330)(도 3e에 도시됨) 내의 상부 메모리 필름(338)의 일부를 통해 형성된다. 일부 실시예에서, 채널 희생 층(346) 및 상부 메모리 필름(338)의 "SONO"구조가 형성될 때, "SONO 펀치(punch)"로 알려진 프로세스를 사용하여 에칭 정지 리세스에서 채널 희생 층(346) 및 상부 메모리 필름(338)을 에칭할 수 있다. 일부 실시예에서, 추가 에칭 프로세스는 접촉 개구(348)를 인터-데크 플러그(328)의 일부로 연장하기 위해 사용된다. 전술한 바와 같이, 에칭 정지 리세스(330)의 깊이 및 두께를 제어함으로써 상부 메모리 필름(338), 접촉 개구(348)는 임의의 측면 리세스없이 수직으로 연장할 수 있다.
도 3h에 도시된 바와 같이, 채널 희생 층(346)(도 3g에 도시됨)은 습식 에칭 및/또는 건식 에칭에 의해 제거되고, 상부 반도체 채널(350)은 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정을 사용하여 상부 메모리 필름(338)의 상부 터널링 층(344) 위에 그리고 접촉 개구(348)(도 3g에 도시됨)에도 형성되어 인터-데크 플러그(328)와 접촉한다. 일부 실시예에서, 상부 반도체 채널(350)은 폴리실리콘을 포함한다. 상부 반도체 채널(350)은 인터-데크 플러그(328)와 접촉할 수 있는 한 접촉 개구(348)를 완전히 또는 부분적으로 채울 수 있다. 예를 들어, 상부 반도체 채널(350)은 접촉 개구(348)를 완전히 채우지 않고 접촉 개구(348)의 측벽 상에 증착될 수 있다. 전술한 바와 같이, 에칭 정지 리세스(330)의 깊이 및 상부 메모리 필름(338)의 두께를 제어함으로써, 상부 반도체 채널(350)은 에칭 정지 리세스(330) 내의 상부 메모리 필름(338)의 일부를 통해 수직으로 연장될 수 있다. 도 3h에 도시된 바와 같이, 실리콘 산화물 층과 같은 상부 충전 층(352)은 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 조합과 같은 하나 이상의 박막 증착 공정을 사용하여 상부 채널 홀(336)의 나머지 공간을 완전히 또는 부분적으로 채우기 위해 상부 채널 홀(336)(도 3e에 도시됨)에 형성된다. 따라서 상부 채널 구조체(354)가 도 3h에 도시된 바와 같이 형성된다.
도시되지는 않았지만, 도 3a 내지 도 3h에 도시된 바와 같이 하부 및 상부 채널 구조체(308 및 354)의 형성 이후에, 이중 데크 메모리 스택은 하부 및 상부 유전체 데크(302A 및 302B)의 희생 층(304)을 전도체 층으로 대체함으로써 형성될 수 있다. 따라서 메모리 스택은 복수의 전도체/유전체 층 쌍을 포함할 수 있다. 일부 실시예에서, 메모리 스택을 형성하기 위해, 슬릿 개구(예를 들어, 게이트 라인 슬릿)가 하부 및 상부 유전체 데크(302A 및 302B)를 통해 형성될 수 있고, 하부 및 상부 유전체 데크(302A 및 302B)의 희생 층(304)은 복수의 측면 리세스를 형성하기 위해 슬릿 개구를 통해 에천트를 도포하여 에칭될 수 있고, 전도체 층은 측면 리세스에 증착될 수 있다.
본 개시의 한 관점에 따르면, 3D 메모리 장치는 기판, 기판 위의제1 복수의 인터리브된 전도체 층 및 유전체 층을 포함하는 제1 메모리 데크, 제1 메모리 데크를 통해 수직으로 연장하는 제1 채널 구조체, 제1 메모리 데크 위의 제2 복수의 인터리브된 전도체 층 및 유전체 층을 포함하는 제2 메모리 데크, 및 제2 메모리 데크를 통해 수직으로 연장하는 제2 채널 구조체를 포함한다. 제1 채널 구조체는 제1 채널 구조체의 측벽을 따르는 제1 메모리 필름 및 제1 반도체 채널, 및 제1 채널 구조체의 상부 부분에 있고 제1 반도체 채널과 접촉하는 인터-데크 플러그를 포함한다. 인터-데크 플러그의 측면은 매끄럽다. 제2 채널 구조체는 제2 채널 구조체의 측벽을 따르는 제2 메모리 필름 및 제2 반도체 채널을 포함한다. 제2 반도체 채널은 인터-데크 플러그와 접촉한다.
일부 실시예에서, 인터-데크 플러그의 상부 표면은 제1 반도체 채널의 상부 단부와 같은 높이에 있다. 일부 실시예들에 따라, 인터-데크 플러그의 상부 표면은 제1 메모리 필름의 상부 단부 아래에 있다. 일부 실시예에서, 제1 메모리 필름의 상부 단부는 인터-데크 플러그와 접촉하지 않는다.
일부 실시예에서, 제2 채널 구조체는 제2 메모리 필름의 일부가 측 방향으로 연장하는 하부 부분을 포함한다. 일부 실시예에서, 제2 채널 구조체의 하부 부분의 두께는 제2 메모리 필름 두께의 2 배보다 크지 않다. 제2 채널 구조체의 하부 부분의 두께는 약 20 nm 내지 약 40 nm일 수 있다.
일부 실시예에서, 제2 반도체 채널은 인터-데크 플러그와 접촉하기 위해 제2 채널 구조체의 하부를 통해 수직으로 연장한다.
일부 실시예에서, 제1 반도체 채널, 제2 반도체 채널 및 인터-데크 플러그 각각은 폴리실리콘을 포함한다.
일부 실시예에서, 제1 메모리 필름 및 제2 메모리 필름 각각은 순서대로 각각의 제1 또는 제2 채널 구조체의 중심으로부터 방사상으로 배치된 터널링 층, 저장 층, 및 차단 층을 포함한다.
본 개시의 다른 관점에 따르면, 3D 메모리 장치를 형성하기 위한 방법이 개시된다. 제1 복수의 인터리빙된 희생 층 및 유전체 층을 포함하는 제1 유전 데크가 기판 위에 형성된다. 제1 유전체 데크를 통해 수직으로 연장하고 제1 메모리 필름 및 제1 반도체 채널을 포함하는 제1 채널 구조체가 형성된다. 인터-데크 플러그는 제1 채널 구조체의 상부에 형성되고 제1 반도체 채널과 접촉하여 형성되며, 인터-데크 플러그의 상부면과 제1 유전체 데크의 상부면 사이에 리세스가 형성된다. 에칭 정지 플러그는 인터-데크 플러그의 상부 표면을 덮기 위해 리세스에 형성된다. 제2 복수의 인터리브된 희생 층 및 유전체 층을 포함하는 제2 유전체 데크가 제1 유전체 데크 위에 형성된다. 제2 유전체 데크를 통해 수직으로 연장하고 에칭 정지 플러그에서 끝나는 제1 개구가 형성된다. 에칭 정지 플러그는 리세스로부터 제거되어 제1 개구 및 리세스를 포함하는 채널 홀을 형성한다. 제2 메모리 필름은 제1 개구의 측벽을 따라 그리고 채널 홀의 리세스 내에 형성된다. 제2 반도체 채널은 제2 메모리 필름 위에 형성되고, 인터-데크 플러그와 접촉하도록 리세스 내의 제2 메모리 필름의 일부를 통해 수직으로 연장한다.
일부 실시예에서, 인터-데크 플러그 및 리세스를 형성하기 위해, 제1 메모리 필름 및 제1 반도체 채널의 상부 부분이 제거되고, 제1 유전체 데크의 상부 표면과 동일한 높이를 가지는 상부 표면 및 상기 제1 반도체 채널의 상부 단부 아래에 하부를 가지는 초기 인터-데크 플러그가 형성되고, 상기 제1 반도체 채널의 상부 단부 위의 초기 인터-데크 플러그의 일부가 제거되어 인터-데크 플러그 및 리세스를 형성한다.
일부 실시예에서, 리세스의 깊이는 제2 메모리 필름 두께의 2 배보다 크지 않다. 리세스의 깊이는 약 20 nm 내지 약 40 nm일 수 있다.
일부 실시예에서, 인터-데크 플러그의 상부 표면이 제1 반도체 채널의 상부 단부와 같은 높이가 되도록 초기 인터-데크 플러그의 일부가 제거된다.
일부 실시예에서, 인터-데크 플러그의 측면은 매끄럽다.
일부 실시예에서, 제2 메모리 필름을 형성하기 위해, 차단 층, 저장 층 및 터널링 층이 제1 개구의 측벽을 따라 그리고 순서대로 리세스 내에 형성된다.
일부 실시예에서, 제2 메모리 필름은 리세스를 완전히 채운다.
일부 실시예에서, 제2 반도체 채널을 형성하기 위해, 제2 개구가 리세스 내의 제2 메모리 필름의 일부를 통해 형성된다.
일부 실시예에서, 제1 반도체 채널, 제2 반도체 채널 및 인터-데크 플러그 각각은 폴리실리콘을 포함한다.
일부 실시예에서, 리세스의 직경은 제1 개구의 직경보다 크다.
본 개시의 또 다른 관점에 따르면, 3D 메모리 장치에서 인터-데크 플러그 형성 방법이 개시된다. 기판 위의 제1 복수의 인터리빙된 희생 층 및 유전체 층을 통해 수직으로 연장하는 하부 채널 구조체가 형성된다. 하부 채널 구조체의 상부에 계단형 리세스가 에칭된다. 계단형 리세스를 채우기 위해 반도체 층이 증착된다. 반도체 층의 상부에는 에칭 정지 홈이 에칭되어 매끄러운 측면을 갖는 인터-데크 플러그를 형성한다. 에칭 정지 리세스를 채우기 위해 에칭 정지 층이 증착된다. 제2 복수의 인터리빙된 희생 층 및 유전체 층은 에칭 정지 층 및 제1 복수의 인터리빙된 희생 층 및 유전체 층 위에 교대로 증착된다. 제1 개구는 에칭 정지 층에 의해 정지될 때까지 제2 복수의 인터리빙된 희생 층 및 유전체 층을 통해 에칭된다. 에칭 정지 층은 인터-데크 플러그를 노출시키기 위해 에칭 정지 리세스로부터 에칭된다.
일부 실시예에서, 상부 차단 층, 상부 저장 층 및 상부 터널링 층은 후속적으로 제1 개구의 측벽을 따라 증착되고 에칭 정지 리세스에서 순서대로 제2 개구가 인터-데크 플러그에 대한 에칭 정지 리세스에서 상부 블로킹 층, 상부 저장 층 및 상부 터널링 층을 통해 에칭되고, 상부 반도체 채널이 상부 터널링 층 위에 증착되고 제2 개구를 통해 수직으로 연장되어 인터-데크 플러그와 접촉한다.
일부 실시예에서, 하부 채널 구조체를 형성하기 위해, 하부 메모리 필름, 하부 반도체 채널, 및 하부 충전 층이 순서대로 증착된다. 일부 실시예에서, 계단형 리세스를 에칭하기 위해, (i) 하부 충전 층 및 (ii) 하부 반도체 채널 및 하부 메모리 필름이 상이한 깊이로 에칭된다.
일부 실시예에서, 에칭 정지 층은 금속을 포함한다.
일부 실시예에서, 에칭 정지 층의 두께는 상부 차단 층, 상부 저장 층 및 상부 터널링 층의 조합된 두께의 2 배보다 크지 않다. 에칭 정지 층의 두께는 약 20 nm 내지 약 40 nm일 수 있다.
일부 실시예에서, 에칭 정지 리세스를 에칭하기 위해, 하부 반도체 채널의 상부 단부가 인터-데크 플러그의 상부 표면과 같은 높이가 되도록 하부 반도체 채널이 에칭된다.
일부 실시예에서, 상부 차단 층, 상부 저장 층 및 상부 터널링 층은 에칭 정지 리세스를 완전히 채운다.
일부 실시예에서, 에칭 정지 리세스의 직경은 제1 개구의 직경보다 크다.
특정 실시예에 대한 전술한 설명은 다른 사람들이 당 업계의 지식을 적용함으로써 과도한 실험없이 본 개시의 일반적인 개념을 벗어나지 않고 특정 실시예와 같은 다양한 애플리케이션에 대해 쉽게 수정 및/또는 적응할 수 있는 본 개시의 일반적인 특성을 드러 낼 것이다. 따라서, 이러한 적응 및 수정은 본 명세서에 제시된 교시 및 안내에 기초하여 개시된 실시예의 등가물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 교시 및 지침의 관점에서 당업자에 의해 해석되어야 함을 이해해야 한다.
본 개시의 실시예들은 지정된 기능 및 그 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 여기에서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대체 경계를 정의할 수 있다.
요약 및 요약 섹션은 발명자(들)에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시예가 아닌 하나 이상을 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떤 식으로든 제한하려는 의도는 없다 .
본 개시의 폭 및 범위는 전술한 예시적인 실시예 중 어느 것에 의해 제한되어서는 안 되며, 다음의 청구 범위 및 그 등가물에 따라서만 정의되어야 한다.

Claims (30)

  1. 3 차원(3D) 메모리 장치로서,
    제1 복수의 인터리브된 전도체 층 및 유전체 층을 포함하는 제1 메모리 데크;
    상기 제1 메모리 데크를 통해 수직으로 연장되는 제1 채널 구조체;
    상기 제1 메모리 데크 위의 제2 복수의 인터리브된 전도체 층 및 유전체 층을 포함하는 제2 메모리 데크; 및
    상기 제2 메모리 데크를 통해 수직으로 연장하는 제2 채널 구조체 - 상기 제2 채널 구조체는 상기 제2 채널 구조체의 측벽을 따른 제2 메모리 필름 및 제2 반도체 채널을 포함함 -
    를 포함하며,
    상기 제1 채널 구조체는:
    상기 제1 채널 구조체의 측벽을 따른 제1 메모리 필름 및 제1 반도체 채널; 및
    상기 제1 채널 구조체의 상부에 있고 상기 제1 반도체 채널과 접촉하는 인터-데크 플러그
    를 포함하며,
    상기 인터-데크 플러그의 측면은 매끄럽고,
    상기 제2 반도체 채널은 상기 인터-데크 플러그와 접촉하고,
    상기 인터-데크 플러그의 상부 표면은 상기 제1 반도체 채널의 상부 단부와 같은 높이에 있고, 상기 인터-데크 플러그의 상부 표면은 상기 제1 메모리 필름의 상부 단부 아래에 있는,
    3D 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 채널 구조체는 상기 제2 메모리 필름의 일부가 측 방향으로 연장하는 하부를 포함하는, 3D 메모리 장치.
  3. 제2항에 있어서,
    상기 제2 채널 구조체의 하부의 두께는 상기 제2 메모리 필름의 두께의 2 배보다 크지 않은, 3D 메모리 장치.
  4. 제3항에 있어서,
    상기 제2 채널 구조체의 하부의 두께는 20 nm 내지 40 nm인, 3D 메모리 장치.
  5. 제2항에 있어서,
    상기 제2 반도체 채널은 상기 인터-데크 플러그와 접촉하도록 상기 제2 채널 구조체의 하부를 통해 수직으로 연장하는, 3D 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 메모리 필름의 상부 단부는 상기 인터-데크 플러그와 접촉하지 않는, 3D 메모리 장치.
  7. 3 차원(3D) 메모리 장치 형성 방법으로서,
    제1 복수의 인터리브된 희생 층 및 유전체 층을 포함하는 제1 유전체 데크를 형성하는 단계;
    상기 제1 유전체 데크를 통해 수직으로 연장하고 제1 메모리 필름 및 제1 반도체 채널을 포함하는 제1 채널 구조체를 형성하는 단계;
    (i) 상기 제1 채널 구조체의 상부에 상기 제1 반도체 채널과 접촉하는 인터-데크 플러그를 형성하고, 그리고 (ii) 상기 인터-데크 플러그의 상부 표면과 상기 제1 유전체 데크의 상부 표면 사이에 리세스를 형성하는 단계;
    상기 인터-데크 플러그의 상부 표면을 덮도록 상기 리세스에 에칭 정지 플러그를 형성하는 단계;
    상기 제1 유전체 데크 위에 제2 복수의 인터리브된 희생 층 및 유전체 층을 포함하는 제2 유전체 데크를 형성하는 단계;
    상기 제2 유전체 데크를 통해 수직으로 연장하고 상기 에칭 정지 플러그에서 끝나는 제1 개구를 형성하는 단계;
    상기 제1 개구 및 상기 리세스를 포함하는 채널 홀을 형성하기 위해 상기 리세스로부터 상기 에칭 정지 플러그를 제거하는 단계;
    상기 제1 개구의 측벽을 따라 그리고 상기 채널 홀의 리세스 내에 제2 메모리 필름을 형성하는 단계; 및
    상기 제2 메모리 필름 위에, 상기 인터-데크 플러그와 접촉하도록 상기 리세스 내의 상기 제2 메모리 필름의 일부를 통해 수직으로 연장하는 제2 반도체 채널을 형성하는 단계를 포함하고,
    상기 인터-데크 플러그의 상부 표면은 상기 제1 반도체 채널의 상부 단부와 같은 높이에 있고, 상기 인터-데크 플러그의 상부 표면은 상기 제1 메모리 필름의 상부 단부 아래에 있는,
    3D 메모리 장치 형성 방법.
  8. 제7항에 있어서,
    상기 인터-데크 플러그 및 상기 리세스를 형성하는 단계는:
    상기 제1 메모리 필름의 상부 및 상기 제1 반도체 채널의 상부를 제거하는 단계;
    상기 제1 유전체 데크의 상부 표면과 동일한 높이의 상부 표면 및 상기 제1 반도체 채널의 상부 단부 아래의 하부 표면을 가지는 초기 인터-데크 플러그를 형성하는 단계; 및
    상기 인터-데크 플러그 및 리세스를 형성하기 위해 상기 제1 반도체 채널의 상부 단부 위의 초기 인터-데크 플러그의 일부를 제거하는 단계
    를 포함하는, 3D 메모리 장치 형성 방법.
  9. 제7항에 있어서,
    상기 리세스의 깊이는 상기 제2 메모리 필름 두께의 2 배보다 크지 않은, 3D 메모리 장치 형성 방법.
  10. 제8항에 있어서,
    상기 초기 인터-데크 플러그의 일부가 제거되어 상기 인터-데크 플러그의 상부 표면이 상기 제1 반도체 채널의 상부 단부와 동일한 높이가 되도록 하는, 3D 메모리 장치 형성 방법.
  11. 제7항에 있어서,
    상기 인터-데크 플러그의 측면은 매끄러운, 3D 메모리 장치 형성 방법.
  12. 제7항에 있어서,
    상기 제2 메모리 필름을 형성하는 단계는 후속으로 차단 층, 저장 층, 및 터널링 층을 상기 제1 개구의 측벽을 따라 상기 리세스에 순서대로 형성하는 단계를 포함하는, 3D 메모리 장치 형성 방법.
  13. 제7항에 있어서,
    상기 제2 메모리 필름은 리세스를 완전히 채우는, 3D 메모리 장치 형성 방법.
  14. 제7항에 있어서,
    상기 제2 반도체 채널을 형성하는 단계는 상기 리세스 내의 제2 메모리 필름의 일부를 통해 제2 개구를 형성하는 단계를 포함하는, 3D 메모리 장치 형성 방법.
  15. 제7항에 있어서,
    상기 리세스의 직경은 제1 개구의 직경보다 큰, 3D 메모리 장치 형성 방법.
  16. 3 차원(3D) 메모리 장치에서 인터-데크 플러그를 형성하는 방법으로서,
    제1 복수의 인터리빙된 희생 층 및 유전체 층을 통해 수직으로 연장하는 하부 채널 구조체를 형성하는 단계;
    상기 하부 채널 구조체의 상부에서 계단형 리세스를 에칭하는 단계;
    상기 계단형 리세스를 채우기 위해 반도체 층을 증착하는 단계;
    매끄러운 측면을 갖는 인터-데크 플러그를 형성하기 위해 상기 반도체 층 상부의 에칭 정지 리세스를 에칭하는 단계;
    상기 에칭 정지 리세스를 채우기 위해 에칭 정지 층을 증착하는 단계;
    상기 에칭 정지 층 및 상기 제1 복수의 인터리빙된 희생 층 및 유전체 층 위에 제2 복수의 인터리빙된 희생 층 및 유전체 층을 교대로 증착하는 단계;
    상기 에칭 정지 층에 의해 정지될 때까지 상기 제2 복수의 인터리빙된 희생 층 및 유전체 층을 통해 제1 개구를 에칭하는 단계; 및
    상기 인터-데크 플러그를 노출시키기 위해 상기 에칭 정지 리세스로부터 상기 에칭 정지 층을 에칭하는 단계
    를 포함하는 인터-데크 플러그 형성 방법.
  17. 제16항에 있어서,
    상기 하부 채널 구조체를 형성하는 단계는 하부 메모리 필름, 하부 반도체 채널 및 하부 충전 층을 순서대로 증착하는 단계를 포함하고; 그리고
    상기 계단형 리세스를 에칭하는 단계는 (i) 하부 충전 층 및 (ii) 하부 반도체 채널 및 하부 메모리 필름을 상이한 깊이로 에칭하는 단계를 포함하는, 인터-데크 플러그 형성 방법.
  18. 제16항에 있어서,
    상기 에칭 정지 층은 금속을 포함하는, 인터-데크 플러그 형성 방법.
  19. 삭제
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7353374B2 (ja) * 2019-03-18 2023-09-29 長江存儲科技有限責任公司 三次元メモリデバイスにおける高κ誘電体層およびこれを形成するための方法
US11264460B2 (en) * 2019-07-23 2022-03-01 Applied Materials, Inc. Vertical transistor fabrication for memory applications
KR20220020357A (ko) * 2019-09-26 2022-02-18 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 그 제조 방법
CN111162079B (zh) * 2020-01-02 2023-04-28 长江存储科技有限责任公司 选择性外延结构的形成方法及3d存储器件制造方法
CN111328428B (zh) 2020-02-10 2021-05-25 长江存储科技有限责任公司 在三维存储器件中具有抗蚀刻层的半导体插塞
US11145659B1 (en) * 2020-05-18 2021-10-12 Nanya Technology Corporation Semiconductor structure and method of forming the same
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
WO2021237492A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
KR20220000096A (ko) * 2020-06-25 2022-01-03 삼성전자주식회사 반도체 소자
JP2022036723A (ja) * 2020-08-24 2022-03-08 キオクシア株式会社 半導体記憶装置
US11587635B2 (en) 2020-09-04 2023-02-21 Micron Technology, Inc. Selective inhibition of memory
CN113924647B (zh) * 2020-10-19 2023-08-18 长江存储科技有限责任公司 三维存储器器件以及用于形成所述三维存储器器件的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100109065A1 (en) * 2008-11-06 2010-05-06 Jin-Yong Oh Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
CN108615733A (zh) * 2018-06-21 2018-10-02 长江存储科技有限责任公司 半导体结构及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101624975B1 (ko) * 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR101762823B1 (ko) * 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
KR20150029403A (ko) * 2013-09-10 2015-03-18 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102323571B1 (ko) * 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
US9899399B2 (en) * 2015-10-30 2018-02-20 Sandisk Technologies Llc 3D NAND device with five-folded memory stack structure configuration
CN111933576B (zh) * 2017-03-08 2021-04-23 长江存储科技有限责任公司 三维存储器设备的接合开口结构及其形成方法
KR102565714B1 (ko) * 2018-03-28 2023-08-10 삼성전자주식회사 적층 구조체를 갖는 반도체 소자
CN108493192B (zh) * 2018-06-04 2024-04-02 长江存储科技有限责任公司 三维存储器及其制造方法
CN108565266B (zh) * 2018-06-04 2023-10-27 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN108538848B (zh) * 2018-06-21 2024-01-16 长江存储科技有限责任公司 半导体结构及其形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100109065A1 (en) * 2008-11-06 2010-05-06 Jin-Yong Oh Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
CN108615733A (zh) * 2018-06-21 2018-10-02 长江存储科技有限责任公司 半导体结构及其形成方法

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