JP2022036723A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 半導体記憶装置のメモリセル端部の電界集中を抑制すること。【解決手段】 本実施形態にかかる半導体記憶装置は、半導体基板と、半導体基板上に、半導体基板に対して垂直な第１方向に複数の第１導電膜及び複数の第１絶縁膜が交互に積層された第１構造体と、第１方向に延伸する第１半導体層と、第１半導体層と第１構造体との間に設けられた第１メモリセルと、を備え、複数の第１導電膜は、第１部と、第２部と、半導体基板に対して平行な第２方向において、第１部と第２部の間に位置し、半導体基板に平行な第３方向において異なる位置に設けられた第３部とを含み、第１部から第３部および、第２部から第３部に向かって曲率を有し、第１メモリセルは、第１半導体層と第３部との間に設けられる。【選択図】 図１

Description

本開示の実施形態は半導体記憶装置に関する。
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリを大容量化するために、多くのメモリセルを積層した構成をとる３次元ＮＡＮＤ型フラッシュメモリが実用化されている。３次元ＮＡＮＤ型フラッシュメモリでは、メモリセルの端部において電界集中が起こる。
米国特許第１０６５１１８６号明細書
半導体記憶装置のメモリセル端部の電界集中を抑制することを目的とする。
本実施形態にかかる半導体記憶装置は、半導体基板と、半導体基板上に、半導体基板に対して垂直な第１方向に複数の第１導電膜及び複数の第１絶縁膜が交互に積層された第１構造体と、第１方向に延伸する第１半導体層と、第１半導体層と第１構造体との間に設けられた第１メモリセルと、を備え、複数の第１導電膜は、第１部と、第２部と、半導体基板に対して平行な第２方向において、第１部と第２部の間に位置し、半導体基板に平行な第３方向において異なる位置に設けられた第３部とを含み、第１部から第３部および、第２部から第３部に向かって曲率を有し、第１メモリセルは、第１半導体層と第３部との間に設けられる。
本実施形態に係る半導体記憶装置を示す断面図である。 本実施形態に係る半導体記憶装置の製造方法を示す断面図である。 本実施形態に係る半導体記憶装置の製造方法を示す断面図である。 本実施形態に係る半導体記憶装置の製造方法を示す断面図である。 本実施形態に係る半導体記憶装置の製造方法を示す断面図である。 本実施形態に係る半導体記憶装置の製造方法を示す断面図である。 本実施形態に係る半導体記憶装置の製造方法を示す断面図である。 本実施形態に係る半導体記憶装置の製造方法を示す断面図である。 本実施形態に係る半導体記憶装置の製造方法を示す断面図である。 本実施形態に係る半導体記憶装置の製造方法を示す断面図である。 本実施形態に係る半導体記憶装置の製造方法を示す断面図である。 本実施形態に係る半導体記憶装置の製造方法を示す断面図である。 本実施形態に係る半導体記憶装置の製造方法を示す断面図である。 本実施形態に係る半導体記憶装置の製造方法を示す断面図である。 変形例に係る半導体記憶装置を示す断面図である。
以下、本実施形態にかかる半導体記憶装置を図面を参照して具体的に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
同一のプロセスにより形成された複数の膜は、同一の層構造を有し、かつ、同一の材料で構成される。本明細書においては、複数の膜がそれぞれ異なる機能又は役割を果たす場合であっても、このように同一のプロセスにより形成された複数の膜は、それぞれ同一の層に存在する膜として扱う。
［半導体記憶装置の構成］
本実施形態に係る半導体記憶装置の構成について説明する。以下で参照される図面において、Ｘ方向はビット線の延伸方向に対応し、Ｙ方向はワード線の延伸方向に対応し、Ｚ方向は信号線（半導体膜）が形成される半導体基板の表面に対して垂直方向に対応している。なお、以下、各図では、図を見易くするために絶縁体層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
図１（Ａ）から図１（Ｃ）は、本実施形態に係る半導体記憶装置を示す断面図である。図１（Ａ）は、図１（Ｂ）に示すＡ－Ａ’線に沿ったＸＹ平面における断面図の一例を示している。図１（Ｂ）は、図１（Ａ）に示すＢ－Ｂ’線に沿ったＸＺ平面における断面図の一例を示している。図１（Ｃ）は、図１（Ａ）中に示すＣ－Ｃ’線に沿ったＸＺ平面における断面図の一例を示している。
半導体記憶装置１は、半導体基板ＳＢ上に３次元配置されたメモリセルを含む。具体的には、半導体基板ＳＢと垂直方向にソース側セレクトゲートトランジスタ、例えば６４個のメモリセルが直列に接続されてメモリストリングを構成している。なお、直列に接続された多数のメモリセルの両端、または多数のメモリセル間のうちの一部の間に、ダミーセルトランジスタを含んでも良い。
図１（Ａ）から図１（Ｃ）に示すように、半導体基板ＳＢには、半導体基板ＳＢと平行なＸＹ平面に配置された複数の導電膜及び複数の絶縁膜がＺ方向に交互に積層された積層構造体が配置される。この複数の導電膜がメモリストリングの各トランジスタに接続されたソース側セレクトゲート線ＳＧＳ１、ＳＧＳ２、ワード線ＷＬ１、ＷＬ２などに対応する。ここでソース側セレクトゲート線ＳＧＳ１、ＳＧＳ２を区別しないときは、ソース側セレクトゲート線ＳＧＳとする。ワード線ＷＬ１、ＷＬ２を区別しないときは、ワード線ＷＬとする。図では、１層のソース側セレクトゲート線ＳＧＳ、６層のワード線ＷＬ、およびそれぞれの間に配置される複数の絶縁膜１３０しか示されていないが、各導電膜および絶縁膜の数は特に限定されない。また、積層構造体の上にはビット線ＢＬが配置される。半導体基板ＳＢは、例えば、シリコン単結晶基板である。複数の導電膜には、例えば、タングステン等の導電体を用いる。複数の絶縁膜には、例えば、二酸化シリコン等の絶縁体を用いる。
ワード線ＷＬ１とワード線ＷＬ２とは、半導体基板ＳＢと平行な同一のＸＹ平面に配置される。ワード線ＷＬ１とワード線ＷＬ２とはそれぞれ、Ｙ方向に延在する。ワード線ＷＬ１とワード線ＷＬ２とは、メモリトレンチＭＴを介してＸ方向に隣接する。
図１（Ａ）に示すように、ワード線ＷＬ１は、第１領域Ｒ１と、第１領域Ｒ１に対してＸ方向において異なる位置に設けられる第２領域Ｒ２と、を含む。第２領域Ｒ２は、第１領域Ｒ１に対してＸ方向に突出している。第１領域Ｒ１と第２領域Ｒ２とは、Ｙ方向に交互に配置される。ワード線ＷＬ１は、第１領域Ｒ１の凹部から第２領域Ｒ２の凸部に向かって曲率を有し、第２領域Ｒ２の凸部から第１領域Ｒ１の凹部に向かって曲率を有する。メモリトレンチＭＴに沿ってＹ方向に連続する第１領域Ｒ１の凹部と第２領域Ｒ２の凸部とは、周期的に変動した曲率を有する。Ｙ方向に連続する第１領域Ｒ１の凹部と第２領域Ｒ２の凸部とは、Ｘ方向になだらかな起伏のある波線（凹凸構造）をＹ方向に形成する。ワード線ＷＬ２は、第３領域Ｒ３と、第３領域Ｒ３に対してＸ方向において異なる位置に設けられる第４領域Ｒ４と、を含む。第４領域Ｒ４は、第３領域Ｒ３に対してＸ方向に突出している。第３領域Ｒ３と第４領域Ｒ４とは、Ｙ方向に交互に配置される。ワード線ＷＬ２は、第３領域Ｒ３の凹部から第４領域Ｒ４の凸部に向かって曲率を有し、第４領域Ｒ４の凸部から第３領域Ｒ３の凹部に向かって曲率を有する。メモリトレンチＭＴに沿ってＹ方向に連続する第３領域Ｒ３の凹部と第４領域Ｒ４の凸部とは、周期的に変動した曲率を有する。Ｙ方向に連続する第３領域Ｒ３の凹部と第４領域Ｒ４の凸部とは、Ｘ方向になだらかな起伏のある波線（凹凸構造）をＹ方向に形成する。
図１（Ａ）に示すように、ワード線ＷＬ１の第１領域Ｒ１とワード線ＷＬ２の第３領域Ｒ３とは、Ｙ方向の同じ位置に配置され、メモリトレンチＭＴを介して対向する。ワード線ＷＬ１の第２領域Ｒ２とワード線ＷＬ２の第４領域Ｒ４とも、Ｙ方向の同じ位置に配置され、メモリトレンチＭＴを介して対向する。このため、ワード線ＷＬ１の第２領域Ｒ２とワード線ＷＬ２の第４領域Ｒ４とは、ワード線ＷＬ１の第１領域Ｒ１とワード線ＷＬ２の第３領域Ｒ３より近接している。別言すると、図１（Ｂ）に示すワード線ＷＬ１の第１領域Ｒ１とワード線ＷＬ２の第３領域Ｒ３との間のメモリトレンチＭＴの幅は、図１（Ｃ）に示すワード線ＷＬ１の第２領域Ｒ２とワード線ＷＬ２の第４領域Ｒ４との間のメモリトレンチＭＴの幅よりＸ方向に広い。
Ｚ方向に交互に積層された複数の導電膜及び複数の絶縁膜はそれぞれ、ＸＹ方向の同じ位置にメモリトレンチＭＴが配置される。このため、Ｚ方向に交互に積層された複数の導電膜及び複数の絶縁膜はそれぞれ、ＸＹ方向の同じ位置に第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、および第４領域Ｒ４を含む。Ｚ方向に交互に積層された複数の導電膜及び複数の絶縁膜の第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、および第４領域Ｒ４はそれぞれ、Ｚ方向に連続する。すなわち、メモリトレンチＭＴに沿ってＹＺ方向に連続する第１領域Ｒ１の凹部と第２領域Ｒ２の凸部とは、Ｘ方向になだらかな起伏のある波面（凹凸構造を有する面）を形成する。メモリトレンチＭＴに沿ってＹＺ方向に連続する第３領域Ｒ３の凹部と第４領域Ｒ４の凸部とは、Ｘ方向になだらかな起伏のある波面（凹凸構造を有する面）を形成する。
積層構造体を貫通するメモリトレンチＭＴには、絶縁層１０９、メモリセルＭＣ、および半導体膜１１０が配置される。
積層構造体を貫通するメモリトレンチＭＴの底部は、半導体基板ＳＢに達している。メモリトレンチＭＴの底部には、半導体基板ＳＢと接して絶縁層１０９が配置される。絶縁層１０９は例えば、シリコン単結晶を用いた半導体基板ＳＢ上にシリコン単結晶をエピタキシャル成長させて形成する。絶縁層１０９は、半導体基板ＳＢに一部埋め込まれていてもよい。絶縁層１０９は、図示しない絶縁体を介してソース側セレクトゲート線ＳＧＳと接続し、ソース側セレクトゲートトランジスタの一部となる。すなわち、絶縁層１０９は、Ｚ方向に半導体基板ＳＢからソース側セレクトゲート線ＳＧＳと最下層のワード線ＷＬとの間まで配置されている。
メモリトレンチＭＴの内側には、メモリトレンチＭＴの内側面（複数の導電膜及び複数の絶縁膜の外側面）および絶縁層１０９の上から、メモリトレンチＭＴの中心側に向かって、ブロック層（第２絶縁層）１１３、チャージトラップ層（第１電荷蓄積層）ＣＴ、トンネル層（第１絶縁層）１１７が配置される。ブロック層１１３は、メモリトレンチＭＴの内側面（複数の導電膜及び複数の絶縁膜の外側面）および絶縁層１０９に接して配置される。チャージトラップ層ＣＴは、ブロック層１１３に接して配置される。トンネル層１１７は、チャージトラップ層ＣＴに接して配置される。ブロック層１１３は二酸化シリコン膜であってもよく、チャージトラップ層ＣＴは窒化シリコン膜であってもよく、トンネル層１１７はシリコン酸窒化膜であってもよい。ここでブロック層１１３、チャージトラップ層ＣＴ、トンネル層１１７のそれぞれを区別しないときは、メモリセルＭＣとする。
ブロック層１１３は、複数の導電膜及び複数の絶縁膜の第１領域Ｒ１および第２領域Ｒ２と、第３領域Ｒ３および第４領域Ｒ４とのそれぞれに接するように配置される。メモリトレンチＭＴの内側面に配置されるメモリセルＭＣは、複数の導電膜及び複数の絶縁膜の第１領域Ｒ１の凹部と第２領域Ｒ２の凸部とが形成する凹凸構造と、複数の導電膜及び複数の絶縁膜の第３領域Ｒ３の凹部と第４領域Ｒ４の凸部とが形成する凹凸構造と、を反映する。メモリセルＭＣは、Ｙ方向に連続し、周期的に変動した曲率を有する。すなわち、メモリセルＭＣは複数の導電膜及び複数の絶縁膜の外側面に、Ｘ方向になだらかな起伏のある波面（凹凸構造を有する面）として積層される。メモリセルＭＣは、積層構造体（複数の導電膜及び複数の絶縁膜）の上面にも積層される。また、メモリセルＭＣは、絶縁層１０９の上に開口を有する。
メモリセルＭＣの、複数の導電膜及び複数の絶縁膜の外側面と接するブロック層１１３側とは反対側には、メモリセルＭＣのトンネル層１１７および絶縁層１０９に接する半導体ピラーがさらに配置される。半導体ピラーは、メモリセルＭＣのトンネル層１１７からメモリトレンチＭＴの中心に向かって、半導体膜１１０、絶縁体１２０を含む。半導体膜１１０はアモルファス又は多結晶シリコン膜であってもよい。絶縁体１２０は二酸化シリコン膜であってもよい。
半導体膜１１０は、複数の導電膜及び複数の絶縁膜の第１領域Ｒ１と、第３領域Ｒ３とのそれぞれにメモリセルＭＣを介して積層される。半導体膜１１０は、複数の導電膜及び複数の絶縁膜の第２領域Ｒ２と、第４領域Ｒ４とに対応する領域で不連続である。すなわち、半導体膜１１０は、複数の導電膜及び複数の絶縁膜の外側面に積層されるメモリセルＭＣの凹部上にそれぞれ配置され、凸部上には配置されない。半導体膜１１０は、複数の導電膜及び複数の絶縁膜の第１領域Ｒ１の凹構造、または複数の導電膜及び複数の絶縁膜の第３領域Ｒ３の凹構造を反映する。半導体膜１１０は、複数の導電膜及び複数の絶縁膜の外側面に、Ｙ方向に不連続な複数の曲率を有する円弧面（凹構造を有する面）として周期的に配置される。半導体膜１１０はＺ方向に延在し、半導体基板ＳＢ側の一端においてメモリセルＭＣの開口を介して絶縁層１０９と接続される。半導体膜１１０は、半導体基板ＳＢとは反対側の他端において接続プラグＣＪを介してビット線ＢＬに接続される。本実施形態において、ビット線ＢＬは、メモリトレンチＭＴが延在するＹ方向と直交するようにＸ方向に延在する。しかしながらビット線ＢＬが遠心する方向はとくに限定しない。
絶縁体１２０は、メモリセルＭＣのトンネル層１１７および半導体膜１１０に接するように配置される。絶縁体１２０は、メモリトレンチＭＴの内側を充填するように配置される。
半導体膜１１０は、メモリセルＭＣを介してワード線ＷＬ１の第１領域Ｒ１またはワード線ＷＬ２の第３領域Ｒ３と接続し、チャージトラップ層ＣＴに電荷をトラップすることでメモリセルの一部として機能する。本実施形態に係る半導体記憶装置１は、半導体膜１１０がメモリセルＭＣを介したそれぞれのワード線ＷＬに対して中央部が凸の曲率を有する円弧形状である。半導体膜１１０がこのような構造を有することで、半導体膜１１０の端部における電界集中を抑制することができ、トンネル層１１７を介するチャージトラップ層ＣＴへの電荷の注入効率を向上（書込ウィンドウ増）し、チャージトラップ層ＣＴに注入された電荷がブロック層１１３に抜けること（書込飽和）を抑制することができる。
［半導体記憶装置の製造方法］
本実施形態に係る半導体記憶装置の製造方法について説明する。図２（Ａ）から図２（Ｃ）は、本実施形態に係る半導体記憶装置の製造方法において、積層構造体にメモリトレンチＭＴを形成する工程を示す断面図である。図２（Ａ）は、図２（Ｂ）に示すＡ－Ａ’線に沿ったＸＹ平面における断面図の一例を示している。図２（Ｂ）は、図２（Ａ）に示すＢ－Ｂ’線に沿ったＸＺ平面における断面図の一例を示している。図２（Ｃ）は、図２（Ａ）中に示すＣ－Ｃ’線に沿ったＸＺ平面における断面図の一例を示している。
図２（Ａ）から図２（Ｃ）に示すように、半導体基板ＳＢ上に、複数の絶縁膜１３０および複数のダミー膜１４０が交互に積層された積層構造体を形成する。複数の絶縁膜１３０は、例えば、二酸化シリコン膜であってもよい。複数のダミー膜１４０は、シリコン窒化膜であってもよい。複数の絶縁膜１３０および複数のダミー膜１４０は、例えば、ＣＶＤ装置を用いて成膜する。
続いて、マスクを用いて選択的に積層構造体をエッチングすることによって、メモリトレンチＭＴを形成する。メモリトレンチＭＴは、例えば、異方性反応性イオンエッチングを用いて、複数の絶縁膜１３０および複数のダミー膜１４０のそれぞれの一部をＺ方向に除去することにより形成する。メモリトレンチＭＴは半導体基板ＳＢの一部を露出する。このとき、メモリトレンチＭＴの底面は、半導体基板ＳＢの上面より低く形成されてもよい。すなわち、積層構造体のエッチングによって、半導体基板ＳＢが一部エッチングされてもよい。
メモリトレンチＭＴはＹ方向に延在し、積層構造体をＸ方向に分断するように形成される。複数の絶縁膜１３０のそれぞれは、複数の絶縁膜１３０－１と複数の絶縁膜１３０－２に分断される。複数のダミー膜１４０のそれぞれは、複数のダミー膜１４０－１と複数のダミー膜１４０－２に分断される。ここで複数の絶縁膜１３０－１と複数の絶縁膜１３０－２とを区別しないときは、複数の絶縁膜１３０とする。複数のダミー膜１４０－１と複数のダミー膜１４０－２とを区別しないときは、複数のダミー膜１４０とする。
Ｘ方向におけるメモリトレンチＭＴの幅は、周期性に変動した曲率を有するように形成される。このため、メモリトレンチＭＴによって分断された複数の絶縁膜１３０－１および複数のダミー膜１４０－１はそれぞれ、第１領域Ｒ１と、第１領域Ｒ１に対してＸ方向に突出する第２領域Ｒ２と、を含む。第１領域Ｒ１と第２領域Ｒ２とは、Ｙ方向に交互に配置される。複数の絶縁膜１３０－１および複数のダミー膜１４０－１はそれぞれ、第１領域Ｒ１の凹部から第２領域Ｒ２の凸部に向かって曲率を有し、第２領域Ｒ２の凸部から第１領域Ｒ１の凹部に向かって曲率を有する。Ｙ方向に連続する第１領域Ｒ１の凹部と第２領域Ｒ２の凸部とは、周期的に変動した曲率を有する。第１領域Ｒ１および第２領域Ｒ２はそれぞれ、Ｚ方向に連続する。すなわち、ＹＺ方向に連続する第１領域Ｒ１の凹部と第２領域Ｒ２の凸部とは、Ｘ方向になだらかな起伏のある波面（凹凸構造を有する面）をＹＺ方向に形成する。メモリトレンチＭＴによって分断された複数の絶縁膜１３０－２および複数のダミー膜１４０－２はそれぞれ、第３領域Ｒ３と、第３領域Ｒ３に対してＸ方向に突出する第４領域Ｒ４と、を含む。第３領域Ｒ３と第４領域Ｒ４とは、Ｙ方向に交互に配置される。複数の絶縁膜１３０－２および複数のダミー膜１４０－２はそれぞれ、第３領域Ｒ３の凹部から第４領域Ｒ４の凸部に向かって曲率を有し、第４領域Ｒ４の凸部から第３領域Ｒ３の凹部に向かって曲率を有する。Ｙ方向に連続する第３領域Ｒ３の凹部と第４領域Ｒ４の凸部とは、周期的に変動した曲率を有する。第３領域Ｒ３および第４領域Ｒ４はそれぞれ、Ｚ方向に連続する。すなわち、ＹＺ方向に連続する第３領域Ｒ３の凹部と第４領域Ｒ４の凸部とは、Ｘ方向になだらかな起伏のある波面（凹凸構造を有する面）をＹＺ方向に形成する。
図３（Ａ）から図３（Ｃ）は、本実施形態に係る半導体記憶装置の製造方法において、メモリトレンチＭＴ底部に絶縁層１０９を形成する工程を示す断面図である。図３（Ａ）は、図３（Ｂ）に示すＡ－Ａ’線に沿ったＸＹ平面における断面図の一例を示している。図３（Ｂ）は、図３（Ａ）に示すＢ－Ｂ’線に沿ったＸＺ平面における断面図の一例を示している。図３（Ｃ）は、図３（Ａ）中に示すＣ－Ｃ’線に沿ったＸＺ平面における断面図の一例を示している。
図３（Ａ）から図３（Ｃ）に示すように、メモリトレンチＭＴ底部の半導体基板ＳＢを種結晶として、シリコン単結晶のエピタキシャル成長を行う。シリコン単結晶のエピタキシャル成長は、例えば、ＣＶＤ装置を用いて行う。エピタキシャル成長に用いるＳｉ原料ガスとしては、例えば、モノシラン（ＳｉＨ4）、ジクロロシラン（ＳｉＨ2Ｃｌ2）、トリクロロシラン（ＳｉＨＣｌ3）などを用いることができる。本実施形態において絶縁層１０９は、メモリトレンチＭＴ底部（半導体基板ＳＢ）から最下層のダミー膜１４０の上まで形成される。
図４（Ａ）から図４（Ｃ）は、本実施形態に係る半導体記憶装置の製造方法において、ブロック層１１３を形成する工程を示す断面図である。図４（Ａ）は、図４（Ｂ）に示すＡ－Ａ’線に沿ったＸＹ平面における断面図の一例を示している。図４（Ｂ）は、図４（Ａ）に示すＢ－Ｂ’線に沿ったＸＺ平面における断面図の一例を示している。図４（Ｃ）は、図４（Ａ）中に示すＣ－Ｃ’線に沿ったＸＺ平面における断面図の一例を示している。
図４（Ａ）から図４（Ｃ）に示すように、ブロック層１１３は、積層構造体の略全面に形成される。すなわち、ブロック層１１３は、メモリトレンチＭＴ内側面を覆うように、複数の絶縁膜１３０－１および複数のダミー膜１４０－１の第１領域Ｒ１および第２領域Ｒ２と、複数の絶縁膜１３０－２および複数のダミー膜１４０－２の第３領域Ｒ３および第４領域Ｒ４と、のそれぞれに接するように形成される。このため、ブロック層１１３はメモリトレンチＭＴ内側面において、Ｘ方向になだらかな起伏のある波面（凹凸構造を有する面）として形成される。さらにブロック層１１３は、メモリトレンチＭＴ底部の絶縁層１０９の上面および積層構造体の上面（最上層の絶縁膜１３０上）を覆うように形成される。ブロック層１１３は、例えば、ＣＶＤを用いて形成される窒化シリコン膜を酸化させることによって二酸化シリコン膜を形成してもよい。
図５（Ａ）から図５（Ｃ）は、本実施形態に係る半導体記憶装置の製造方法において、チャージトラップ層ＣＴを形成する工程を示す断面図である。図５（Ａ）は、図５（Ｂ）に示すＡ－Ａ’線に沿ったＸＹ平面における断面図の一例を示している。図５（Ｂ）は、図５（Ａ）に示すＢ－Ｂ’線に沿ったＸＺ平面における断面図の一例を示している。図５（Ｃ）は、図５（Ａ）中に示すＣ－Ｃ’線に沿ったＸＺ平面における断面図の一例を示している。
図５（Ａ）から図５（Ｃ）に示すように、チャージトラップ層ＣＴは、積層構造体の略全面に形成される。すなわち、チャージトラップ層ＣＴは、メモリトレンチＭＴ内側面を覆うように、ブロック層１１３に接するように形成される。このため、チャージトラップ層ＣＴはメモリトレンチＭＴ内側面において、Ｘ方向になだらかな起伏のある波面（凹凸構造を有する面）として形成される。さらにチャージトラップ層ＣＴは、メモリトレンチＭＴ底部のブロック層１１３の上および積層構造体の上（ブロック層１１３上）を覆うように形成される。チャージトラップ層ＣＴは、例えば、ＣＶＤを用いて形成される窒化シリコン膜であってもよい。
図６（Ａ）から図６（Ｃ）は、本実施形態に係る半導体記憶装置の製造方法において、トンネル層１１７を形成する工程を示す断面図である。図６（Ａ）は、図６（Ｂ）に示すＡ－Ａ’線に沿ったＸＹ平面における断面図の一例を示している。図６（Ｂ）は、図６（Ａ）に示すＢ－Ｂ’線に沿ったＸＺ平面における断面図の一例を示している。図６（Ｃ）は、図６（Ａ）中に示すＣ－Ｃ’線に沿ったＸＺ平面における断面図の一例を示している。
図６（Ａ）から図６（Ｃ）に示すように、トンネル層１１７は、積層構造体の略全面に形成される。すなわち、トンネル層１１７は、メモリトレンチＭＴ内側面を覆うように、チャージトラップ層ＣＴに接するように形成される。このため、トンネル層１１７はメモリトレンチＭＴ内側面において、Ｘ方向になだらかな起伏のある波面（凹凸構造を有する面）として形成される。さらにトンネル層１１７は、メモリトレンチＭＴ底部のチャージトラップ層ＣＴの上および積層構造体の上（チャージトラップ層ＣＴ上）を覆うように形成される。トンネル層１１７は、例えば、ＣＶＤを用いて形成されるシリコン酸窒化膜であってもよい。
図７（Ａ）から図７（Ｃ）は、本実施形態に係る半導体記憶装置の製造方法において、半導体膜１１０を形成する工程を示す断面図である。図７（Ａ）は、図７（Ｂ）に示すＡ－Ａ’線に沿ったＸＹ平面における断面図の一例を示している。図７（Ｂ）は、図７（Ａ）に示すＢ－Ｂ’線に沿ったＸＺ平面における断面図の一例を示している。図７（Ｃ）は、図７（Ａ）中に示すＣ－Ｃ’線に沿ったＸＺ平面における断面図の一例を示している。
図７（Ａ）から図７（Ｃ）に示すように、半導体膜１１０は、積層構造体の略全面に形成される。すなわち、半導体膜１１０は、メモリトレンチＭＴ内側面を覆うように、トンネル層１１７に接するように形成される。このため、半導体膜１１０はメモリトレンチＭＴ内側面において、Ｘ方向になだらかな起伏のある波面（凹凸構造を有する面）として形成される。さらに半導体膜１１０は、メモリトレンチＭＴ底部のトンネル層１１７の上および積層構造体の上（トンネル層１１７上）を覆うように形成される。半導体膜１１０は、例えば、ＣＶＤを用いて形成されるアモルファス又は多結晶シリコン膜であってもよい。
図８（Ａ）から図８（Ｃ）は、本実施形態に係る半導体記憶装置の製造方法において、開口ＭＴｂを形成する工程を示す断面図である。図８（Ａ）は、図８（Ｂ）に示すＡ－Ａ’線に沿ったＸＹ平面における断面図の一例を示している。図８（Ｂ）は、図８（Ａ）に示すＢ－Ｂ’線に沿ったＸＺ平面における断面図の一例を示している。図８（Ｃ）は、図８（Ａ）中に示すＣ－Ｃ’線に沿ったＸＺ平面における断面図の一例を示している。
図８（Ａ）から図８（Ｃ）に示すように、メモリトレンチＭＴ底部に積層されたブロック層１１３、チャージトラップ層ＣＴ、トンネル層１１７、および半導体膜１１０を選択的にエッチングすることによって、開口ＭＴｂを形成する。開口ＭＴｂは、例えば、異方性反応性イオンエッチングを用いて、ブロック層１１３、チャージトラップ層ＣＴ、トンネル層１１７、および半導体膜１１０のそれぞれの一部をＺ方向に除去することにより形成される。開口ＭＴｂは絶縁層１０９の一部を露出する。
図９（Ａ）から図９（Ｃ）は、本実施形態に係る半導体記憶装置の製造方法において、さらに半導体膜１１０を形成する工程を示す断面図である。図９（Ａ）は、図９（Ｂ）に示すＡ－Ａ’線に沿ったＸＹ平面における断面図の一例を示している。図９（Ｂ）は、図９（Ａ）に示すＢ－Ｂ’線に沿ったＸＺ平面における断面図の一例を示している。図９（Ｃ）は、図９（Ａ）中に示すＣ－Ｃ’線に沿ったＸＺ平面における断面図の一例を示している。
図９（Ａ）から図９（Ｃ）に示すように、半導体膜１１０は、積層構造体の略全面に形成される。すなわち、半導体膜１１０は、メモリトレンチＭＴ内側面を覆うように、図７で形成した半導体膜１１０に接するように形成される。半導体膜１１０はメモリトレンチＭＴ内側面において、Ｘ方向になだらかな起伏のある波面（凹凸構造を有する面）として形成される。半導体膜１１０は、メモリトレンチＭＴ底部の図７で形成した半導体膜１１０の上および開口ＭＴｂを覆うように形成される。半導体膜１１０は、開口ＭＴｂ内側面において、ブロック層１１３、チャージトラップ層ＣＴ、およびトンネル層１１７と接するように形成される。半導体膜１１０は、開口ＭＴｂ底部において、絶縁層１０９と接するように形成される。さらに半導体膜１１０は、積層構造体の上（図７で形成した半導体膜１１０上）を覆うように形成される。半導体膜１１０は、例えば、ＣＶＤを用いて形成されるアモルファス又は多結晶シリコン膜であってもよい。
図１０（Ａ）から図１０（Ｃ）は、本実施形態に係る半導体記憶装置の製造方法において、絶縁体１２０を形成する工程を示す断面図である。図１０（Ａ）は、図１０（Ｂ）に示すＡ－Ａ’線に沿ったＸＹ平面における断面図の一例を示している。図１０（Ｂ）は、図１０（Ａ）に示すＢ－Ｂ’線に沿ったＸＺ平面における断面図の一例を示している。図１０（Ｃ）は、図１０（Ａ）中に示すＣ－Ｃ’線に沿ったＸＺ平面における断面図の一例を示している。
図１０（Ａ）から図１０（Ｃ）に示すように、絶縁体１２０は、積層構造体の略全面に形成される。すなわち、絶縁体１２０は、メモリトレンチＭＴ内側面を覆うように、半導体膜１１０に接するように形成される。絶縁体１２０はメモリトレンチＭＴ内側面において、Ｘ方向になだらかな起伏のある波面（凹凸構造を有する面）として形成される。絶縁体１２０は、メモリトレンチＭＴ底部の半導体膜１１０の上を覆うように形成される。さらに絶縁体１２０は、積層構造体の上（半導体膜１１０上）を覆うように形成される。絶縁体１２０は、例えば、ＣＶＤを用いて形成される窒化シリコン膜であってもよい。しかしながらこれに限定されず、絶縁体１２０は、後述する半導体膜１１０のエッチングにおいて半導体膜１１０と選択比のとれる材料であればよい。
図１１は、図１０（Ａ）のＣ領域における半導体膜１１０および絶縁体１２０を示す拡大断面図である。図１１に示すように、半導体膜１１０は、メモリセルＭＣを介して複数の絶縁膜１３０－１および複数のダミー膜１４０－１の第１領域Ｒ１において凹構造を有し、メモリセルＭＣを介して複数の絶縁膜１３０－１および複数のダミー膜１４０－１の第２領域Ｒ２において凸構造を有する。第１領域Ｒ１および第２領域Ｒ２のＹ方向における凹凸構造の最小繰り返し単位（Ｒ１＋Ｒ２）を２ｒとしたとき、第１領域Ｒ１の凹構造から第２領域Ｒ２の凸構造までのＸ方向における凹凸構造の最大幅はｒ＋αであることが好ましい。
半導体膜１１０がこのようにＸ方向に起伏のある凹凸構造を有することで、絶縁体１２０は第１領域Ｒ１および第２領域Ｒ２において異なる膜厚に形成される。半導体膜１１０の凸構造上において絶縁体１２４の膜厚をｒに形成するとき、半導体膜１１０の凹構造上において絶縁体１２３の膜厚はｒ＋αに形成される。すなわち、メモリセルＭＣおよび半導体膜１１０を介して複数の絶縁膜１３０－１および複数のダミー膜１４０－１の第１領域Ｒ１および複数の絶縁膜１３０－２および複数のダミー膜１４０－２の第３領域Ｒ３の上において絶縁体１２３の膜は厚く（ｒ＋α）形成される。メモリセルＭＣおよび半導体膜１１０を介して複数の絶縁膜１３０－１および複数のダミー膜１４０－１の第２領域Ｒ２および複数の絶縁膜１３０－２および複数のダミー膜１４０－２の第４領域Ｒ４の上において絶縁体１２４の膜厚は薄く（ｒ）形成される。メモリトレンチＭＴ底部の半導体膜１１０の上において絶縁体１２１の膜厚は厚く形成される。積層構造体の上（半導体膜１１０上）において絶縁体１２２の膜厚は薄く形成される。ここで絶縁体１２１、１２２、１２３、１２４を区別しないときには、絶縁体１２０とする。
図１２（Ａ）から図１２（Ｃ）は、本実施形態に係る半導体記憶装置の製造方法において、絶縁体１２０の一部を除去する工程を示す断面図である。図１２（Ａ）は、図１２（Ｂ）に示すＡ－Ａ’線に沿ったＸＹ平面における断面図の一例を示している。図１２（Ｂ）は、図１２（Ａ）に示すＢ－Ｂ’線に沿ったＸＺ平面における断面図の一例を示している。図１２（Ｃ）は、図１２（Ａ）中に示すＣ－Ｃ’線に沿ったＸＺ平面における断面図の一例を示している。
図１２（Ａ）から図１２（Ｃ）に示すように、異なる厚さに形成された絶縁体１２０をエッチングすることにより、絶縁体１２０の一部を除去する。絶縁体１２０は、例えば、リン酸を用いたウェットエッチングにより膜厚が薄く形成された領域のみ除去することができる。半導体膜１１０の凸構造上（第２領域Ｒ２および第４領域Ｒ４）における絶縁体１２４および積層構造体の上（半導体膜１１０上）における絶縁体１２２のみ除去することで、膜厚が厚く形成された半導体膜１１０の凹構造上（第１領域Ｒ１および第３領域Ｒ３）における絶縁体１２３およびメモリトレンチＭＴ底部の半導体膜１１０の上における絶縁体１２１を残す（形成する）ことができる。すなわち、絶縁体１２０は、凸構造上（第２領域Ｒ２および第４領域Ｒ４）および積層構造体の上の半導体膜１１０を露出する。
図１３（Ａ）から図１３（Ｃ）は、本実施形態に係る半導体記憶装置の製造方法において、半導体膜１１０の一部を選択的に除去する工程を示す断面図である。図１３（Ａ）は、図１３（Ｂ）に示すＡ－Ａ’線に沿ったＸＹ平面における断面図の一例を示している。図１３（Ｂ）は、図１３（Ａ）に示すＢ－Ｂ’線に沿ったＸＺ平面における断面図の一例を示している。図１３（Ｃ）は、図１３（Ａ）中に示すＣ－Ｃ’線に沿ったＸＺ平面における断面図の一例を示している。
図１３（Ａ）から図１３（Ｃ）に示すように、絶縁体１２０をマスクとしてエッチングすることにより、半導体膜１１０の一部を除去する。半導体膜１１０は、例えば、コリン（トリメチル－２－ヒドロキシエチルアンモニウムハイドロオキサイド水溶液)を用いたウェットエッチングにより絶縁体１２０から露出する領域のみ選択的に除去することができる。絶縁体１２３および絶縁体１２１に覆われる凹構造上（第１領域Ｒ１および第３領域Ｒ３）の半導体膜１１２およびメモリトレンチＭＴ底部の半導体膜１１１を残すことができる。すなわち、半導体膜１１０は、凸構造上（第２領域Ｒ２および第４領域Ｒ４）および積層構造体の上において不連続となり、メモリセルＭＣのトンネル層１１７を露出する。
図１４（Ａ）から図１４（Ｃ）は、本実施形態に係る半導体記憶装置の製造方法において、さらに絶縁体１２０を形成する工程を示す断面図である。図１４（Ａ）は、図１４（Ｂ）に示すＡ－Ａ’線に沿ったＸＹ平面における断面図の一例を示している。図１４（Ｂ）は、図１４（Ａ）に示すＢ－Ｂ’線に沿ったＸＺ平面における断面図の一例を示している。図１４（Ｃ）は、図１４（Ａ）中に示すＣ－Ｃ’線に沿ったＸＺ平面における断面図の一例を示している。
図１４（Ａ）から図１４（Ｃ）に示すように、絶縁体１２０は、積層構造体の略全面に形成される。絶縁体１２０は、メモリトレンチＭＴ内側を埋めるように、半導体膜１１０および図１２で残った絶縁体１２０に接するように形成される。さらに絶縁体１２０は、積層構造体の上メモリセルＭＣのトンネル層１１７を覆うように形成される。絶縁体１２０は、例えば、ＣＶＤを用いて形成される窒化シリコン膜であってもよい。
図には示さなかったが、次に、複数のダミー膜１４０を選択的に除去し、複数の絶縁膜１３０の間にスペースを形成する。複数のダミー膜１４０は、例えば、スリットを介してリン酸などのエッチング液を供給することにより選択的に除去することができる。
最下層のダミー膜１４０が存在していた部分のスペースは、絶縁層１０９の側面を露出する。この空洞から絶縁層１０９の側面を熱酸化して図示しない絶縁体を形成する。このとき、その他のダミー膜１４０が存在していた部分のスペースは、メモリセルＭＣのブロック層１１３を露出する。そして、これらのスペースの内部にタングステン等の金属を埋め込むことによって、図１で説明したワード線ＷＬおよびソース側セレクトゲート線ＳＧＳがそれぞれ形成される。さらに半導体膜１１０の上端に接するように接続プラグＣＪを形成し、ビット線ＢＬを形成することにより、図１に示した構成の半導体記憶装置１を製造することができる。
本実施形態に係る半導体記憶装置１の製造方法は、あらかじめメモリトレンチＭＴの幅を周期性に変動した曲率を有するように形成することで、メモリトレンチＭＴの延伸方向に複数の曲率を有する円弧形状の半導体膜１１０を容易に形成することができる。
［半導体記憶装置の変形例］
本発明の変形例にかかる半導体記憶装置の構成について、図１５を用いて説明する。図１５は本発明の変形例にかかる半導体記憶装置を説明する断面図である。
本変形例にかかる半導体記憶装置２は、２つのメモリトレンチＭＴを組み合わせたこと以外、上述した半導体記憶装置１と同様であることから、共通する部分については説明を省略する。
図１５に示すように、本変形例にかかる半導体記憶装置２は、２つのメモリトレンチＭＴを介してワード線ＷＬ１とワード線ＷＬ２とワード線ＷＬ３とが、半導体基板ＳＢと平行な同一のＸＹ平面に配置される。ワード線ＷＬ１とワード線ＷＬ２とワード線ＷＬ３とはそれぞれ、Ｙ方向に略平行に延在する。ワード線ＷＬ１とワード線ＷＬ２とは、メモリトレンチＭＴ１を介してＸ方向に隣接する。ワード線ＷＬ２はさらに、ワード線ＷＬ１とは反対側においてメモリトレンチＭＴ２を介してワード線ＷＬ３とＸ方向に隣接する。
図１（Ａ）と同様に、ワード線ＷＬ１は、第１領域Ｒ１と、第１領域Ｒ１に対してＸ方向に突出する第２領域Ｒ２と、を含む。第１領域Ｒ１と第２領域Ｒ２とはＹ方向に交互に配置され、第１領域Ｒ１の凹部から第２領域Ｒ２の凸部に向かって曲率を有し、第２領域Ｒ２の凸部から第１領域Ｒ１の凹部に向かって曲率を有する。メモリトレンチＭＴ１に沿ってＹ方向に連続する第１領域Ｒ１の凹部と第２領域Ｒ２の凸部とは、周期的に変動した曲率を有する。ワード線ＷＬ２は、第３領域Ｒ３と、第３領域Ｒ３に対してＸ方向に突出する第４領域Ｒ４と、を含む。第３領域Ｒ３と第４領域Ｒ４とはＹ方向に交互に配置され、第３領域Ｒ３の凹部から第４領域Ｒ４の凸部に向かって曲率を有し、第４領域Ｒ４の凸部から第３領域Ｒ３の凹部に向かって曲率を有する。メモリトレンチＭＴ１に沿ってＹ方向に連続する第３領域Ｒ３の凹部と第４領域Ｒ４の凸部とは、周期的に変動した曲率を有する。ワード線ＷＬ１の第１領域Ｒ１とワード線ＷＬ２の第３領域Ｒ３とは、Ｙ方向の同じ位置に配置され、メモリトレンチＭＴ１を介して対向する。ワード線ＷＬ１の第２領域Ｒ２とワード線ＷＬ２の第４領域Ｒ４とも、Ｙ方向の同じ位置に配置され、メモリトレンチＭＴ１を介して対向する。このため、ワード線ＷＬ１の第１領域Ｒ１とワード線ＷＬ２の第３領域Ｒ３との間のメモリトレンチＭＴの幅は、ワード線ＷＬ１の第２領域Ｒ２とワード線ＷＬ２の第４領域Ｒ４との間のメモリトレンチＭＴの幅よりＸ方向に広い。
図１５に示すように、ワード線ＷＬ２はさらに、第４領域Ｒ４とは反対側に第５領域Ｒ５と、第３領域Ｒ３とは反対側に第５領域Ｒ５に対してＸ方向に突出する第６領域Ｒ６と、を含む。第５領域Ｒ５と第６領域Ｒ６とは、Ｙ方向に交互に配置される。ワード線ＷＬ２は、第５領域Ｒ５の凹部から第６領域Ｒ６の凸部に向かって曲率を有し、第６領域Ｒ６の凸部から第５領域Ｒ５の凹部に向かって曲率を有する。メモリトレンチＭＴ２に沿ってＹ方向に連続する第５領域Ｒ５の凹部と第６領域Ｒ６の凸部とは、周期的に変動した曲率を有する。Ｙ方向に連続する第５領域Ｒ５の凹部と第６領域Ｒ６の凸部とは、Ｘ方向になだらかな起伏のある波線（凹凸構造）をＹ方向に形成する。ワード線ＷＬ２の第４領域Ｒ４の凸部と第５領域Ｒ５の凹部とはＹ方向の同じ位置に配置され、ワード線ＷＬ２の第３領域Ｒ３の凹部と第６領域Ｒ６の凸部とはＹ方向の同じ位置に配置される。すなわち、ワード線ＷＬ２の第３領域Ｒ３と第４領域Ｒ４が形成する凹凸構造と、ワード線ＷＬ２の第５領域Ｒ５と第６領域Ｒ６が形成する凹凸構造とは、Ｙ方向に半ピッチずれて配置される。このため、ワード線ＷＬ２のＸ方向における幅はＹ方向に略同一であり、メモリセルを高密度に配置することができる。
ワード線ＷＬ３は、第７領域Ｒ７と、第７領域Ｒ７に対してＸ方向に突出する第８領域Ｒ８と、を含む。第７領域Ｒ７と第８領域Ｒ８とは、Ｙ方向に交互に配置される。ワード線ＷＬ３は、第７領域Ｒ７の凹部から第８領域Ｒ８の凸部に向かって曲率を有し、第８領域Ｒ８の凸部から第７領域Ｒ７の凹部に向かって曲率を有する。メモリトレンチＭＴ２に沿ってＹ方向に連続する第７領域Ｒ７の凹部と第８領域Ｒ８の凸部とは、周期的に変動した曲率を有する。Ｙ方向に連続する第７領域Ｒ７の凹部と第８領域Ｒ８の凸部とは、Ｘ方向になだらかな起伏のある波線（凹凸構造）をＹ方向に形成する。ワード線ＷＬ２の第５領域Ｒ５とワード線ＷＬ３の第７領域Ｒ７とは、Ｙ方向の同じ位置に配置され、メモリトレンチＭＴ２を介して対向する。ワード線ＷＬ２の第６領域Ｒ６とワード線ＷＬ３の第８領域Ｒ８とも、Ｙ方向の同じ位置に配置され、メモリトレンチＭＴ２を介して対向する。このため、ワード線ＷＬ２の第６領域Ｒ６とワード線ＷＬ３の第８領域Ｒ８とは、ワード線ＷＬ２の第５領域Ｒ５とワード線ＷＬ３の第７領域Ｒ７より近接している。別言すると、ワード線ＷＬ２の第５領域Ｒ５とワード線ＷＬ３の第７領域Ｒ７との間のメモリトレンチＭＴ２の幅は、ワード線ＷＬ２の第６領域Ｒ６とワード線ＷＬ３の第８領域Ｒ８との間のメモリトレンチＭＴ２の幅よりＸ方向に広い。
本変形例に係る半導体記憶装置２は、幅を周期性に変動した曲率を有するメモリトレンチＭＴ１およびメモリトレンチＭＴ２をＹ方向に半ピッチずらして配置することで、一定のワード線ＷＬ２のＸ方向における幅を確保しながら、メモリセルを高密度に配置することができる。
本発明の実施形態および変形例を説明したが、これらの実施形態および変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２ 半導体記憶装置、ＳＢ 半導体基板、１０９ 絶縁層、１１０ 半導体膜、１１３ ブロック層、ＣＴ チャージトラップ層、１１７ トンネル層、１２０ 絶縁体、１３０ 絶縁膜、１４０ ダミー膜、ＷＬ ワード線、ＳＧＳ ソース側セレクトゲート線、ＣＪ 接続プラグ、ＢＬ ビット線

Claims (9)

  1. 半導体基板と、
    前記半導体基板上に、前記半導体基板に対して垂直な第１方向に複数の第１導電膜及び複数の第１絶縁膜が交互に積層された第１構造体と、
    前記第１方向に延伸する第１半導体層と、
    前記第１半導体層と前記第１構造体との間に設けられた第１メモリセルと、
    を備え、
    前記複数の第１導電膜は、第１部と、第２部と、半導体基板に対して平行な第２方向において、前記第１部と前記第２部の間に位置し、前記半導体基板に平行な第３方向において異なる位置に設けられた第３部とを含み、前記第１部から前記第３部および、前記第２部から前記第３部に向かって曲率を有し、
    前記第１メモリセルは、前記第１半導体層と前記第３部との間に設けられる、半導体記憶装置。
  2. 前記第１部及び前記第２部は、前記第３部に対して前記第３方向に突出している、請求項１に記載の半導体記憶装置。
  3. 前記第１メモリセルは、
    前記第１半導体層と前記第１導電膜との間に設けられた第１絶縁層と、
    前記第１絶縁層と前記第１導電膜との間に設けられた第１電荷蓄積層と、
    前記第１電荷蓄積層と前記第１導電膜との間に設けられた第２絶縁層と、
    を含む、請求項１に記載の半導体記憶装置。
  4. 前記第１絶縁層と前記第１電荷蓄積層と前記第２絶縁層は、前記第３方向において、前記第１部と前記第２部との側面にも設けられ、前記第３部に設けられた前記第１絶縁層と前記第１電荷蓄積層と前記第２絶縁層と連続している、請求項３に記載の半導体記憶装置。
  5. 前記半導体基板上に、前記第１方向に複数の第２導電膜及び複数の第２絶縁膜が交互に積層された第２構造体と、
    前記第１方向に延伸する第２半導体層と、
    前記第２半導体層と前記第２構造体との間に設けられた第２メモリセルと、
    をさらに備え、
    前記複数の第２導電膜は、前記第１部と対向する第４部と、前記第２部と対向する第５部と、前記第２方向において、前記第４部と前記第５部の間に位置し、前記第３方向において異なる位置に設けられ、前記第３部と対向する第６部とを含み、前記第４部から前記第６部および、前記第５部から前記第６部に向かって曲率を有し、
    前記第２メモリセルは、前記第６部と前記第２半導体層との間に設けられる、請求項１に記載の半導体記憶装置。
  6. 前記第４部及び前記第５部は、前記第６部に対して前記第３方向に突出している、請求項５に記載の半導体記憶装置。
  7. 前記第２メモリセルは、
    前記第２半導体層と前記第２導電膜との間に設けられた第３絶縁層と、
    前記第３絶縁層と前記第２導電膜との間に設けられた第２電荷蓄積層と、
    前記第２電荷蓄積層と前記第２導電膜との間に設けられた第４絶縁層と、
    を含む、請求項５に記載の半導体記憶装置。
  8. 前記第３絶縁層と前記第２電荷蓄積層と前記第４絶縁層は、前記第３方向において、前記第４部と前記第５部との側面にも設けられ、前記第６部に設けられた前記第３絶縁層と前記第２電荷蓄積層と前記第４絶縁層と連続している、請求項７に記載の半導体記憶装置。
  9. 前記第３部と前記第６部の前記第３方向における距離は、前記第１部と前記４部の前記第３方向における距離より長い請求項５に記載の半導体記憶装置。
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