KR20170026102A - 3-차원 메모리 디바이스의 수직 분할 - Google Patents

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린지 스기노
스콧 벨
레이 수에
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사이프레스 세미컨덕터 코포레이션
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Abstract

3-D NAND 플래시 메모리와 같은 수직 비-휘발성(NV) 메모리 디바이스를 형성하는 방법은, 기판 위의 제 1 층 및 제 2 층의 교번 층들의 스택에 증착되는 개구 내의 수직 NV 메모리 셀 스트링을 형성하는 단계, 및 분할되는 수직 NV 메모리 셀 스트링들의 메모리 비트 밀도가 디바이스의 메모리 비트들의 2배가 되도록, 제 1 수직 딥 트렌치 및 제 1 수직 딥 트렌치 내에 형성되는 분리 유전체 필라를 갖는 2개의 하프들로 수직 NV 메모리 셀 스트링을 분할하는 단계를 포함한다.

Description

3-차원 메모리 디바이스 우선순위의 수직형 분할{VERTICAL DIVISION OF THREE-DIMENSIONAL MEMORY DEVICE PRIORITY}
우선권
[0001] 본 출원은 2015년 8월 31일자로 출원된 미국 가출원 번호 제62/212,220호의 35 U.S.C.§ 119(e) 하의 우선권 및 이익을 주장하며, 상기 가출원은 그 전체가 인용에 의해 본원에 포함된다.
기술 분야
[0002] 본 개시 내용은 일반적으로 비-휘발성(NV) 메모리 디바이스들에 관한 것으로, 더 구체적으로, 3-차원(3D) 또는 수직형 NV 메모리 셀 스트링들, 및 메모리 비트 밀도 및 무결성(integrity)을 강화하기 위해 수직형 메모리 셀 스트링들을 분할하는 것을 포함하는 그 제조 방법들에 관한 것이다.
[0003] NAND 및 NOR 둘 모두의 타입들의 플래시 메모리는 플로팅-게이트 금속산화물 반도체 전계-효과(floating-gate metal-oxide-semiconductor field-effect; FGMOS) 트랜지스터들 및 실리콘-산화물-질화물-산화물-실리콘(silicon-oxide-nitride-oxide-silicon; SONOS) 트랜지스터들과 같은 NV 메모리 엘리먼트들 또는 셀들의 스트링들을 포함한다. 2-차원 또는 평면 플래시 메모리 디바이스들의 제조는 10-nm 리소그래피로 감소되고, 스케일의 감소는 각각의 NV 메모리 엘리먼트가 점점 더 작고 물리적으로 서로 더 근접하게 됨에 따라 이슈들을 생성하기 시작하였다. 이 NV 메모리 엘리먼트들에서, 그들의 전하 트래핑 게이트들은 더 작은 스케일로 인해 훨씬 더 적은 전기 전하들을 보유한다. 결과적으로, 제조 프로세스의 임의의 작은 불완전성은 NV 메모리 엘리먼트들의 로직/메모리 상태들을 구별하기가 더 어려워지게 할 수 있으며, 이는 로직 상태들의 잘못된 판독을 초래할 수 있다. 더욱이, 제어 전극들은 아주 작고 근접하게 이격되고 있어서, 바이어싱 게이트들과 같은 그것들의 효과들이 하나 초과의 메모리 셀들 또는 스트링에 걸쳐 확산될 수 있는데, 이는 데이터의 신뢰성 없는 판독 및 기록으로 이어질 수 있다.
[0004] 반도체 기판 상의 이용가능한 영역의 제한들을 극복하기 위해, 3D 또는 수직형 기하학 구조에서, NV 메모리 셀 스트링들은 수직으로 배향되고, NV 메모리 셀들은 반도체 기판 상에 스택된다. 따라서, 메모리 비트 밀도는 기판 상의 유사한 풋프린트(footprint)를 갖는 2-차원(2D) 기하학 구조에 비해 훨씬 강화된다. 또한, 3D 또는 수직형 스케이팅 기법들을 사용하여, 워드-라인들은 활성 영역을 정의하기 위해 패터닝 프로세스를 사용함으로써 형성될 수 있고, 그에 의해, 저장된 메모리 비트당 제조 비용을 크게 감소시킨다.
[0005] 본 개시 내용은 첨부 도면들의 도면들에서 제한이 아닌 예로서 예시된다.
[0006] 도 1은 NV 메모리 셀들의 스트링들을 포함하는 수직형 NV 메모리 디바이스를 제조하기 위한 방법의 실시예를 예시하는 흐름도이다.
[0007] 도 2a 및 도 2b는 도 1의 방법에 따른 제조 동안 수직형 NV 메모리 디바이스의 일부분의 등각도들을 예시하는 대표도들이다.
[0008] 도 3a, 도 3b 및 도 3c는 도 1의 방법에 따른 제조 동안 수직형 NV 메모리 디바이스의 일부분의 단면도들을 예시하는 대표도들이다.
[0009] 도 4a 및 도 4b는 도 1의 방법에 따른 제조 동안 수직형 NV 메모리 디바이스의 일부분의 측부 및 상부 단면도들을 예시하는 대표도들이다.
[0010] 도 5a 및 도 5b는 도 1의 방법에 따른 제조 동안 수직형 NV 메모리 디바이스의 일부분의 측부 및 상부 단면도들을 예시하는 대표도들이다.
[0011] 도 6a 및 도 6b는 도 1의 방법에 따른 제조 동안 수직형 NV 메모리 디바이스의 일부분의 측부 및 상부 단면도들을 예시하는 대표도들이다.
[0012] 도 7a 및 도 7b는 도 1의 방법에 따른 제조 동안 수직형 NV 메모리 디바이스의 일부분의 측부 및 상부 단면도들을 예시하는 대표도들이다.
[0013] 도 8a 및 도 8b는 도 1의 방법에 따른 제조 동안 수직형 NV 메모리 디바이스의 일부분의 측부 및 상부 단면도들을 예시하는 대표도들이다.
[0014] 도 9a 및 도 9b는 도 1의 방법에 따른 제조 동안 수직형 NV 메모리 디바이스의 일부분의 측부 및 상부 단면도들을 예시하는 대표도들이다.
[0015] 도 10은 도 1의 방법에 따른 제조 동안 수직형 NV 메모리 어레이/디바이스의 일부분의 상부 단면도를 예시하는 대표도이다.
[0016] 도 11a 및 도 11b는 도 1의 방법에 따른 제조 동안 수직형 NV 메모리 디바이스의 일부분의 상부 단면도 및 개략도를 예시하는 대표도들이다.
[0017] 도 12a 및 도 12b는 도 1의 방법에 따른 제조 동안 수직형 NV 메모리 디바이스의 일부분의 상부 단면도 및 개략도를 예시하는 대표도들이다.
[0018] 도 13은 도 1의 방법에 따른 제조 동안 수직형 NV 메모리 디바이스의 일부분의 상부 단면도를 예시하는 대표도들이다.
[0019] 도 14는 도 1 및 도 2a-13의 방법에 따라 제조되는 NV 메모리 셀들의 다중 수직형 스트링들을 포함하는 완성된 수직형 NV 메모리 어레이/디바이스의 일부분의 단면도를 예시하는 대표도이다.
[0020] 다음의 설명은 본 청구 대상의 몇몇 실시예들의 양호한 이해를 제공하기 위해 특정 시스템들, 컴포넌트들, 방법들 등의 예들과 같은 다수의 특정 세부사항들을 기술한다. 그러나 적어도 일부 실시예들은 이 특정 세부사항들 없이도 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 예들에서, 잘-알려진 컴포넌트들 또는 방법들은 본원에서 설명되는 기법들을 불필요하게 모호하게 하는 것을 회피하기 위해 상세하게 설명되지 않거나 또는 단순한 블록도 포맷으로 제시된다. 따라서, 이하에서 기술되는 특정 세부사항들은 단지 예시적이다. 특정 구현들은 이 예시적 세부사항들로부터 변경될 수 있고, 여전히 본 청구 대상의 사상 및 범위 내에 있는 것으로 참작될 수 있다.
[0021] 비-휘발성 메모리(NVM) 트랜지스터들 및/또는 전계-효과 트랜지스터들(FET)의 스트링을 포함하는 수직형 또는 3-차원(3D) 비-휘발성(NV) 메모리 디바이스의 실시예들 및 그 제조 방법들이 도면들을 참조하여 본원에서 설명된다. NV 메모리는 동작 전력이 제거될 때조차도 자신들의 상태들을 유지하는 메모리 디바이스들을 포함한다는 것이 이해된다. 자신들의 상태들이 결국 소실될 수 있지만, 이들은 비교적 긴 시간 동안 유지된다. 그러나 특정 실시예들이 이 특정 세부사항들 중 하나 또는 그 초과의 세부사항들 없이 또는 다른 알려진 방법들, 재료들 및 장치들과 결합하여 실시될 수 있다. 다음의 설명에서, 본 청구 대상의 철저한 이해를 제공하도록 특정 재료들, 치수들, 농도들(concentrations) 및 프로세스 파라미터들 등과 같은 다수의 특정 세부사항들이 기술된다. 다른 예들에서, 잘-알려진 반도체 설계 및 제조 기법들은 본 청구 대상을 불필요하게 모호하게 하는 것을 회피하기 위해 특별히 상세하게 설명되지 않는다. 설명에서 "실시예", "하나의 실시예", "예시적 실시예", "일부 실시예들" 및 "다양한 실시예들"에 대한 참조는, 실시예(들)와 관련하여 설명되는 특정 특징, 구조 또는 특성이 청구 대상의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 추가로, 설명의 다양한 장소들에서 "실시예", "하나의 실시예", "예시적 실시예", "일부 실시예들" 및 "다양한 실시예들"라는 문구들의 출현들은 모두가 반드시 동일한 실시예(들)를 지칭하는 것은 아니다.
[0022] 설명은 상세한 설명의 부분을 형성하는 첨부한 도면들에 대한 참조들을 포함한다. 도면들은 예시적 실시예들에 따른 예시들을 도시한다. "예들"로서 본원에서 또한 지칭될 수 있는 이 실시예들은 당업자들이 본원에서 설명되는 청구 대상의 실시예들을 실시하는 것을 가능하게 하기에 충분히 상세하게 설명된다. 실시예들은 결합될 수 있거나, 다른 실시예들이 활용될 수 있거나, 또는 구조적, 논리적 그리고 전기적 변화들이 청구 대상의 범위 및 사상으로부터 벗어나지 않고 이루어질 수 있다. 본원에서 설명되는 실시예들은 청구 대상의 범위를 제한하도록 의도되는 것이 아니라, 당업자가 청구 대상을 실시, 제조 및/또는 사용하는 것을 가능하게 하도록 의도된다는 것이 이해되어야 한다.
[0023] 본원에서 사용되는 바와 같은 "위에", "위에 놓이는", "아래에", "사이에", 및 "상에"라는 용어들은 다른 층들에 대한 하나의 층의 상대적 포지션을 지칭한다. 이로써, 예를 들어, 다른 층 위에 또는 아래에 배치되거나 또는 증착되는 하나의 층은 다른 층들과 직접 접촉될 수 있거나, 또는 하나 또는 그 초과의 개재 층들을 가질 수 있다. 더욱이, 층들 사이에 배치되거나 또는 증착되는 하나의 층은 그 층들과 직접 접촉될 수 있거나, 또는 하나 또는 그 초과의 개재 층들을 가질 수 있다. 이에 반해, 제 2 층 "상의" 제 1 층은 제 2 층과 접촉한다. 추가적으로, 다른 층들에 대한 하나의 층들의 상대적 포지션은 웨이퍼의 절대적 배향을 고려하지 않고 시작 웨이퍼에 대해 막들을 증착, 수정 및 제거하는 동작들을 가정하여 제공된다.
[0024] NVM 트랜지스터는 실리콘-산화물-질화물-산화물-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon; SONOS) 또는 플로팅 게이트 기술과 관련하여 구현되는 메모리 트랜지스터들 또는 디바이스들을 포함할 수 있다. NV 메모리 엘리먼트들의 스트링(들)을 포함하는 수직형 메모리 디바이스를 제조하기 위한 방법의 실시예가 이제 도 1 및 도 2a 내지 도 13을 참조하여 상세하게 설명될 것이다. 도 1은 3D 또는 수직형 NV 메모리 디바이스를 제조하기 위한 방법 또는 프로세스 흐름의 실시예를 예시하는 흐름도이다. 도 2a-도 13은 도 1의 방법에 따라 메모리 셀들의 제조 동안 수직형 NV 메모리 디바이스의 일부분의 단면도 및 등축도를 예시하는 블록도 및 개략도이다. 도 14는 완성된 메모리 디바이스 또는 어레이의 하나의 실시예의 일부분의 단면도를 예시하는 대표도이다. 하나의 실시예에서, 수직형 NV 메모리 디바이스는 단일 또는 다중 수직형 NAND 메모리 셀 스트링들을 포함할 수 있다.
[0025] 도 1 및 도 2a를 참조하면, 단계(1002)에서, 제조 프로세스는, 기판 또는 웨이퍼(102) 위에서 다중 셀-간 유전체 층들(104) 및 게이트 층들(106)의 교번 층들의 스택(105)을 형성하는 것으로 시작된다. 웨이퍼(102)는 반도체 디바이스 제조에 적합한 임의의 단결정 재료로 구성되는 벌크 웨이퍼일 수 있거나 또는 웨이퍼 상에 형성되는 적합한 재료의 상단 에피택셜 층을 포함할 수 있다. 하나의 실시예에서, 웨이퍼(102)에 대해 적합한 재료들은 실리콘, 게르마늄, 실리콘-게르마늄 또는 그룹 III-V 화합물 반도체 재료를 포함하지만 이것에 제한되는 것은 아니다. 하나의 실시예에서, 스택(105)은 잠재적으로 최대 약 60개의 스텝들까지의 복수의 스텝들을 갖는 계단식 기하학 구조(stair geometry)를 채택하여 형성된다. 하나의 실시예에서, 각각의 스텝은 페어(103)를 형성하기 위해 셀-간 유전체 층(104) 및 게이트 층(106)을 포함한다. 계단식 기하학 구조에 따라, 하나의 실시예에서, 셀-간 유전체 층(104) 및 게이트 층(106) 페어(103)의 표면 면적은 그들이 스택(105) 내에 더 높게 증착됨에 따라 더 작아질 수 있다. 스택(105)의 계단식 기하학 구조는 게이트 층들(106)로의 더 효과적 연결들을 가능하게 할 수 있다. 다른 실시예들에서, 스택(105)은 다른 구성들 및 모든 셀-간 유전체 층(104)를 채택할 수 있고, 게이트 층(106) 쌍들(103)은 거의 동일한 표면 면적을 가질 수 있다. 도 2a에 예시되는 바와 같이, 하부 쌍(103)의 셀-간 유전체 층(104)은 웨이퍼(102) 위에 놓여 직접적으로 그리고 웨이퍼(102)와 접촉하여 증착될 수 있거나, 또는 이 둘 사이에 개재 층들(도시되지 않음)이 존재할 수 있다. 하나의 실시예에서, 개재 층들은 NV 메모리 셀들의 스트링과 웨이퍼(102) 사이에 개재 디바이스들을 제조하는데 사용되는 유전체 층들, 게이트 층들, 반도체 층들이다. 또 다른 실시예에서, 스택(105)의 상부 셀-간 유전체 층(104) 및 게이트 층(106) 쌍(103) 위에 형성되는 추가 층들이 존재할 수 있다. 하나의 실시예에서, 하부 개재 층들 및 상부 추가 층들은 시스템 요건들에 따른 전계-효과 트랜지스터들(FET) 또는 연결 엘리먼트들과 같은, NV 메모리 셀들 외의 반도체 디바이스들을 형성하는데 활용될 수 있다.
[0026] 하나의 실시예에서, 셀-간 유전체 층들(104)은 스퍼터링, 화학 기상 증착(chemical vapor deposition; CVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 원자 층 증착(atomic layer deposition; ALD) 등과 같이 당해 기술 분야에 알려진 임의의 적합한 증착 방법들에 의해 형성될 수 있다. 셀-간 유전체 층들(104)은 실리콘 이산화물(SiO2) 또는 약 20 나노미터(nm) 내지 약 50nm의 두께를 갖는 다른 유전체 재료를 포함할 수 있다. 일부 실시예들에서, 셀-간 층들(104)은 스택(105)에 걸쳐 가변 두께들을 가질 수 있다. 하나의 대안적 실시예에서, 셀-간 유전체 층들(104) 전부 또는 그 일부는 열 산화 프로세스, 인-시추 스팀 생성 프로세스 또는 플라스마 또는 라디컬 산화 기법에 의해 성장될 수 있다.
[0027] 일반적으로, 게이트 층들(106)은 결국 수직형 NV 메모리 디바이스(90) 내의 NV 트랜지스터들의 제어 게이트들이 되거나 또는 이에 전기적으로 커플링될 수 있다. 하나의 실시예에서, 게이트 층들(106)은 워드 라인들에 커플링될 수 있다. 도 2a에 최적으로 도시되는 바와 같이, 게이트 층들(106)은 각각의 셀-간 유전체 층(104)의 상부 표면 위에 형성될 수 있다. 하나의 실시예에서, 폴리실리콘 제어 게이트들이 요구될 때, 게이트 층들(106)은 위에서 논의된 것들과 같은 증착 프로세스에 의해 형성될 수 있으며, 당해 기술 분야에 알려진 적절한 도펀트들 및 농도로 포지티브하게(positively) 또는 네거티브하게(negatively) 도핑(p+ 도핑 또는 n+ 도핑)되는 단일 도핑 폴리실리콘 층을 포함한다. 게이트 층들(106)은 약 30nm 내지 약 60nm의 두께를 가질 수 있다. 일부 실시예들에서, 게이트 층들(106)은 스택(105) 전반에 걸쳐 가변 두께들을 가질 수 있다. 하나의 대안적 실시예에서, 금속 제어 게이트들이 요구될 때, 게이트 층들(106)은 증착 프로세스에 의해 형성되고 약 30nm 내지 약 60nm의 두께를 갖는 실리콘 질화물(Si3N4)의 단일 층으로 구성될 수 있다. 실리콘 질화물로 구성되는 게이트 층들(106)은 그 다음, 단계(1016)에서, 금속 게이트 층들(123)로 대체되거나 또는 변환될 수 있으며, 이는 추후 섹션들에서 논의될 것이다.
[0028] 도 1 및 도 2b를 참조하면, 단계(1004)에서, 웨이퍼(102)에 실질적으로 직교하는 수직 원통형 개구들(108)은 수직형 NV 메모리 디바이스(90)의 NV 트랜지스터 스트링들의 수직형 채널들이 후속적으로 형성될 수 있는 위치들에 형성될 수 있다. 원통형 개구들(108)의 수직 축은 웨이퍼(102)의 상부 표면에 직각(90°) 또는 거의 직각으로 배치될 수 있다는 것이 이해된다. 하나의 실시예에서, 원통형 개구들(108)은 건식 플라즈마 에칭, 습식 에칭 등과 같은 적합한 에칭 프로세스들을 사용하여 스택(105)을 에칭함으로써 형성될 수 있다. 하나의 실시예에서, 원통형 개구들(108)은 웨이퍼(102)의 상부 표면 너머까지 연장되도록 에칭될 수 있다. 광학 방출 강도 및/또는 분광 반사계(spectroscopic reflectometry) 기법은 엔드 포인트를 검출하고 그리고 후속적으로 원통형 개구들(108)의 형성 프로세스를 종료하는데 사용될 수 있다. 원통형 개구들(108)은 스택(105)의 전체에 걸쳐 약 60nm 내지 약 130nm의 대략 균일한 직경(110)을 가질 수 있다. 다른 실시예들에서, 원통형 개구들(108)은 테이퍼링된(tapered) 원통형 형상과 같은 가변 단면 직경을 가질 수 있다. 하나의 실시예에서, 수직형 NV 메모리 디바이스(90)의 단일 스택(105)은 밀리언(million) 원통형 개구들(108) 위에 포함될 수 있다. 수직형 NV 메모리 디바이스(90)의 적절한 동작들 및 절연을 보장하기 위해, 각각의 원통형 개구(108)는 하나의 원통형 개구(108)의 둘레로부터 다른 개구의 둘레까지의 거리인 최소 간격을 유지하도록 분포될 수 있다. 하나의 실시예에서, 최소 간격은 약 20nm 내지 약 130nm으로 유지될 수 있다. 또 다른 실시예에서, 원통형 개구들(108)은 형성될 NV 메모리 셀들이 동일한 세트의 제어 게이트들 및 동일한 세트의 워드-라인들로의 연결들을 공유할 수 있도록 분포될 수 있다.
[0029] 도 3a는 도 2b의 라인 Y-Y'를 따른 측부 단면도이고, 도 3b는 도 3a의 X-X'를 따른 상부 단면도이다. 도 1, 도 3a 및 도 3b를 참조하면, 4개의 교번하는 셀-간 유전체 층들(104) 및 게이트 층들(106)을 갖는, 단일 원통형 개구(108)를 피처링하는 수직형 NV 메모리 디바이스(90)의 일부분이 예시된다. 이것은 수직형 NV 메모리 디바이스(90)가 원통형 개구들(108), 교번하는 셀-간 유전체 층들(104) 및 게이트 층들(106)의 다른 수량 및 결합들을 가질 수 있다는 것으로서 청구 대상을 예시하기 위한 예시적인 실시예라는 것이 이해되어야 한다. 더욱이, 수직형 NV 메모리 디바이스(90)는 자기 자신의 2개의 단부들(위에서 논의된 바와 같은 상부 추가 층들 및 하부 개재 층들)에 형성되는 추가 반도체 디바이스들을 포함할 수 있다. 다중 원통형 개구들(108)을 갖는 수직형 NV 메모리 디바이스(90)는, 각각이 동시에 또는 순차적으로 유사한 프로세스들에서 제조될 수 있는 다중 NV 메모리 셀 스트링들을 포함할 수 있다. 하나의 실시예에서, 수직형 NAND 메모리 디바이스(90)는 직렬로 연결된 NV 메모리 셀들의 스트링을 형성함으로써 원통형 개구(108)에 형성될 수 있다. 각각의 NV 메모리 셀은 2개의 셀-간 유전체 층들(104) 및 하나의 게이트 층(106)을 포함하는 영역(92)에 형성될 수 있다. 하나의 실시예에서, 동일한 스트링의 NV 메모리 셀들은 직렬로 커플링될 수 있으며, 이는 NAND 플래시 메모리 셀 스트링 실시예를 닮는다. 도 3b에 최적으로 예시되는 바와 같이, 원통형 개구(108)는 약 60nm 내지 약 130nm의 직경(110)을 갖는 원형 단면을 가질 수 있다. 다른 실시예들에서, 도 3c에 최적으로 예시되는 바와 같이, 원통형 개구(108')는, 원형 형상의 원통형 개구(108)와 유사하거나 또는 동일한 단면 면적을 갖는 다른 형상들, 이를테면, 정사각형, 직사각형, 다이아몬드형, 타원형 등의 단면을 가질 수 있다. 일부 실시예들에서, 다른 형상들의 원통형 개구들(108')은 또한, 서로로부터 약 20 nm 내지 약 130nm의 최소 간격을 유지할 수 있다.
[0030] 도 4a는 수직형 NV 메모리 디바이스(90)의 일부분의 하나의 실시예의 측부 단면도이고, 도 4b는 도 4a의 X-X'에 따른 상부 단면도이다. 도 1, 도 4a 및 도 4b를 참조하면, 단계(1006)에서, 차단 유전체 층(112)은 원통형 개구(108)에 형성된다. 하나의 실시예에서, 차단 유전체 층(112)은 단일 층 또는 다중 층들을 포함할 수 있고, 원통형 개구(108)의 내부 벽을 코팅하는 SiO2의 또는 다른 유전체 재료들의 층(들)을 포함할 수 있다. 차단 유전체 층(112)은 CVD 및 ALD와 같은 적합한 컨포멀 증착 프로세스에 의해 형성될 수 있고 약 30 Å 내지 약 70 Å의 비교적 균일한 두께를 갖는다. 예를 들어, 차단 산화물 층(112)은 실리콘 이산화물(SiO2) 차단 유전체 층(112)을 제공하도록 맞춰진 유량들로 그리고 비들로 실란 및 디클로로실란(DCS)의 가스 혼합물 및 산소-함유 가스, 이를테면 O2 또는 N2O를 포함하는 프로세스 가스를 사용한 CVD 프로세스에 의해 증착될 수 있다. 또 다른 실시예에서, 차단 유전체 층(112)은 실리콘 이산화물에 대해 대안적으로 또는 추가적으로, 하프늄 산화물과 같은 다른 하이-k(high-k) 유전체 재료들을 포함할 수 있다. 다양한 다른 실시예들에서, 차단 유전체 층(112)은 열 산화 또는 인-시추 스팀 생성 또는 플라즈마, 라디컬 또는 다른 산화 프로세스들에 의해 형성될 수 있다.
[0031] 도 5a는 수직형 NV 메모리 디바이스(90)의 일부분의 하나의 실시예의 측부 단면도이고, 도 5b는 도 5a의 X-X'를 따른 상부 단면도이다. 도 1, 도 5a 및 도 5b를 참조하면, 단계(1008)에서, 전하-트래핑 층(114)은 원통형 개구(108)에 형성된다. 다양한 실시예들에서, 전하-트래핑 층(114)은 단일 층이며, 차단 유전체 층(112) 상에 형성되거나, 그 위에 놓이거나 또는 그와 접촉하는 실리콘 질화물 및/또는 실리콘 산질화물의 층을 포함할 수 있다. 전하-트래핑 층(114)은 CVD 및 ALD와 같은 적합한 컨포멀 증착 프로세스에 의해 형성될 수 있다. 하나의 실시예에서, 전하-트래핑 층(114)은 약 50 Å 내지 약 100 Å의 비교적 균일한 두께를 가질 수 있다. 도 5a에 최적으로 도시되는 바와 같이, 전하-트래핑 층(114)은 연속 층이거나, 또는 원통형 개구(108)의 전체 길이를 코팅한다. 하나의 실시예에서, 전하-트래핑 층(114)은 원통형 개구(108)를 단지 부분적으로 커버할 수 있다. 스택(105) 내에 상이한 스텝들로 형성되는 NV 메모리 셀들은 전하-트래핑 층(114)에 트래핑된 전하 캐리어들이 원통형 개구(108)를 따라 수직으로 층 간에 이동할 수 없기 때문에 서로 간섭하지 않는다. 게이트 층들(106)과 연관된 전기장들은 전하-트래핑 층(114)의 전하 캐리어들을 그들이 트래핑된 게이트 층(106)으로 폐쇄적으로 국한시킨다.
[0032] 또 다른 실시예에서, 전하 트래핑 층(114)은 (차단 유전체 층(112) 상에 형성되거나, 또는 그 위에 놓이거나, 또는 그와 접촉하는) 제 1 전하-트래핑 층 및 (제 1 전하-트래핑 층 상에 형성되거나, 또는 그 위에 놓이거나, 또는 그와 접촉하는) 제 2 전하-트래핑 층을 적어도 포함하는 다중 층들을 가질 수 있다. 제 1 전하-트래핑 층은 제 2 전하-트래핑 층에 대해 산소-빈약형일 수 있으며, 다중-층 전하-트래핑 층(114)에 분포되는 전하 트랩들 대부분을 포함할 수 있다. 하나의 실시예에서, 제 1 전하-트래핑 층은 제 2 전하-트래핑 층의 것과 상이한 산소, 질소 및/또는 실리콘의 화학량론적 조성물을 갖는 실리콘 질화물 및 실리콘 산질화물 층을 포함할 수 있다. 제 1 전하-트래핑 층은 실리콘-풍부형, 산소-빈약형 상부 질화물 층을 제공하도록 맞춰진 유량으로 그리고 비들로 DCS/NH3 및 N2O/NH3 가스 혼합물을 포함하는 프로세스 가스를 사용하는 CVD 프로세스에 의해 형성되거나 또는 증착될 수 있는 실리콘 산질화물 층을 포함할 수 있다. 다양한 다른 실시예들에서, 모노-실란 SiH4(MS), 디-실란 Si2H6(DS), 테트라-클로로-실란 SiCl4(TCS) 및 헥사-클로로-디-실란 Si2Cl6(HCD)은 CVD 프로세스에서 실리콘의 소스로 사용될 수 있다. 다중-층 전하-트래핑 층(114')의 제 2 전하-트래핑 층은 실리콘 질화물(Si3N4), 실리콘-풍부 실리콘 질화물 또는 실리콘 산질화물(SiOxNy) 층을 포함할 수 있다. 예를 들어, 제 2 전하-트래핑 층은 실리콘-풍부 및 산소-풍부 산질화물 층을 제공하도록 맞춰진 유량들로 및 비들로 디클로로실란(DCS)/암모니아(NH3) 및 질소 산화물(N2O)/NH3 가스 혼합물을 사용하는 CVD 프로세스에 의해 형성되는 실리콘 산질화물 층을 포함할 수 있다. 하나의 대안적 실시예에서, 제 1 및 제 2 전하-트래핑 층들의 산소, 질소 및/또는 실리콘의 화학량론적 조성물은 서로 동일하거나 또는 근사할 수 있다.
[0033] 또 다른 실시예에서, 다중-층 전하 트래핑 층(114') NON 구조/스택을 형성하도록 제 1 및 제 2 전하-트래핑 층들 사이에 형성되는 유전체 및/또는 산화물 층(도시되지 않음)이 존재할 수 있다. 일부 실시예에서, 다중-층 전하-트래핑 층(114')은 제 1 및 제 2 전하-트래핑 층들을 분리하는 얇은 중간 산화물 층(도시되지 않음)을 더 포함하는 분열되는 전하-트래핑 층이다. 중간 산화물 층은, 제 2 전하-트래핑 층으로의 터널링으로부터의 프로그래밍 동안 제 1 전하-트래핑 층의 경계들에 누적되는 전자 전하의 가능성을 실질적으로 감소시킬 수 있어서, 종래의 메모리 디바이스들에 대한 것보다 더 낮은 누설 전류를 초래한다. 하나의 실시예에서, 중간 산화물 층은 CVD 및 ALD와 같은 열 또는 라디컬 산화 또는 증착 프로세스들을 사용하여 선택되는 깊이까지 산화시킴으로써 형성된다.
[0034] 본원에서 사용되는 바와 같이, "산소-풍부" 및 "실리콘-풍부"라는 용어들은 (Si3N4)의 조성물을 갖고 대략적으로 633nm에서 2.0의 굴절률(RI)을 갖는 당해 기술 분야에 흔히 이용되는 화학량론적 실리콘 질화물 또는 "질화물"에 관련된다. 따라서, "산소-풍부" 실리콘 산질화물은 화학량론적 실리콘 질화물로부터 더 높은 무게 백분율의 실리콘 및 산소(즉, 질소의 감소)로의 시프트에 대응한다. 따라서, 산소 풍부 실리콘 산질화물 막은 실리콘 이산화물에 더 가깝고, RI는 순수 실리콘 이산화물의 1.45 RI로 감소된다. 유사하게, "실리콘-풍부"로서 본원에서 설명되는 막들은 화학량론적 실리콘 질화물로부터 "산소-풍부" 막보다 적은 산소를 갖는 더 높은 무게 백분율의 실리콘으로의 시프트에 대응한다. 따라서, 실리콘-풍부 실리콘 산질화물 막은 실리콘에 더 가깝고, RI는 순수 실리콘의 3.5 RI로 증가된다.
[0035] 도 6a는 수직형 NV 메모리 디바이스(90)의 일부분의 하나의 실시예의 측부 단면도이고, 도 6b는 도 6a의 X-X'를 따른 상부 단면도이다. 도 1 및 도 6a 및 도 6b를 참조하면, 단계(1010)에서, 터널 유전체 층(116)은 원통형 개구(108) 내에 형성된다. 하나의 실시예에서, 터널 유전체 층(116)은 원통형 개구(108) 내의 전하-트래핑 층(114) 상에 형성되거나, 또는 그 위에 놓이거나, 또는 그와 접촉할 수 있다. 예를 들어, 유전체 재료의 층은 CVD 또는 ALD 프로세스에 의해 증착될 수 있다. 다양한 실시예들에서, 유전체 재료의 층은, 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 실리케이트, 지르코늄 실리케이트, 하프늄 산질화물, 하프늄 지르코늄 산화물 및 란탄 산화물을 포함할 수 있지만, 이들에 제한되는 것은 아니다. 일반적으로 터널 유전체 층(116)은 약 20 Å 내지 약 50 Å의 비교적 균일한 두께, 또는 적용된 게이트가 바이어싱되지 않았을 경우 누설에 대한 적합한 배리어를 유지하면서, 적용된 제어 게이트 바이어스 하에서 전하 캐리어들이 전하-트래핑 층(114)으로 터널링하는 것을 허용하기에 적합한 다른 두께를 갖는다. 특정 실시예들에서, 터널 유전체 층(116)은 실리콘 이산화물, 실리콘 산질화물 또는 이들의 결합이며, 플라즈마 또는 라디컬 산화를 사용하여 열 산화 프로세스에 의해 성장될 수 있다. 또 다른 실시예에서, 터널 유전체 층(116)은 실리콘 이산화물 또는 실리콘 산질화물과 같은(그러나, 이에 제한되는 것은 아님) 제 1 재료 층, 및 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 실리케이트, 지르코늄 실리케이트, 하프늄 산질화물, 하프늄 지르코늄 산화물 및 란탄 산화물을 포함(그러나, 이들에 제한되는 것은 아님)할 수 있는 제 2 재료 층을 포함하는 이중-층 유전체 영역일 수 있다.
[0036] 하나의 실시예에서, 차단 유전체 층(112), 전하-트래핑 층(114) 및 터널 유전체 층(116)은 총칭하여 전하-트래핑 유전체 또는 다중-층 유전체(107)로 지칭될 수 있다.
[0037] 도 7a는 수직형 NV 메모리 디바이스(90)의 일부분의 하나의 실시예의 측부 단면도이고, 도 7b는 도 7a의 X-X'를 따른 상부 단면도이다. 도 1, 도 7a 및 도 7b를 참조하면, 단계(1012)에서, 채널 층(118)은 원통형 개구(108)에 형성된다. 도 7a에 예시되는 바와 같이, 수직형 NV 메모리 디바이스(90)의 채널 층(108)은 기판(102)의 상부 표면에 수직이며, 실질적으로 직교하는데, 이는 2D 기하학 구조에서 채널들의 반대 배향을 갖는다. 하나의 실시예에서, 채널 층(118)은 원통형 개구(108) 내의 터널 유전체 층(116) 상에 형성되거나, 그 위에 놓이거나 또는 이와 접촉할 수 있다. 채널 층(118)은 임의의 적합한 반도체 재료들, 이를테면, 실리콘, 게르마늄, 실리콘 게르마늄, 또는 (III-V, II-VI, 또는 전도성 산화물 또는 반도체 산화물 등과 같은) 다른 화합 반도체 재료들을 포함할 수 있다. 반도체 재료는 비결정(amorphous), 다결정(polycrystalline) 또는 단결정일 수 있다. 채널 층(118)은 저압 화학 기상 증착(LPCVD), CVD 및 ALD와 같은 임의의 적합한 증착 프로세스에 의해 형성될 수 있다. 특정 실시예들에서, 반도체 채널 재료는 초기에 증착되는 비결정 반도체 재료를 재결정화함으로써 형성되는 재결정화되는 다결정 반도체 재료일 수 있다. 하나의 실시예에서, 채널 층(118)은 약 50 Å 내지 약 150 Å의 비교적 균일한 두께를 가질 수 있다. 또 다른 실시예에서, 전하-트래핑 층(116) 위에 놓이는 층을 형성하는 대신에, 원통형 개구(108)의 나머지 빈 공간이 위에서 언급된 바와 같이 반도체 채널 재료로 완전히 충전된다. 일부 실시예들에서, 채널 층(118)은 위에서 논의된 바와 같은 도핑되지 않은 또는 전기적으로 중성인 반도체 채널 재료를 포함할 수 있다. 디바이스 성능 요건들에 따라, 또 다른 실시예에서, 반도체 채널 재료는 보론(boron)과 같은 포지티브-타입의 도펀트들로 가볍게 도핑될 수 있다. 하나의 실시예에서, 채널 층(118)은 인-시투(in-situ) 보론-도핑 CVD 기법에 의해 형성된다. 증착 프로세스 동안, SiH4에서의 BCl3 또는 B2H6과 같은 보론 소스의 대략 1% 내지 0.01%가 도입되고, 프로세스가 대략 530 ℃의 온도에서 수행된다. 하나의 실시예에서, 채널 층(118)에서의 도펀트의 농도는 약 1e17 cm-3 내지 약 1e20 cm-3일 수 있다.
[0038] 도 8a는 수직형 NV 메모리 디바이스(90)의 일부분의 하나의 실시예의 측부 단면도이고, 도 8b는 도 8a의 X-X'를 따른 상부 단면도이다. 도 1, 도 8a 및 도 8b를 참조하면, 단계(1014)에서, 유전체 필러(120)는 채널 층(118)이 형성된 이후 원통형 개구(108)에서 빈 공간을 충전하기 위해 원통형 개구(108)에 형성된다. 하나의 실시예에서, 유전체 필러(120)는 실리콘 이산화물, 실리콘 질화물 및 실리콘 산질화물과 같은 유전체 재료들을 포함하며, CVD 또는 ALD와 같은 증착 방법들, 또는 플라즈마 또는 라디컬 산화 기법 또는 열 RTO와 같은 산화 방법들에 의해 형성된다.
[0039] 도 9a는 수직형 NV 메모리 디바이스(90)의 일부분의 하나의 실시예의 측부 단면도이고, 도 9b는 도 8a의 X-X'를 따른 상부 단면도이다. 도 1, 도 9a 및 도 9b를 참조하면, 단계(1016)에서, 금속 게이트 층(123)은 스택(105)에서의 셀-간 유전체 층들(104) 사이에 배치되는 게이트 층들(106)을 대체하기 위해 형성된다. 하나의 실시예에서, 실리콘 질화물을 포함하는 게이트 층들(106)은 습식 에칭 프로세스를 사용하여 먼저 제거된다. 수직형 NV 메모리 디바이스(90)는 약 50분(mins) 내지 약 120 mins 동안 약 150 ℃ 내지 약 170 ℃의 온도 범위 내에서 인산(H3PO4)과 같은 습식 에칭 화학물(chemical)에 디핑된다(dipped). 하나의 실시예에서, 포토레지스트 층들 또는 하드 마크들(도시되지 않음)은 에천트(etchant)들로부터 다른 층들을 보호하기 위해 형성될 수 있다. 일단 게이트 층들(106)이 제거되면, 제거된 게이트 층들(106)은 그 다음, 금속 게이트 층들(123)의 층들로 대체되고, 여기서, 각각의 금속 게이트 층(123)은 게이트 코팅 층(124) 및 게이트 필러 층(122)을 포함한다. 하나의 실시예에서, 프로세서는 금속유기 CVD(metalorganic; MOCVD) 또는 ALD와 같은 적합한 증착 프로세스를 사용하여 타이타늄 질화물(TiN)의 게이트 코팅 층(124)을 형성함으로써 시작될 수 있다. 프로세스가 완료되면, 증착된 층은 2개의 이웃하는 셀-간 유전체 층들(104) 및 차단 유전체 층(112)에 의해 정의되는 공간을 코팅 또는 라이닝(line)하는 게이트 코팅 층(124)이 된다. 다양한 실시예들에서, 공간의 코팅은 전적이거나 또는 부분적일 수 있다. 후속적으로, 나머지 공간은 금속 CVD 프로세스를 사용하여, 텅스텐(W)과 같은 전도성 재료의 층으로 충전된다. 하나의 실시예에서, 게이트 코팅 층(124)과 같은 TiN 코팅은 표면 속성들을 개선한다. 금속 게이트 층(123)을 형성하기 위한 TiN 및 W의 결합은 본 실시예의 결합들 중 하나이다. 상이한 전도성 재료들을 사용하여 금속 게이트 층들(123)을 형성하기 위한 다른 결합들은 금속 질화물, 금속 탄화물, 금속 규화물, 하프늄, 지르코늄, 타이타늄, 탄탈럼, 알루미늄, 루테늄, 팔라듐, 플래티넘, 코발트 및 니켈을 포함하며(이들에 제한되는 것은 아님), 이들은 당해 기술 분야에 알려져 있으며 채택될 수 있다. 하나의 대안적 실시예에서, 금속 게이트 층들(123)을 형성하는 대신에, 폴리실리콘 게이트 층들(123')은 CVD 및 ALD와 같은 증착 프로세스에 의해 형성된다. 하나의 실시예에서, 당해 기술 분야에 알려진 적절한 도펀드들이 운용 농도(operational concentration)로 도핑되는 폴리실리콘이 증착될 수 있다.
[0040] 도 9a에 도시되는 바와 같은 몇몇 실시예에서, 금속 게이트 층들(123) 또는 폴리실리콘 층들(123')이 형성된 이후, 수직형 NV 메모리 디바이스(90)는 1차적으로 완료된다. 하나의 실시예에서, 완료된 수직형 NV 메모리 디바이스(90)는 직렬로 연결되는 NV 메모리 셀들(94)의 스트링을 포함하며, 여기서, 금속 게이트 층들(123) 또는 폴리실리콘 층들(123')은 개별 NV 메모리 셀들(94)의 소스/드레인 영역들에 대한 셀-간 유전체 층들(104)에 인접한 채널 층(118)의 제어 게이트들 및 부분들에 대응한다. 언급된 바와 같이, 스택(105)에서의 하부 개재 층들 및 상부 추가 층들에 형성되는 전계-효과 트랜지스터들(FET) 또는 연결 엘리먼트들과 같은, NV 메모리 셀들(94) 외의 반도체 디바이스들이 존재할 수 있다. 하나의 실시예에서, 채널 층(118)은 수직형 NV 메모리 디바이스(90)의 하나의 원통형 개구(108) 내의 모든 NV 메모리 셀들(94)에 대한 공유 채널을 표현한다.
[0041] 다음으로, 도 1 및 도 10-13을 참조하면, 동일한 간격을 유지하면서 메모리 비트 밀도를 증가시키기 위해 수직형 NV 메모리 디바이스(90)를 분할하기 위한 프로세스들이 논의될 것이다. 도 10은 수직형 NV 메모리 어레이(200)의 일부분을 도시하는 수평 단면도이다. 도 10에 예시되는 바와 같이, 4개의 수직형 NV 메모리 셀 스트링들(100)은 스택(105)의 상부 표면에 분포되고, 각각의 수직형 NV 메모리 셀 스트링(100)은 도 9a 및 도 9b에 도시되는 바와 같은 수직형 NV 메모리 디바이스(90)를 닮는다. 하나의 실시예에서, 수직형 NV 메모리 셀 스트링들(100)이 분할되기 전에, 이들 각각은 직렬로 연결된, 도 9a에 도시되는 바와 같은 복수의 NV 메모리 셀들(94)을 포함한다. 동일한 층 상의 각각의 NV 메모리 셀(94)은 게이트 코팅 층(124) 및 게이트 필러 층(122)을 포함하는 동일한 금속 게이트 층(123)을 공유한다. 하나의 실시예에서, 금속 게이트 층(123)은 공통 워드 라인으로서 기능하거나 또는 동일한 수직 층의 NV 메모리 셀들(94)에 대한 공통 워드 라인에 커플링된다.
[0042] 도 10에 예시되는 바와 같이, 수직형 딥 트렌치들(126)은 단일 수직형 NV 메모리 셀 스트링(100)을 100a 및 100b과 같은 2개의 하프(half) 수직형 NV 메모리 셀 스트링들로 물리적으로 분리하기 위해 생성된다. 하나의 실시예에서, 수직형 딥 트랜치들(126)은 실질적으로 스택(105)의 상부 표면으로부터 웨이퍼(102)로 연장될 수 있다. 또 다른 실시예에서, 수직형 딥 트렌치들(126)은 단지, 원통형 개구(108)의 길이에 따라 부분적으로 연장될 수 있다. 다양한 실시예들에서, 수직형 딥 트렌치들(126)은 또한, 스택(105)의 하부 개재 층들 및 상부 추가 층들에 형성되는 전계-효과 트랜지스터들(FET) 또는 연결 엘리먼트들과 같은, NV 메모리 셀들 외의 반도체 디바이스들을 분할할 수 있다. 대안적으로, 스택(105)에서의 하부 개구 층들 및 상부 추가 층들에 형성되는 전계-효과 트랜지스터들(FET) 또는 연결 엘리먼트들과 같은, NV 메모리 셀들(94) 외의 반도체 디바이스들 중 적어도 일부는 무손상 상태(intact)를 유지할 수 있으며, 수직형 딥 트렌치들(126)에 의해 분할되지 않는다.
[0043] 결과적으로, 예를 들어, 원형 단면을 갖는 수직형 NV 메모리 셀 스트링(100)은 반원형 단면을 갖는 2개의 하프 수직형 NV 메모리 셀 스트링들(100a 및 100b)로 분할될 수 있다. 하나의 실시예에서, 2개의 하프 수직형 NV 메모리 셀 스트링들(100a 및 100b)은 유사하거나 또는 동일한 단면 면적을 갖는다. 하나의 실시예에서, 하프 수직형 NV 메모리 셀 스트링들(100a 및 100b)은 서로로부터 전기적으로 절연될 수 있으며, 메모리 셀 스트링으로서 개별적으로 동작할 수 있어서, 사실상 수직형 NV 메모리 셀 스트링(100)의 메모리 비트 밀도의 2배이다. 도 10에 예시되는 바와 같이, 수직형 딥 트렌치들(126)은 수직형 NV 메모리 셀 스트링들(100)의 경계들 너머까지 연장될 수 있다. 다른 실시예들에서, 수직형 딥 트렌치들(126)은 도 3c에 최적으로 도시되는 바와 같은 타원형, 다이아몬드형, 직사각형 및 정사각형과 같은 다른 단면 형상들을 갖는 NV 메모리 셀 스트링들(100)을 분할하기 위해 생성될 수 있다. 하나의 실시예에서, 시스템 요건들에 따라, 수직형 딥 트렌치들(126)은, 다중 하프 수직형 NV 메모리 셀 스트링들(100a-h)이 동일한 금속 게이트 층(123) 및 이에 따른 동일한 세트의 워드 라인들을 공유할 수 있는 스택(105)에서의 패턴으로 생성될 수 있다. 예를 들어, 하프 수직형 NV 메모리 셀 스트링들(100b 및 100c)은, 또한 금속 게이트 층(123)의 일부일 수 있는 동일한 워드 라인 WL 2를 공유한다.
[0044] 하나의 실시예에서, 약 5 nm 내지 약 25 nm의 비교적 균일한 두께를 갖는 수직형 딥 트렌치(126)는 단계(1018)에서, 플라즈마 건식 에칭 프로세스를 사용하여 형성된다. 수직형 플라즈마 건식 에칭 프로세스는 약 5 밀리토르(mT) 내지 약 150 mT의 압력들에서 유도 결합형 또는 용량 결합형 플라즈마 소스(ICP 또는 CCP 각각) 중 어느 하나를 갖는 반응성 이온 에처(etcher)에서 수행될 수 있다. ICP 소스 또는 CCP 소스의 소스 전력은 약 600 와트 내지 약 2500 와트로 교정된다. 기판 바이어스는 약 100 V 내지 약 1000 V로 세팅되고, 기판 온도는 약 15 ℃ 내지 약 75 ℃로 세팅된다. 하나의 실시예에서, 반응성 이온 에처 내의 가스 화학(gas chemistry)은, 유전체 필러(120)(예를 들어, SiO2), 채널 층(118)(예를 들어, Si), 터널 유전체 층(116)(예를 들어, SiO2, Si3N4), 전하-트래핑 층(114)(예를 들어, Si3N4, SiO2), 차단 유전체 층(112)(예를 들어, SiO2, Si3N4) 및 게이트 층(123)(예를 들어, W, TiN, 또는 Poly-Si)을 포함한, 에칭될 모든 재료들에 대해 거의 동일한 에칭 레이트들을 제공하도록 튜닝될 수 있다. 전형적인 가스 혼합물은 에칭 및 프로파일의 선택성을 조정하기 위해 NF3, CF4, Cl2, CHF3, CH2F2, SiCl4와 같은 불소-함유 또는 염소-함유 에천트들 중 적어도 하나를 포함할 수 있다. O2 또는 CO와 같은 첨가물은, 스퍼터링 및/또는 희석을 목적으로, 폴리머 형성뿐만 아니라 아르곤, 또는 (크세논 또는 헬륨과 같은) 대안적 불활성 가스들을 제어하기 위해 에칭 프로세스 동안 도입될 수 있다. 하나의 실시예에서, 광학 방출 강도 및/또는 분광 반사계(spectroscopic reflectometry) 기법은 건식 플라즈마 에칭 프로세스의 엔드 포인트를 검출하고 그리고 후속적으로 이를 종료하는데 사용될 수 있다.
[0045] 도 1 및 도 11a(2개의 하프 수직형 NV 메모리 셀 스트링들(100a 및 100b)을 도시하는 수평 단면도)를 참조하면, 수직형 딥 트렌치(126)가 형성된 이후, 하프 수직형 NV 메모리 셀 스트링들(100a 및 100b)은 서로로부터 전기적으로 절연된다. 절연은 격리 유전체 층 또는 필라(128)의 형성에 의해 추가로 시멘트화된다(cemented). 하나의 실시예에서, 격리 유전체 층(128)은, 단계(1020)에서, 수직형 딥 트렌치(126)를 충전하기 위해, 실리콘 이산화물 또는 실리콘 질화물과 같은 유전체 재료를 증착시킴으로써 형성된다. 격리 유전체 층(128)은 적합한 CVD 또는 ALD 프로세스에 의해 형성될 수 있다. 도 11b는 2개의 하프 수직형 NV 메모리 셀 스트링들(100a 및 100b)의 개략도를 예시한다. 도 11b에 도시되는 바와 같이, 하프 수직형 NV 메모리 셀 스트링들(100a 및 100b)은 이들 각각이 자기 자신들의 채널 층(118)을 가지므로 채널 층(118)을 공유하지 않으며, 격리 유전체 층(128)에 의해 서로로부터 완전하게 격리된다. 따라서, 하프 수직형 NV 메모리 셀 스트링들(100a 및 100b)은 메모리 디바이스로서 개별적으로 동작될 수 있어서, 사실상 분할 프로세스 전에 수직형 NV 메모리 셀 스트링(100)의 메모리 비트들의 2배이다. 하나의 실시예에서, 하프 수직형 NV 메모리 셀 스트링들(100a 및 100b)은 상이한 비트 라인들(BL1 및 BL2) 및 2개의 별개의 세트들의 워드 라인들(WL 1-4, WL 11-14), 및 제어 신호들(CS1, CS2)에 연결될 수 있다. 대안적으로, 하프 수직형 NV 메모리 셀 스트링들(100a 및 100b)은 동일한 세트의 워드 라인들, 제어 신호들 및/또는 다른 연결, 반도체 엘리먼트들에 연결될 수 있다.
[0046] 도 12a는 복원 채널 층(118")을 포함하는 2개의 하프 수직형 NV 메모리 셀 스트링들(300a 및 300b)을 도시하는 수평 단면도를 예시한다. 수직형 딥 트렌치(126)가 형성된 이후, 하프 수직형 NV 메모리 셀 스트링들(300a 및 300b)은 서로로부터 격리된다. 하나의 실시예에서, 선택적으로, 2개의 분할된 채널 층들(118')은 단계(1022)에서, 선택적 실리콘 성장 프로세스에 의해 재연결될 수 있다. 선택적 실리콘 성장 프로세스는, 하프 수직형 NV 메모리 셀 스트링들(300a 및 300b)이 공통 복원 채널 층(118")을 공유하도록, 스택(105) 전반에 걸쳐 (도핑되지 않은 또는 약간 포지티브하게 도핑되는) 실리콘을 이용하여 채널 연결 층들 또는 필라들(302)을 선택적으로 성장시킴으로써 채널 층(118")을 복원한다. 후속적으로, 격리 유전체 층 또는 필라(128)는 수직형 딥 트렌치(126)의 나머지를 충전시키기 위해 실리콘 이산화물 또는 실리콘 질화물과 같은 유전체 재료를 증착시킴으로써 형성된다. 도 12b는 하프 수직형 NV 메모리 셀 스트링들(300a 및 300b)을 도시하는 개략도를 예시한다. 도 12b에 최적으로 도시되는 바와 같이, 하프 수직형 NV 메모리 셀 스트링들(300a 및 300b)은 동일한 비트 라인(BL)에 커플링되는 공통 소스/드레인 경로(복원 채널 층(118"))를 가질 수 있지만, 자기 자신들의 전하 트래핑 유전체 및 금속 게이트 층들(123)을 가지지는 않는다. 하나의 실시예에서, 하프 수직형 NV 메모리 셀 스트링들(300a 및 300b)은 별개의 제어 신호(CS1, CS2) 및 제어 게이트 연결(WL11-14, WL 1-4)에 의해 제어될 수 있다.
[0047] 도 13은 하나의 수직형 NV 메모리 셀 스트링(150)으로부터 분할되는 4개의 쿼드런트(quadrant) 수직형 NV 메모리 셀 스트링들(150a-d)을 도시하는 수평 단면도를 예시한다. 하나의 실시예에서, 하나의 수직형 격리 유전체 층(128)을 갖는 대신에, 수직형 격리 유전체 층(128)에 실직적으로 직교하는 추가 수직형 격리 유전체 층(128')은 수직형 NV 메모리 셀 스트링(150)을 4개의 쿼드런트 수직형 NV 메모리 셀 스트링들(150a-d)로 분할하도록 형성된다. 하나의 실시예에서, 추가 수직형 격리 유전체 층(128')은 동시에 또는 순차적으로, 수직형 격리 유전체 층(128)과 유사한 프로세스에서 형성된다. 일부 실시예들에서, 시스템 요건들에 따라, 쿼드런트 수직형 NV 메모리 셀 스트링들(150a-d)은 워드 라인들 및 제어 신호들로의 제어 게이트 연결들을 공유할 수 있거나 또는 공유하지 않을 수 있다. 다른 실시예들에서, 쿼드런트 수직형 NV 메모리 셀 스트링들(150a-d)은 단계(1022)에서, 전술된 선택적 실리콘 성장 기법에 의해 형성될 수 있는 공통 채널 층들(118)을 공유할 수 있거나 또는 공유하지 않을 수 있다.
[0048] 도 14는 도 1 및 도 2a-13의 방법에 따라 제조되는 수직형 NV 메모리 어레이(200)의 일부분의 단면도를 예시하는 블록도이다. 예시되는 바와 같이, 도시되는 5개의 하프 수직형 NV 메모리 셀 스트링들이 전체 어레이(200)의 메모리 비트들을 증가시키도록 개별적으로 동작될 수 있지만, 이들은 동일한 세트의 제어 게이트들 및/또는 워드 라인들을 공유할 수 있다. 하나의 실시예에서, 수직형 NV 메모리 어레이(200)는 도 14에 예시되는 바와 같은 다수의 부분들을 포함할 수 있고, 여기서, 각각의 부분은 동일한 세트의 워드 라인들을 공유할 수 있다.
[0049] 따라서, 분할되는 수직형/3D NV 메모리 디바이스들/스트링들/장치 및 그 제조 방법들의 실시예들이 설명되었다. 본 개시 내용이 특정한 예시적 실시예들을 참조하여 설명되었지만, 다양한 수정들 및 변화들은 본 개시 내용의 더 넓은 사상 및 범위로부터 벗어나지 않고 이 실시예들에 대해 이루어질 수 있다는 것이 자명할 것이다. 따라서, 명세서 및 도면들은, 제한적 의미라기 보다는 예시적인 것으로 간주될 것이다.
[0050] 본 개시 내용의 요약서는 독자가 기술적 개시 내용의 하나 또는 그 초과의 실시예들의 특성을 신속하게 확인하게 하는 요약을 요구하는 37 C.F.R.§1.72(b)를 준수하기 위해 제공된다. 요약서는 그 요약이 청구항들의 범위 또는 의미를 해석하거나 또는 제한하는데 사용되지 않을 것이라는 합의로 제출된다. 또한, 위의 상세한 설명에서, 다양한 특징들이 본 개시 내용의 간소화를 목적으로 단일 실시예에서 함께 그룹화된 것을 알 수 있다. 본 개시 내용의 방법은 청구되는 실시예들이 각각의 청구항에서 명백하게 인용되는 것보다 많은 특징들을 요구하는 의도를 반영하는 것으로 해석되지 않을 것이다. 오히려, 다음의 청구항들이 반영하는 바와 같이, 본 발명의 청구 대상은 단일의 개시되는 실시예의 모든 특징들보다 적게 있다. 따라서, 다음의 청구항들은 그에 의해 상세한 설명에 포함되며, 각각의 청구항은 별도의 실시예로서 독립적이다.
[0051] 하나의 실시예 또는 실시예에 대한 설명의 참조는 실시예와 관련하여 설명되는 특정한 특징, 구조 또는 특성이 회로 또는 방법의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 명세서 내의 다양한 장소들에서 하나의 실시예라는 문구의 출현들은 모두가 반드시 동일한 실시예를 지칭하는 것은 아니다.
[0052] 위의 명세서에서, 청구 대상은 본 명세서의 특정한 예시적 실시예들을 참조하여 설명되었다. 그러나, 다양한 수정들 및 변화들은 첨부되는 청구항들에서 기술되는 바와 같은 청구 대상의 더 넓은 사상 및 범위로부터 벗어나지 않고 그것에 대해 이루어질 수 있다는 것이 자명할 것이다. 따라서, 명세서 및 도면들은, 제한적 의미라기 보다는 예시적인 것으로 간주될 것이다.

Claims (20)

  1. 방법으로서,
    기판 위의 제 1 층 및 제 2 층의 교번 층들의 스택에 배치되는 개구 내에 수직형 메모리 셀 스트링을 형성하는 단계 ― 다중-층 유전체는 상기 개구의 내부 벽 위에 놓여 형성되고, 채널 층은 상기 다중-층 유전체 위에 놓여 형성됨 ― ;
    상기 기판에 실질적으로 직교하는 제 1 수직형 트렌치를 형성하고, 상기 수직형 메모리 셀 스트링을 제 1 메모리 셀 스트링 및 제 2 메모리 셀 스트링으로 분할하는 단계 ― 상기 제 1 메모리 셀 스트링 및 상기 제 2 메모리 셀 스트링의 상기 다중-층 유전체 및 채널 층의 적어도 일부분은 분리됨 ― ; 및
    상기 제 1 수직형 트렌치에 제 1 격리 유전체 층을 형성하는 단계를 포함하는,
    방법.
  2. 제 1 항에 있어서,
    상기 제 1 수직형 트렌치를 형성하는 단계는 상기 제 1 수직형 트렌치를 생성하기 위해 플라즈마 에칭 프로세스를 수행하는 단계를 포함하고,
    상기 플라즈마 에칭 프로세스는 실질적으로 동일한 레이트에서 상기 다중-층 유전체, 상기 채널 층, 상기 제 1 층 및 상기 제 2 층을 에칭하도록 구성되는,
    방법.
  3. 제 2 항에 있어서,
    상기 플라즈마 에칭 프로세스는 불소-함유 또는 염소-함유 에천트(etchant)들 중 적어도 하나를 사용하여 유도 결합형 플라즈마 소스(ICP) 또는 용량 결합형 플라즈마 소스(CCP)를 포함하는 반응성 이온 에처(etcher)에서 수행되는,
    방법.
  4. 제 2 항에 있어서,
    상기 제 1 수직형 트렌치는 상기 스택의 상부 표면으로부터 상기 기판의 적어도 상부 표면으로 연장되도록 에칭되고,
    상기 플라즈마 에칭 프로세스의 종료는 광학 방출 강도 기법 또는 분광 반사계(spectroscopic reflectometry) 기법 중 적어도 하나에 의해 결정되는,
    방법.
  5. 제 1 항에 있어서,
    상기 제 1 수직형 트렌치는 상기 제 1 메모리 셀 스트링 및 상기 제 2 메모리 셀 스트링을 형성하기 위해 상기 수직형 메모리 셀 스트링을 부분적으로 분할하도록 형성되는,
    방법.
  6. 제 1 항에 있어서,
    상기 제 1 격리 유전체 층을 형성하는 단계는 실리콘 이산화물 또는 실리콘 질화물 중 적어도 하나를 포함하는 유전체 재료로 상기 제 1 수직형 트렌치를 충전하기 위해 화학 기상 증착(CVD) 또는 원자 층 증착(ALD)을 수행하는 단계를 포함하고,
    상기 제 1 격리 유전체 층은 상기 제 1 격리 유전체 층은 상기 제 1 메모리 셀 스트링 및 상기 제 2 메모리 셀 스트링을 전기적으로 격리하도록 형성되는,
    방법.
  7. 제 1 항에 있어서,
    상기 개구는 원형 단면 형상 및 60 nm 내지 130 nm의 대략적 범위 내의 직경을 포함하고,
    상기 제 1 NV 메모리 셀 스트링 및 상기 제 2 NV 메모리 셀 스트링 각각은 반원형 단면 형상 및 실질적으로 동일한 단면 면적을 포함하는,
    방법.
  8. 제 1 항에 있어서,
    상기 개구는 타원형, 정사각형, 다이아몬드형 및 직사각형의 그룹으로부터 선택되는 단면 형상을 포함하는,
    방법.
  9. 제 1 항에 있어서,
    상기 제 1 격리 유전체 층은 5 nm 내지 25 nm의 대략적 범위 내의 두께를 포함하는,
    방법.
  10. 제 1 항에 있어서,
    화학 기상 증착(CVD) 프로세스 또는 원자 층 증착(ALD) 프로세스를 활용하여 상기 기판 위에 놓이는 상기 제 1 층을 형성하는 단계 ― 상기 제 1 층은 실리콘 산화물을 포함함 ― ;
    상기 CVD 프로세스 또는 ALD 프로세스를 활용하여 상기 제 1 층 위에 놓이는 상기 제 2 층을 형성하는 단계 ― 상기 제 2 층은 도핑되는 폴리실리콘, 또는 텅스텐 및 타이타늄 질화물의 복합 층을 포함함 ― ; 및
    상기 제 1 층을 형성하는 것과, 상기 스택이 완료될 때까지 대안적으로 상기 제 2 층을 형성하는 것을 반복하는 단계를 더 포함하고,
    상기 스택은 계단식 구성에 따라 형성되는,
    방법.
  11. 제 1 항에 있어서,
    상기 제 1 수직형 트렌치에서 적어도 하나의 채널 연결 필라를 형성하는 것을 포함하여 상기 채널 층을 복원하는 단계를 더 포함하고,
    상기 적어도 하나의 채널 연결 필라는 상기 제 1 메모리 셀 스트링 및 상기 제 2 메모리 셀 스트링의 채널 층들을 전기적으로 그리고 물리적으로 연결시키는,
    방법.
  12. 제 1 항에 있어서,
    상기 제 2 층들은 실리콘 질화물을 포함하고,
    상기 방법은,
    습식 에칭 프로세스를 활용하여 상기 스택으로부터 상기 제 2 층들을 제거하는 단계; 및
    상기 제 2 층들을 대체하기 위해 게이트 재료를 증착시킴으로써 상기 게이트 층들을 형성하는 단계를 더 포함하고,
    상기 게이트 재료는 도핑되는 폴리실리콘, 또는 텅스텐 및 타이타늄 질화물을 포함하는,
    방법.
  13. 제 1 항에 있어서,
    상기 기판 및 상기 제 1 수직형 트렌치에 실질적으로 직교하는 제 2 수직형 트렌치를 형성하는 단계 ― 상기 제 2 수직형 트렌치는 상기 제 1 메모리 셀 스트링 및 상기 제 2 메모리 셀 스트링 각각을 2개의 쿼드런트(quadrant) 메모리 셀 스트링들로 추가로 분할하도록 형성되고, 상기 쿼드런트 메모리 셀 스트링들의 상기 다중-층 유전체 및 채널 층들 상기 제 1 수직형 트렌치 및 상기 제 2 수직형 트렌치에 의해 분리됨 ― ; 및
    상기 제 2 수직형 트렌치에서 제 2 격리 유전체 층을 형성하는 단계를 더 포함하는,
    방법.
  14. 제 1 항에 있어서,
    상기 다중-층 유전체는 상기 개구의 내부 표면 위의 차단 유전체 층, 상기 차단 산화물 위의 전하-트래핑 층 및 상기 전하-트래핑 층 위의 터널 유전체 층을 포함하고,
    상기 다중-층 유전체는 산화물-질화물-산화물(ONO) 구조를 포함하도록 형성되고,
    상기 제 1 항의 방법은 상기 개구에서 유전체 코어를 형성하는 단계를 더 포함하고,
    상기 유전체 코어는 상기 수직형 메모리 셀 스트링의 상기 채널 층이 형성된 이후 상기 개구에서 유전체 재료를 증착시킴으로써 형성되는,
    방법.
  15. 방법으로서,
    기판 위의 유전체 층 및 게이트 층의 교번 층들의 스택에 배치되는 개구 내에 각각 형성되는 복수의 수직형 NAND 스트링들을 포함하는 3-차원(3D) 메모리 어레이를 형성하는 단계 ― 다중-층 유전체는 상기 개구들 각각의 내부 벽 위에 놓여 형성되고, 채널 층은 상기 다중-층 유전체 위에 놓여 형성됨 ― ;
    상기 기판에 실질적으로 직교하는 적어도 하나의 수직형 트렌치를 형성하고, 상기 수직형 NAND 스트링들 각각을 2개의 하프(half) 수직형 NAND 스트링들로 분할하는 단계 ― 상기 다중-층 유전체, 상기 채널 층들 및 상기 하프 수직형 NAND 스트링들의 상기 유전체 층들 및 상기 게이트 층들의 교번 층들의 스택 중 적어도 일부분은 상기 적어도 하나의 수직형 트렌치에 의해 분리됨 ― ; 및
    상기 적어도 하나의 수직형 트렌치 각각에서 격리 유전체 필라를 형성하는 단계를 포함하는,
    방법.
  16. 제 15 항에 있어서,
    상기 2개의 하프 수직형 NAND 스트링들의 상기 채널 층들 각각을 상이한 비트 라인에 커플링시키는 단계 ― 상기 2개의 하프 수직형 NAND 스트링들은 상기 수직형 NAND 스트링의 메모리 비트 밀도의 2배임 ― ; 및
    상기 2개의 하프 수직형 NAND 스트링들 각각의 상기 게이트 층들을 상이한 세트들의 워드 라인들에 커플링시키는 단계를 더 포함하는,
    방법.
  17. 제 15 항에 있어서,
    상기 수직형 NAND 스트링들 중 적어도 하나는 원형 단면 형상 및 60 nm 내지 130 nm의 대략적 범위 내의 직경을 포함하고,
    상기 2개의 하프 수직형 NAND 스트링들 각각은 반원형 단면 형상 및 동일한 단면 면적을 포함하고,
    상기 격리 유전체 필라들 중 적어도 하나는 5 nm 내지 25 nm의 대략적 범위 내의 두께를 포함하는,
    방법.
  18. 제 15 항에 있어서,
    상기 복수의 수직형 NAND 스트링들 각각이 서로로부터 60 nm 내지 130 nm의 대략적 범위 내의 거리를 유지하도록 상기 스택의 상부 표면 상에 상기 복수의 수직형 NAND 스트링들을 분포시키는 단계를 더 포함하는,
    방법.
  19. 3-차원(3D) 메모리 디바이스를 제조하는 방법으로서,
    기판 위에 제 1 재료 및 제 2 재료의 교번 층들의 스택을 형성하는 단계 ― 상기 제 1 재료는 전도성 또는 반도체 제어 게이트 재료를 포함하고, 상기 제 2 재료는 절연 재료를 포함함 ― ;
    상기 스택에 적어도 하나의 개구를 형성하기 위해 상기 스택을 에칭하는 단계;
    상기 적어도 하나의 개구에 수직형 메모리 스트링을 형성하는 단계;
    상기 기판에 실질적으로 직교하는 수직형 트렌치를 형성하고, 상기 수직형 메모리 스트링을 2개의 하프들로 적어도 부분적으로 분할하는 단계; 및
    상기 수직형 트렌치에 격리 유전체 필라를 형성하는 단계를 포함하고,
    상기 적어도 하나의 개구에 수직형 메모리 스트링을 형성하는 단계는,
    상기 적어도 하나의 개구의 내부 벽 위에 차단 유전체를 형성하는 단계,
    상기 차단 유전체 위에 전하-트래핑 층을 형성하는 단계,
    상기 전하-트래핑 층 위에 터널 유전체를 형성하는 단계,
    상기 터널 유전체 위에 채널 층을 형성하는 단계 ― 상기 채널 층은 도핑되지 않은 또는 가볍게 그리고 포지티브하게-도핑되는 반도체 재료를 포함함 ― , 및
    유전체 재료로 상기 적어도 하나의 개구를 충전하도록 코어를 형성하는 단계를 더 포함하는,
    3-차원(3D) 메모리 디바이스를 제조하는 방법.
  20. 제 19 항에 있어서,
    상기 수직형 트렌치를 형성하는 단계는 상기 수직형 트렌치를 생성하기 위해 플라즈마 에칭 프로세스를 수행하는 단계를 포함하고,
    상기 플라즈마 에칭 프로세스는 상기 차단 유전체, 상기 전하-트래핑 층, 상기 터널 유전체, 상기 채널 층, 상기 코어, 상기 제 1 재료 및 상기 제 2 재료를 실질적으로 동일한 레이트에서 에칭하도록 구성되는,
    3-차원(3D) 메모리 디바이스를 제조하는 방법.
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