JP7123585B2 - 半導体記憶装置 - Google Patents

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Description

実施形態は、半導体記憶装置に関する。
３次元配置されたメモリセルを含むＮＡＮＤ型記憶装置では、メモリセルの微細化と共にメモリセルを流れるセル電流が低下する。
米国特許出願公開第２０１１／００７３８６６号明細書
実施形態は、セル電流を大きくすることが可能な半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、基板と、前記基板の表面と平行な第１方向に延伸し、前記第１方向および、前記第１方向と交差し前記基板に対して垂直な第２方向に広がる第１面と、前記第１方向および前記第２方向に広がり、周縁が前記第１面に接続し、前記第１面に対して前記基板と平行で前記第１方向と交差する第３方向に離れるように設けられた第２面を有する第１電極と、前記第１方向に延伸し、前記第１電極と前記第３方向に離間して設けられ、前記第１方向と前記第２方向に広がる第３面と、前記第２面と対向して前記第１方向および前記第２方向に広がり、周縁が前記第３面に接続し、前記第３面に対して前記第３方向に離れるように設けられる第４面を有する第２電極であって、前記第３方向において前記第２面と前記第４面の間隔は、これにそれぞれ接続する前記第１面と前記第３面の間隔より大きくなるように構成される前記第１電極及び前記第２電極と、前記第２面と前記第４面の間に設けられ、前記第２方向に延伸する信号線と、前記信号線と前記第２面との間に設けられ、前記第１方向における両端に設けられた第１部と、前記第１部の間に位置し、かつ、前記第１部に対して、前記第２面の方向に向かって、前記第３方向に離れた位置に設けられる第２部と、を有する第１電荷保持膜と、前記信号線と前記第４面との間に設けられ、前記第１方向における両端に設けられた第３部と、前記第３部の間に位置し、かつ、前記第３部に対して、前記第４面の方向に向かって、前記第３方向に離れた位置に設けられる第４部と、を有する第２電荷保持膜と、前記基板と前記信号線との間に設けられた配線層と、を備える。前記第１電荷保持膜及び前記第２電荷保持膜を通過する、前記基板の表面に平行な断面において、前記信号線の輪郭は、前記第２部に対向する第５部と、前記第４部に対向する第６部と、前記第５部の前記第１方向における一端と、前記第６部の前記第１方向における一端と曲率が不連続となるように接続し、前記第１方向を向かうように設けられる第７部と、前記第５部の前記第１方向における他端と、前記第６部の前記第１方向における他端と曲率が不連続となるように接続し、前記第７部と反対の前記第１方向を向かうように設けられる第８部とから形成される。前記第５部および前記第６部は、それぞれ、前記第３方向における第１頂部を有し、前記第７部および前記第８部は、それぞれ、前記第１方向における第２頂部を有する。前記第１頂部および前記第２頂部は、それぞれ、曲率を有する滑らかな形状に設けられる。
第１実施形態に係る記憶装置を示す模式図である。 第１実施形態に係る記憶装置の製造過程を示す模式図である。 図２に続く製造過程を示す模式図である。 図３に続く製造過程を示す模式図である。 図４に続く製造過程を示す模式図である。 図５に続く製造過程を示す模式図である。 図６に続く製造過程を示す模式図である。 図７に続く製造過程を示す模式図である。 第２実施形態に係る記憶装置を示す模式図である。 第２実施形態に係る記憶装置の製造過程を示す模式図である。 図１０に続く製造過程を示す模式図である。 図１１に続く製造過程を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
（第１実施形態）
図１（ａ）および（ｂ）は、第１実施形態に係る記憶装置１を示す模式図である。図１（ａ）は、図１（ｂ）中に示すＢ－Ｂ線に沿った断面を示す模式図である。図１（ｂ）は、図１（ａ）中に示すＡ－Ａ線に沿った断面を示す平面図である。
記憶装置１は、基板ＳＢと、ワード線ＷＬ１と、ワード線ＷＬ２と、信号線（半導体膜１０）と、浮遊ゲートＦＧ１と、浮遊ゲートＦＧ２と、信号線（半導体膜１０）と、を備える。
ワード線ＷＬ１は、基板ＳＢの表面と平行なＸ方向に延びている。ワード線ＷＬ１は、Ｘ方向および基板に対して垂直なＺ方向に広がる第１面１ｓｆを有する。また、ワード線ＷＬは、Ｘ方向およびＺ方向に広がり、周縁が前記第１面1ｓｆに接続し、第１面１ｓｆに対してＹ方向に離れるように設けられた第２面２ｓｆを有する。
ワード線ＷＬ２は、Ｘ方向に延びている。ワード線ＷＬ２は、ワード線ＷＬ１とＹ方向に離間して設けられている。ワード線ＷＬ２は、Ｘ方向とＺ方向に広がる第３面３ｓｆを有する。また、ワード線ＷＬ２は、Ｘ方向およびＺ方向に広がり、周縁が第３面３ｓｆに接続し、第３面３ｓｆに対してＹ方向に離れるように設けられる第４面４ｓｆを有する。第４面４ｓｆは、第２面２ｓｆとＹ方向に対向している。
ワード線ＷＬ１およびＷＬ２は、Ｙ方向において第２面２ｓｆと第４面４ｓｆの間隔が、これにそれぞれ接続する第１面1ｓｆと第３面３ｓｆの間隔より大きくなるように構成される。
半導体膜１０は、第２面２ｓｆと第４面４ｓｆとの間に設けられ、Ｚ方向に延伸する。 浮遊ゲートＦＧ１は、半導体膜１０と第２面２ｓｆとの間に設けられている。浮遊ゲートＦＧは、第１部ＦＧ１ａと第２部ＦＧ１ｂとを有する。第１部ＦＧ１ａは、浮遊ゲートＦＧ１のＸ方向における両端部である。第２部ＦＧ１ｂは、浮遊ゲートＦＧ１のＸ方向における両端に設けられた第１部ＦＧ１ａと、第１部ＦＧ１ａとの間に位置する。また、第２部ＦＧ1ｂは、第１部ＦＧ１ａに対して、第２面２ｓｆに向かって、Ｙ方向に離れた位置に設けられる。
浮遊ゲートＦＧ２は、半導体膜１０と第４面４ｓｆとの間に設けられている。浮遊ゲートＦＧ２は、第３部ＦＧ２ａと第４部ＦＧ２ｂを有する。第３部ＦＧ２は、浮遊ゲートＦＧ２のＸ方向における両端部である。第４部ＦＧ２ｂは、浮遊ゲートＦＧ２のＸ方向における両端に設けられた第３部ＦＧ２ａと、第３部ＦＧ２ａの間に位置する。また、第２部ＦＧ２は、第３部ＦＧ２ａに対して、第４面４ｓｆの方向に向かって、Ｙ方向に離れた位置に設けられる。
半導体膜１０の輪郭は、第５部１０ａと、第６部１０ｂと、第７部１０ｃと、第８部１０ｄとから形成される。第５部１０ａは、浮遊ゲートＦＧ１及び浮遊ゲートＦＧ２を通過する、基板ＳＢの表面に平行な断面において、第２部ＦＧ１ｂに対向する。第６部１０ｂは、第４部ＦＧ２ｂに対向する。第７部１０ｃは、第５部１０ａのＸ方向における一端と、第６部１０ｂのＸ方向における一端と曲率が不連続になるように接続し、Ｘ方向に向かうように設けられる。第８部１０ｄは、第５部１０ａのＸにおける他端と、第６部１０ｂのＸ方向における他端と曲率が不連続になるように接続し、第７部１０ｃとは反対のＸ方向に向かうように設けられる。
図１（ａ）に示すように、記憶装置１は、絶縁膜３０を介してＺ方向に積層された複数の電極層を含む。複数の電極層は、例えば、下層から順に選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤである。ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤは、基板ＳＢの上方に積層される。基板ＳＢは、例えば、シリコン基板である。
ワード線ＷＬは、Ｙ方向に並んだワード線ＷＬ１およびＷＬ２を含む。以下の説明では、ワード線ＷＬ１およびＷＬ２を個別に説明する場合と、両者をワード線ＷＬと総称して説明する場合がある。また、他の構成要素についても同様に説明する。
記憶装置１は、半導体膜１０と、ビット線ＢＬと、ソース線ＳＬと、をさらに含む。半導体膜１０は、ワード線ＷＬ１とワード線ＷＬ２との間に設けられる。半導体膜１０は、Ｚ方向に延びる絶縁性コア１５を囲むように設けられる。ビット線ＢＬは、選択ゲートＳＧＤの上方に設けられる。ソース線ＳＬは、半導体膜１０の下方に設けられる。
半導体膜１０は、絶縁性コア１５に沿ってＺ方向に延在する。半導体膜１０は、その上端１０Ｔにおいて接続プラグＣＪを介してビット線ＢＬに接続される。また、半導体膜１０は、その下端１０Ｂにおいて、ソース線ＳＬに接続される。
記憶装置１は、複数の浮遊ゲートＦＧ１をさらに含む。浮遊ゲートＦＧ１は、半導体膜１０と複数のワード線ＷＬ１との間にそれぞれ設けられる。浮遊ゲートＦＧ１は、Ｚ方向において相互に離間して配置される。浮遊ゲートＦＧ２は、半導体膜１０と複数のワード線ＷＬ２との間にそれぞれ設けられる。浮遊ゲートＦＧ２は、Ｚ方向において相互に離間して配置される。
ワード線ＷＬ１とワード線ＷＬ２との間には、トレンチＡＴが設けられ、その内部に絶縁膜２０が配置される。絶縁膜２０は、ワード線ＷＬ１とワード線ＷＬ２とを電気的に分離する。半導体膜１０は、トレンチＡＴの内部に設けられる。半導体膜１０は、トレンチＡＴの内部に配置された絶縁性コア１５を囲むように設けられる。
記憶装置１は、メモリセルＭＣ１およびＭＣ２を含む。メモリセルＭＣ１は、ワード線ＷＬ１と半導体膜１０との間に設けられた浮遊ゲートＦＧ１を含む。メモリセルＭＣ２は、ワード線ＷＬ２と半導体膜１０との間に設けられた浮遊ゲートＦＧ２を含む。メモリセルＭＣ１およびＭＣ２は、半導体膜１０を共有し、ワード線ＷＬと半導体膜１０の間に電荷保持領域を有する。すなわち、メモリセルＭＣ１およびＭＣ２は、半導体膜１０から浮遊ゲートＦＧ１およびＦＧ２に注入された電荷を保持することにより、情報を記憶する。また、メモリセルＭＣ１は、ワード線ＷＬ１と半導体膜１０との間に電圧を印加して情報を記憶する。メモリセルＭＣ２は、ワード線ＷＬ２と半導体膜１０との間に電圧を印加して情報を記憶する。
図１（ｂ）に示すように、半導体膜１０は、ワード線ＷＬ１およびＷＬ２に沿った方向（Ｘ方向および－Ｘ方向）に突出した第８部１０ｄを有する。これにより、メモリセルＭＣ１およびＭＣ２のチャネル幅を拡大し、データ読み出し時に半導体膜１０を流れるセル電流を大きくすることができる。
半導体膜１０は、その外縁において、半導体膜１０と絶縁性コア１５とが接している一方の点から、Ｙ方向に対面した半導体膜１０と絶縁性コア１５とが接している他点までの幅Ｗ１とＸ方向の幅Ｗ２とを有し、Ｗ２は、Ｗ１よりも広い。一方の点は、半導体膜１０と浮遊ゲートＦＧ１との距離が近い点であり、他点も半導体膜１０と浮遊ゲートＦＧ２との距離が近い位置である。また、第８部１０ｄは、Ｙ方向において第１部ＦＧ１ａと第３部ＦＧ２ａの間の位置に、かつ、Ｘ方向において第１部ＦＧ１ａと第３部ＦＧ２ａと異なる位置に設けられている。第７部１０ｃも第８部１０dと同様な形でもかまわない。
前記断面においてＸ方向におけるＸ方向両端点を結ぶ直線と、Ｙ方向におけるＹ方向両端点を結ぶ直線との交点（中心）と、これらＸ方向両端点及びＹ方向両端点を通過する輪郭線との距離は、Ｘ方向両端点から、Ｘ方向両端点とＹ方向両端点との中間点に至るまで、前記距離が漸減する第１部分（Ｄ１）と、前記中間点からY両端点に至るまで、前記距離が漸増する第２部分（Ｄ２）とからなる。
なお、第１実施形態において、ワード線ＷＬ１とワード線ＷＬ２が設けられ、その間に半導体膜１０が設けられたもののみについて説明した。図示しないが、ワード線ＷＬは、Ｙ方向に沿って配列されている。例えば、ワード線ＷＬ１のＹ方向に隣り合う第２ＷＬが設けられており、ワード線ＷＬ１と第２ワード線ＷＬの間には絶縁膜が設けられている。さらに、第３ワード線が第２ワード線とＹ方向に隣り合って配置されている。第２ワード線ＷＬ及び第３ワード線ＷＬは、Ｘ方向に延びている。第２ＷＬと第３ＷＬの間には第２半導体膜が設けられた構造である。第２半導体膜は、Ｘ方向に沿って配列されている。
次に、図２～図８を参照して、第１実施形態に係る記憶装置１の製造方法を説明する。図２（ａ）～図８（ｂ）は、記憶装置１の製造過程を順に示す模式図である。
図２（ａ）、２（ｂ）、３（ｂ）、４（ａ）、４（ｂ）、５（ｂ）、７（ｂ）、８（ａ）および８（ｂ）は、図１（ａ）中に示すＡ－Ａ線に沿った断面に対応する断面を示す模式図である。図３（ａ）、５（ａ）、図６および図７（ａ）は、図１（ｂ）中に示すＢ－Ｂ線に沿った断面に対応する断面を示す平面図である。
図２（ａ）に示すように、ソース線ＳＬの上方において、絶縁膜３０および犠牲膜４０を交互に積層する。絶縁膜３０は、例えば、シリコン酸化膜であり、犠牲膜４０は、例えば、シリコン窒化膜である。絶縁膜３０および犠牲膜４０は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成される。
図２（ｂ）に示すように、最上層の絶縁膜３０の上面からソース線ＳＬに至る深さを有するトレンチＡＴを形成する。その後、トレンチＡＴの内部に絶縁膜２０を形成する。絶縁膜２０は、例えば、シリコン酸化膜である。絶縁膜２０は、例えば、ＣＶＤを用いて堆積された後、最上層の絶縁膜３０よりも上方に形成された部分を、例えば、エッチバックもしくはＣＭＰ（Chemical Mechanical Polish）を用いて除去することにより形成される。
図３（ａ）および（ｂ）に示すように、最上層の絶縁膜３０の上面からソース線ＳＬに至る深さのメモリホールＡＨを形成する。図３（ｂ）に示すように、複数のメモリホールＡＨが、トレンチＡＴに沿って配置される。メモリホールＡＨは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて、絶縁膜２０、３０および犠牲膜４０のそれぞれの一部を選択的に除去することにより形成される。
図４（ａ）に示すように、メモリホールＡＨの内壁にリセス部ＲＳを形成する。リセス部ＲＳは、例えば、メモリホールＡＨの内壁に露出された犠牲膜４０の一部を選択的に除去することにより形成される。リセス部ＲＳは、例えば、熱リン酸を用いたウェットエッチングにより選択的に除去される。
図４（ｂ）に示すように、メモリホールＡＨの内面を覆う絶縁膜１３および導電層１９を形成する。絶縁膜１３は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜であり、リセス部ＲＳに露出された犠牲膜４０の端面を覆うように形成される。導電層１９は、例えば、ＣＶＤを用いて形成されるポリシリコン層もしくはアモルファスシリコン層である。導電層１９は、絶縁膜１３の上に堆積され、リセス部ＲＳの内部スペースを埋め込むように形成される。
図５（ａ）および（ｂ）に示すように、リセス部ＲＳの内部に浮遊ゲートＦＧを形成する。浮遊ゲートＦＧは、メモリホールＡＨの内部において、絶縁膜３０の端面上に堆積された導電層１９を除去することにより形成される。導電層１９は、例えば、ドライエッチングを用いて、リセス部ＲＳの内部に設けられた部分を残して除去される。さらに、絶縁膜１３を除去し、メモリホールＡＨの底面にソース線ＳＬの一部を露出させる。
図６に示すように、絶縁膜２０の一部を選択的に除去し、メモリホールＡＨをＸ方向および－Ｘ方向に拡張した拡張部ＥＡＨを形成する。例えば、絶縁膜２０および３０が共にシリコン酸化膜の場合には、絶縁膜２０のエッチング速度が絶縁膜３０のエッチング速度よりも早くなるように、絶縁膜２０と絶縁膜３０の形成方法もしくは形成条件を変える。絶縁膜２０は、例えば、ウェットエッチングにより選択的に除去される。
図７（ａ）および７（ｂ）に示すように、メモリホールＡＨの内部に半導体膜１０、絶縁性コア１５および絶縁膜１７を形成する。絶縁膜１７は、例えば、シリコン酸化膜であり、浮遊ゲートＦＧを覆うように形成される。半導体膜１０は、例えば、ポリシリコン層もしくはアモルファスシリコン層であり、絶縁膜１７の上に堆積される。絶縁性コア１５は、例えば、酸化シリコンであり、メモリホールＡＨの内部スペースを埋め込むように形成される。絶縁膜１７、半導体膜１０および絶縁性コア１５は、例えば、ＣＶＤを用いて形成される。
絶縁膜１７は、半導体膜１０を形成する前に、メモリホールＡＨの内壁を覆う部分を残して、選択的に除去される。これにより、半導体膜１０は、その下端１０Ｂにおいてソース線ＳＬに接するように形成される。また、メモリホールＡＨに拡張部ＥＡＨを設けることにより、半導体膜１０は、Ｘ方向および－Ｘ方向に延びる突出部１０Ｐを有するように形成される。
図７（ｂ）に示すように、絶縁性コア１５もＸ方向および－Ｘ方向に延びる突出部を有するように形成される。
図８（ａ）に示すように、犠牲膜４０を選択的に除去し、絶縁膜３０の間にスペース４０Ｓを形成する。犠牲膜４０は、例えば、スリットＳＴを介してリン酸などのエッチング液を供給することにより選択的に除去される。
例えば、絶縁性コア１５の上端を覆う半導体膜１０の上端１０Ｔを形成後、絶縁膜３５を形成する。半導体膜１０の上端１０Ｔは、例えば、導電性のアモルファスシリコン層である。また、絶縁膜３５は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。
続いて、絶縁膜３０、３５および犠牲膜４０の一部を選択的に除去することによりスリットＳＴを形成する。スリットＳＴは、例えば、Ｘ方向に延在し、絶縁膜３０、３５および犠牲膜４０を分断する。その後、スリットＳＴを介してエッチング液を供給し、絶縁膜３０および３５を残して、犠牲膜４０を選択的に溶解させる。
図８（ｂ）に示すように、スペース４０Ｓの内部にワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤをそれぞれ形成する。ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤは、例えば、タングステンを含む金属層である。
ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤは、例えば、ＣＶＤ法を用いてスペース４０Ｓの内部に金属層を堆積することにより形成される。ＣＶＤの原料ガスは、スリットＳＴを介して供給される。また、金属層を形成する前に、スペース４０Ｓの内面を覆う絶縁膜４３を形成する。絶縁膜４３は、例えば、酸化アルミニウム膜である。
続いて、スリットＳＴの内部を図示しない絶縁膜で埋め込んだ後、半導体膜１０の上端１０Ｔに接するように接続プラグＣＪを形成し、さらにビット線ＢＬを形成することにより、記憶装置１を完成させる（図１（ｂ）参照）。
記憶装置１において、半導体膜１０と浮遊ゲートＦＧとの間に設けられる絶縁膜１７は、例えば、トンネル絶縁膜として機能する。また、ワード線ＷＬと浮遊ゲートＦＧとの間に位置する絶縁膜１３および絶縁膜４３は、例えば、ブロック絶縁膜として機能する。
本実施形態に係る記憶装置１では、半導体膜１０に突出部１０Ｐを設けることにより、ワード線ＷＬに向き合うチャネル領域の幅を拡大し、データ読み出し時のセル電流を大きくすることができる。
さらに、ワード線ＷＬ１およびＷＬ２に供給される電圧を制御することにより、セル電流を大きくすることもできる。例えば、浮遊ゲートＦＧ１を含むメモリセルＭＣ１からデータを読み出す場合（図１（ａ）参照）、ワード線ＷＬ２にも読み出し電圧ＶＲＥＡＤを供給することにより、セル電流を増加させることができる。
（第２実施形態）
図９（ａ）および（ｂ）は、第２実施形態に係る記憶装置２を示す模式図である。図９（ａ）は、図９（ｂ）中に示すＤ－Ｄ線に沿った断面を示す模式図である。図９（ｂ）は、図９（ａ）中に示すＣ－Ｃ線に沿った断面を示す模式図である。
図９（ａ）に示すように、記憶装置２は、絶縁膜１３０を介してＺ方向に積層された複数の電極層（例えば、選択ゲートＳＧＳ、ワード線ＷＬ１、ＷＬ２および選択ゲートＳＧＤ）を含む。絶縁膜１３０は、例えば、シリコン酸化膜である。
半導体膜１１０は、絶縁性コア１１５に沿ってＺ方向に延在し、接続プラグＣＪを介してビット線ＢＬに電気的に接続される。また、半導体膜１０は、その下端において、ソース線ＳＬに接続される。
電荷トラップ膜ＣＴは、半導体膜１１０に沿ってＺ方向に延びる。電荷トラップ膜ＣＴは、半導体膜１１０とワード線ＷＬとの間の電荷保持領域に位置する。電荷トラップ膜ＣＴは、半導体膜１１０と各ワード線ＷＬとの間に位置する部分において、半導体膜１１０から注入される電荷をトラップする。すなわち、記憶装置２は、電荷トラップ膜ＣＴに電荷を保持することによりデータを記憶する。
図９（ａ）に示すように、ワード線ＷＬ１およびＷＬ２の間には、トレンチＡＴおよびメモリホールＡＨが設けられる。半導体膜１１０は、メモリホールＡＨの内部に配置される。トレンチＡＴの内部には、絶縁膜１２０が設けられる。絶縁膜１２０は、例えば、シリコン酸化膜である。
半導体膜１１０は、絶縁性コア１１５を囲むように設けられる。半導体膜１１０は、例えば、ポリシリコン膜もしくはアモルファスシリコン膜である。絶縁性コア１１５は、例えば、酸化シリコンである。半導体膜１１０は、Ｘ方向および－Ｘ方向に延びる突出部１１０Ｐを含む。
記憶装置２は、メモリホールＡＨの内部に設けられた電荷トラップ膜ＣＴをさらに備える。電荷トラップ膜ＣＴは、例えば、シリコン窒化膜である。電荷トラップ膜ＣＴは、半導体膜１１０を囲むように設けられる。電荷トラップ膜ＣＴは、半導体膜１１０とワード線ＷＬ１との間、および、半導体膜１１０とワード線ＷＬ２との間に配置される。メモリセルＭＣ１は、ワード線ＷＬ１と半導体膜１１０との間に位置する電荷トラップ膜ＣＴの一部を含み、メモリセルＭＣ２は、ワード線ＷＬ２と半導体膜１１０との間に位置する電荷トラップ膜ＣＴの一部を含む。
記憶装置２は、絶縁膜１１３、１１７および１４３をさらに備える。絶縁膜１１３は、ワード線ＷＬと電荷トラップ膜ＣＴとの間に設けられる。絶縁膜１４３は、ワード線ＷＬと絶縁膜１１３との間、および、ワード線ＷＬと絶縁膜１２０との間に設けられる。
絶縁膜１１３および１４３は、ワード線ＷＬと絶縁膜１２０との間において、例えば、ブロック絶縁膜として機能する。絶縁膜１１３は、例えば、シリコン酸化膜であり、絶縁膜１４３は、例えば、酸化アルミニウム膜である。絶縁膜１１７は、半導体膜１１０と電荷トラップ膜ＣＴとの間に設けられ、トンネル絶縁膜として機能する。絶縁膜１１７は、例えば、シリコン酸化膜である。また、絶縁膜１１７は、シリコン酸窒化膜を含む積層膜であっても良い。
記憶装置２においても、半導体膜１１０は、Ｘ方向および－Ｘ方向に延びる突出部１１０Ｐを有するように設けられる。これにより、メモリセルＭＣ１およびＭＣ２のそれぞれにおいて、ワード線ＷＬに向き合うチャネル領域の幅を拡大し、データ読み出し時のセル電流を大きくすることができる。
次に、図１０（ａ）～図１２（ｂ）を参照して、第１実施形態に係る記憶装置２の製造方法を説明する。図１０（ａ）～図１２（ｂ）は、記憶装置２の製造過程を順に示す模式図である。
図１０（ａ）、図１１および図１２（ａ）は、図９（ｂ）中に示すＢ－Ｂ線に沿った断面に該当する断面を示す模式図である。図１０（ｂ）および図１２（ｂ）は、図９（ａ）中に示すＣ－Ｃ線に沿った断面に該当する断面を示す模式図である。
図１０（ａ）および（ｂ）に示すように、最上層の絶縁膜１３０の上面からソース線ＳＬに至る深さのメモリホールＡＨを形成する。図１０（ｂ）に示すように、複数のメモリホールＡＨが、トレンチＡＴの延在方向に沿って配置される。メモリホールＡＨは、例えば、異方性ＲＩＥを用いて、絶縁膜１２０、１３０および犠牲膜１４０のそれぞれの一部を選択的に除去することにより形成される。ここで、犠牲膜１４０は、例えば、シリコン窒化膜である。
図１１に示すように、絶縁膜１２０の一部を選択的に除去し、メモリホールＡＨをＸ方向および－Ｘ方向に拡張した拡張部ＥＡＨを形成する。絶縁膜１２０は、例えば、ウェットエッチングにより選択的に除去される。
図１２（ａ）および１２（ｂ）に示すように、メモリホールＡＨの内部に半導体膜１１０、絶縁性コア１１５、電荷トラップ膜ＣＴ、絶縁膜１１３および１１７を形成する。絶縁膜１１３は、例えば、メモリホールＡＨの内壁を覆うように形成される。電荷トラップ膜ＣＴは、例えば、絶縁膜１１３を覆うように形成される。絶縁膜１１７は、例えば、電荷トラップ膜ＣＴを覆うように形成される。
半導体膜１１０は、例えば、絶縁膜１１７の上およびメモリホールＡＨの底面上に堆積される。半導体膜１１０を形成する前に、絶縁膜１１３、電荷トラップ膜ＣＴおよび絶縁膜１１７は、メモリホールＡＨの内壁を覆う部分を残して、選択的に除去される。これにより、半導体膜１０は、メモリホールＡＨの底面においてソース線ＳＬに接するように形成される。
続いて、図示しないスリットＳＴを形成し、犠牲膜１４０を金属層に置き換えることにより、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤを形成する。
本実施形態に係る製造方法でも、メモリホールＡＨに拡張部ＥＡＨを設けることにより、半導体膜１０は、Ｘ方向および－Ｘ方向に延びる突出部１０Ｐを有するように形成される。同時に、電荷トラップ膜ＣＴおよび絶縁性コア１１５も、Ｘ方向および－Ｘ方向に延びる突出部を有するように形成される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２…記憶装置、 １０、１１０…半導体膜、 １０Ｂ…下端、 １０Ｔ…上端、 １０Ｐ、１１０Ｐ…突出部、 １３、１７、２０、３０、３５、４３、１１３、１１７、１２０、１３０、１４３…絶縁膜、 １５、１１５…絶縁性コア、 １９…導電層、 ４０、１４０…犠牲膜、 ４０Ｓ…スペース、 ＡＨ…メモリホール、 ＲＳ…リセス部、 ＥＡＨ…拡張部、 ＡＴ…トレンチ、 ＢＬ…ビット線、 ＳＬ…ソース線、 ＳＴ…スリット、 ＣＪ…接続プラグ、 ＣＴ…電荷トラップ膜、 ＦＧ、ＦＧ１、ＦＧ２…浮遊ゲート、 ＭＣ１、ＭＣ２…メモリセル、 ＷＬ、ＷＬ１、ＷＬ２…ワード線、 ＳＧＤ、ＳＧＳ…選択ゲート

Claims (7)

  1. 基板と、
    前記基板の表面と平行な第１方向に延伸し、前記第１方向および、前記第１方向と交差し前記基板に対して垂直な第２方向に広がる第１面と、前記第１方向および前記第２方向に広がり、周縁が前記第１面に接続し、前記第１面に対して前記基板と平行で前記第１方向と交差する第３方向に離れるように設けられた第２面を有する第１電極と、
    前記第１方向に延伸し、前記第１電極と前記第３方向に離間して設けられ、前記第１方向と前記第２方向に広がる第３面と、前記第２面と対向して前記第１方向および前記第２方向に広がり、周縁が前記第３面に接続し、前記第３面に対して前記第３方向に離れるように設けられる第４面を有する第２電極であって、前記第３方向において前記第２面と前記第４面の間隔は、これにそれぞれ接続する前記第１面と前記第３面の間隔より大きくなるように構成される前記第１電極及び前記第２電極と、
    前記第２面と前記第４面の間に設けられ、前記第２方向に延伸する信号線と、
    前記信号線と前記第２面との間に設けられ、前記第１方向における両端に設けられた第１部と、前記第１部の間に位置し、かつ、前記第１部に対して、前記第２面の方向に向かって、前記第３方向に離れた位置に設けられる第２部と、を有する第１電荷保持膜と、
    前記信号線と前記第４面との間に設けられ、前記第１方向における両端に設けられた第３部と、前記第３部の間に位置し、かつ、前記第３部に対して、前記第４面の方向に向かって、前記第３方向に離れた位置に設けられる第４部と、を有する第２電荷保持膜と、
    前記基板と前記信号線との間に設けられた配線層と、
    を備える半導体記憶装置であって、
    前記第１電荷保持膜及び前記第２電荷保持膜を通過する、前記基板の表面に平行な断面において、前記信号線の輪郭は、前記第２部に対向する第５部と、前記第４部に対向する第６部と、前記第５部の前記第１方向における一端と、前記第６部の前記第１方向における一端と曲率が不連続になるように接続し、前記第１方向を向かうように設けられる第７部と、前記第５部の前記第１方向における他端と、前記第６部の前記第１方向における他端と曲率が不連続になるように接続し、前記第７部と反対の前記第１方向を向かうように設けられる第８部とから形成され、
    前記第５部および前記第６部は、それぞれ、前記第３方向における第１頂部を有し、
    前記第７部および前記第８部は、それぞれ、前記第１方向における第２頂部を有し、
    前記第１頂部および前記第２頂部は、それぞれ、曲率を有する滑らかな形状に設けられる半導体記憶装置。
  2. 前記第１頂部の曲率は、前記第２頂部の曲率よりも小さいことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第５部の前記第１頂部から前記第６部の前記第１頂部に至る距離は、前記第７部の前記第２頂部から前記第８部の前記第２頂部に至る距離より小さいことを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記断面において、前記第１部及び前記第２部、ならびに、前記第３部及び前記第４部は、それぞれ、曲率を有するように滑らかに形成される請求項１に記載の半導体記憶装置。
  5. 前記第７部及び前記第８部は、前記第３方向において前記第１部と前記第３部の間の位置に、かつ、前記第１方向において前記第１部と前記第３部と異なる位置に設けられている請求項１に記載の半導体記憶装置。
  6. 前記信号線の中心は、前記第３方向において前記第２部と前記第４部とを結び、かつ、前記第１方向において前記第７部と前記第８部を結ぶ位置を通過する請求項１に記載の半導体記憶装置。
  7. 前記断面における前記信号線の輪郭は、第１方向における両端を結ぶ長軸と、第３方向
    における両端を結ぶ短軸とからなる楕円に対し、この楕円の内部に設けられ、前記第１方向における一端から離れるに従い、前記楕円との距離が大きくなる第１の輪郭部と、これに接続し、前記第３方向における一端に近づくに従い、前記楕円との距離が小さくなる第２の輪郭部とからなる請求項１に記載の半導体記憶装置。
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