JP2022520174A - 屈曲裏側ワード線を有する3次元メモリデバイス - Google Patents
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Abstract
Description
101 3Dメモリデバイス
102 基板
103 基板
104 半導体層
106 パッド層
108 メモリスタック
110 導電層
112 誘電体層
114 端
116 端
118 端
120 端
122 第1の側方部分
124 第2の側方部分
126 垂直部分
128 ワード線コンタクト
130 NANDメモリストリング
132 半導体チャネル
134 メモリ膜
136 半導体プラグ
138 チャネルプラグ
140 NANDメモリストリング
142 半導体チャネル
144 メモリ膜
146 半導体プラグ
148 チャネルプラグ
202 基板
204 パッド層
206 ノッチ
208 ノッチ
210 ノッチ犠牲層
214 半導体層
218 導電層/犠牲層
220 誘電体層
222 凹部
224 凹部
226 エッチストップ層
228 ワード線コンタクト
230 スリット開口
232 導電層
236 ワード線コンタクト
Claims (26)
- 基板と、
前記基板より上にあり、かつ前記基板の少なくとも1つの端を越えて側方に延びる半導体層と、
前記半導体層の表側より上にあり、かつ前記半導体層の裏側より下に延びる複数の交互積層された導電層および誘電体層と、
各々が前記交互積層された導電層および誘電体層を通して垂直に延び、かつ前記半導体層と接触している複数のメモリストリングと
を備える、3次元(3D)メモリデバイス。 - 前記導電層が、更に前記半導体層の前記裏側より下で垂直に延びて複数のワード線コンタクトを形成する、請求項1に記載の3Dメモリデバイス。
- 前記導電層および誘電体層の各々が、前記半導体層の前記表側において前記半導体層の少なくとも1つの端を越えて側方に延びる、請求項1または2に記載の3Dメモリデバイス。
- 前記半導体層がポリシリコンを含む、請求項1から3のいずれか一項に記載の3Dメモリデバイス。
- 前記半導体層の厚さが約1μm以下である、請求項1から4のいずれか一項に記載の3Dメモリデバイス。
- 前記半導体層が、前記基板の両端を越えて側方に延びる、請求項1から5のいずれか一項に記載の3Dメモリデバイス。
- 前記導電層および誘電体層の各々が、前記半導体層の前記表側において前記半導体層の両端を越えて側方に延びる、請求項6に記載の3Dメモリデバイス。
- 前記交互積層された導電層および誘電体層が、前記半導体層の少なくとも1つの端に沿って垂直に延びる、請求項1から7のいずれか一項に記載の3Dメモリデバイス。
- 前記導電層および誘電体層の各々が、前記半導体層の前記表側より上の第1の側方部分、前記半導体層の前記裏側より下の第2の側方部分、ならびに前記第1および第2の側方部分を接続する垂直部分を備える側面視で連続屈曲形状を有する、請求項1から8のいずれか一項に記載の3Dメモリデバイス。
- 前記第1の側方部分が前記第2の側方部分より長い、請求項9に記載の3Dメモリデバイス。
- 前記複数のメモリストリングが、前記半導体層の前記表側より上の第1のメモリストリングおよび前記半導体層の前記裏側より下の第2のメモリストリングを備える、請求項1から10のいずれか一項に記載の3Dメモリデバイス。
- 前記導電層の各々が金属またはドープポリシリコンを含む、請求項1から11のいずれか一項に記載の3Dメモリデバイス。
- ソースプレートと、
複数の交互積層された導電層および誘電体層を備えるメモリスタックと、
各々が前記メモリスタックを通して垂直に延び、かつ前記ソースプレートと接触している複数のメモリストリングとを備え、
前記導電層の各々が、(i)前記ソースプレートの表側と裏側との間に延びる屈曲ワード線、および(ii)前記屈曲ワード線に接続され、かつ前記ソースプレートの前記裏側より下で垂直に延びるワード線コンタクトを備える、
3次元(3D)メモリデバイス。 - 前記ソースプレートがポリシリコンを含む、請求項13に記載の3Dメモリデバイス。
- 前記ソースプレートの厚さが約1μm以下である、請求項13または14に記載の3Dメモリデバイス。
- 前記導電層の各々が、同じ導電材料で作製される連続層である、請求項13から15のいずれか一項に記載の3Dメモリデバイス。
- 前記導電材料が金属またはドープポリシリコンを含む、請求項16に記載の3Dメモリデバイス。
- 前記屈曲ワード線が、前記ソースプレートの前記表側において前記ソースプレートの両端を越えて側方に延びる、請求項13から17のいずれか一項に記載の3Dメモリデバイス。
- 前記屈曲ワード線が、前記ソースプレートの少なくとも1つの端に沿って垂直に延びる、請求項13から18のいずれか一項に記載の3Dメモリデバイス。
- 前記複数のメモリストリングが、前記ソースプレートの前記表側より上の第1のメモリストリングおよび前記ソースプレートの前記裏側より下の第2のメモリストリングを備える、請求項13から19のいずれか一項に記載の3Dメモリデバイス。
- ソースプレートと、
前記ソースプレートの表側より上にあり、かつ前記ソースプレートの裏側より下に延びる複数の交互積層された導電層および誘電体層を備えるメモリスタックと、
前記メモリスタックを通して垂直に延び、かつ前記ソースプレートの前記表側より上で前記ソースプレートと接触している第1のメモリストリングと、
前記メモリスタックを通して垂直に延び、かつ前記ソースプレートの前記裏側より下で前記ソースプレートと接触している第2のメモリストリングと
を備える、3次元(3D)メモリデバイス。 - 前記導電層の各々が、(i)前記ソースプレートの前記表側と前記裏側との間に延びる屈曲ワード線、および(ii)前記屈曲ワード線に接続され、かつ前記ソースプレートの前記裏側より下で垂直に延びるワード線コンタクトを備える、請求項21に記載の3Dメモリデバイス。
- 前記ソースプレートがポリシリコンを含む、請求項21または22に記載の3Dメモリデバイス。
- 前記ソースプレートの厚さが約1μm以下である、請求項21から23のいずれか一項に記載の3Dメモリデバイス。
- 前記導電層の各々が、同じ導電材料で作製される連続層である、請求項21から24のいずれか一項に記載の3Dメモリデバイス。
- 前記導電材料が金属またはドープポリシリコンを含む、請求項25に記載の3Dメモリデバイス。
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220822 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20230227 |