TW202107684A - 具有彎折的背面字元線的三維記憶體元件 - Google Patents

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Abstract

本文公開了具有彎折後側字元線的三維（3D）記憶體元件的實施例。在示例中，一種3D記憶體元件包括：基底；在所述基底上方並且橫向延伸超出所述基底的至少一個邊緣的半導體層；在所述半導體層的正面上方並且在所述半導體層的背面下方延伸的多個交錯的導電層和介電層；以及多個記憶體串，每個記憶體串垂直地延伸穿過所述交錯的導電層和介電層並與所述半導體層接觸。

Description

具有彎折的背面字元線的三維記憶體元件
本文公開的實施例涉及三維（3D）記憶體元件及其製造方法。
通過改進工藝技術、電路設計、程式設計演算法和製程，平面記憶體單元被縮放到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面工藝和製程技術變得具有挑戰性且成本高。結果，平面記憶體單元的儲存密度接近上限。
3D記憶體架構可以解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制進出記憶體陣列的訊號的週邊設備。
本文公開了具有彎折背面字元線的3D記憶體元件實施例。
在一個示例中，一種3D記憶體元件包括：基底；在所述基底上方並且橫向延伸超出所述基底的至少一個邊緣的半導體層；在所述半導體層的正面上方並且在所述半導體層的背面下方延伸的多個交錯的導電層和介電層；以及多個記憶體串，每個記憶體串垂直地延伸穿過所述交錯的導電層和介電層並與所述半導體層接觸。
在另一示例中，一種3D記憶體元件包括：源極板；記憶體堆疊層，其包括多個交錯的導電層和介電層；以及多個記憶體串，每個記憶體串垂直地延伸穿過所述記憶體堆疊層並與源極板接觸。每個所述導電層包括（i）彎折字元線，其在所述源極板的正面與背面之間延伸，以及（ii）字元線接觸點，其被連接到所述彎折字元線並且在所述源極板的背面下方垂直延伸。
在又一示例中，一種3D記憶體元件包括：源極板；記憶體堆疊層，其包括在所述源極板的正面上方並且在所述源極板的背面下方延伸的多個交錯的導電層和介電層；以及第一記憶體串，其垂直延伸通過所述存儲堆疊層並在所述源極板正面上方與所述源極板接觸；以及第二記憶體串，其垂直延伸通過所述存儲堆疊層並且在所述源極板背面下方與所述源極板接觸。
儘管文中會討論特定配置和佈置，但應該理解，這僅出於說明性目的而進行。相關領域的技術人員將認識到，在不脫離本案公開的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本案還可以在各種其他應用中被採用。
應注意，說明書中對「一個實施例」、「實施例」、「示例實施例」、「一些實施例」等的引用指示所描述的實施例可以包括特定特徵、結構或特性，但是每個實施例可以不必包括特定的特徵、結構或特性。此外，這樣的短語不一定是指相同的實施例。另外，當結合實施例描述特定特徵、結構、或特性時，在相關領域技術人員的知識內能夠結合其他實施例來實現這樣的特徵、結構、或特性，無論是否進行了明確描述。
通常，術語可以至少部分地從上下文中的使用來理解。例如，如本文中所使用的術語「一個或多個」，至少部分地取決於上下文，可以用於在單數意義上描述任何特徵、結構或特性，或者可以用於在複數意義上描述特徵、結構或特性的組合。類似地，諸如「一」、「一個」或「該」的術語也可以被理解為傳達單數使用或傳達複數使用，至少部分地取決於上下文。另外，術語「基於」可以被理解為不一定旨在傳達因素的排他性集合，或者是可以再次至少部分地根據上下文，允許存在不一定明確描述的其他因素。
應該容易理解的是，本案中的「上」、「之上」和「上方」的含義應該以最廣義的方式來解讀，使得「上」不僅意味著「直接」在某物之上，而且還包括具有中間特徵或其間的層而在某物之「上」的含義，並且「之上」或「上方」不僅意味著「之上」或「上方」的含義，而且還可以包括它在某物「之上」或「上方」而沒有中間特徵或其之間的層（即直接在某物上）的含義。
此外，本文中可以為方便說明而使用空間上的相對術語，例如「下方」、「之下」、「下面」、「之上」、「上方」等，以描述如附圖中所示的一個元件或特徵與另外（一個或多個）元件或（一個或多個）特徵的關係。除了附圖中所示的位向之外，空間上相對的術語旨在包括設備在使用或操作中的不同位向。裝置可以以其他方式定向（旋轉90度或在其他方向上），並且相應地，本文中使用的空間上的相對描述符可以類似地解釋。
如本文中所用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。在基底上方的增加材料可以被圖案化或者可以保持無圖案狀態。此外，基底可以包括寬泛的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電性材料製成，例如玻璃、塑膠、或藍寶石晶圓。
如本文中所使用的，術語「層」是指包括具有一厚度的區域的材料部分。層可以在整個下面的或上面的結構上延伸，或者可以具有小於下面的或上面的結構的範圍。此外，層可以是均勻或不均勻的連續結構的區域，其厚度小於所述連續結構的厚度。例如，層可以位於連續結構的上表面與下表面之間或是處在任何一對水平面之間。層可以橫向地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或多個層，和/或可以在其上、其之上和/或其下具有一個或多個層。層可以包抱多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成互連線和/或通孔接觸結構）和一個或多個介電層。
如本文中所使用的，術語「標稱/名義」是指在產品或過程的設計階段期間設定的部件或過程操作的特徵或參數的期望值或目標值，以及所述期望值之上和/或之下的值的範圍。值的範圍可能是由於製程或公差的微小變化。如本文中所使用的，術語「約」指的可以是基於與主題半導體設備相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語「約」可以指示給定量的值，其在例如值的10-30％內變化（例如，值的±10％、±20％或±30％）。
如本文中所使用的，術語「3D記憶體元件」指的是在橫向取向的基底上具有垂直取向的記憶體單元電晶體串（在本文中稱為「記憶體串」，例如NAND記憶體串）的半導體設備，使得記憶體串相對於基底在垂直方向上延伸。如本文中所使用的，術語「垂直/垂直地」意味著名義上垂直於基底的側表面。
在一些3D記憶體元件（例如，3D NAND記憶體元件）中，需要階梯結構來使接觸點落在並且單獨地電連接每個字元線，以操作記憶體單元程式設計、擦除和讀取序列。週邊電路在記憶體單元陣列的周圍、之下或之上並且通過週邊接觸點電連接。隨著3D記憶體元件擴展到更低成本和更高的單元密度，降低成本和增加單元密度的自然方法是在記憶體堆疊層中添加更多層。然而，添加層還增加了用於存取字元線的階梯結構的尺寸，這減小了晶片上的記憶體單元的核心陣列面積。此外，在記憶體堆疊層的正面上形成的更多字元線接觸點可增加了互連佈線（例如字元線扇出設計）的複雜性。
根據本案公開的各種實施例，其提供了具有彎折的背面字元線的3D記憶體元件。這裡公開的記憶體堆疊層結構允許朝向元件基底兩側的互連佈線（例如字元線扇出電路），從而增加佈線靈活性，降低互連密度，節省核心陣列的晶片面積，以及擴大製程容限範圍。在一些實施例中，記憶體單元（例如3D NAND記憶體串）通過元件基底兩側上的記憶體堆疊層形成，這也增加了記憶體單元密度。此外，字元線接觸點可以與字元線一體形成，而無需專門的接觸點形成製程，以降低成本並在字元線觸點與字元線之間具有較低的介面電阻實現更好的電性。
第1A圖圖示出了根據本案的一些實施例中具有彎折背面字元線的示例性3D記憶體元件100的橫截面。3D記憶體元件100可包括基底102，基底102可包括矽（例如單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、覆矽絕緣體（SOI）或任何其它合適的材料。在一些實施例中，基底102是薄化後的基底，其可通過研磨、濕/乾蝕刻、化學機械拋光（CMP）或其任何組合而從正常厚度減薄的。在一些實施例中，基底102是載片晶圓（也稱為支撐晶圓），其不包括在其上形成的任何半導體器件，例如其可以包括玻璃或石英。
3D記憶體元件100可以包括在基底102的至少一個邊緣118/120上方並且橫向延伸超過基底102的至少一個邊緣118/120的半導體層104。如第1A圖中所示，半導體層104橫向延伸超過基底102的兩個邊緣118和120。注意，x軸和y軸被添加到第1A途中，以進一步圖示出3D記憶體元件100中部件的空間關係。基底102包括在x方向（橫向方向或寬度方向）上橫向延伸的兩個側表面（例如頂面和底面）。如本文中所使用的，半導體元件（例如3D記憶體元件100）的一個部件（例如層或元件）是否在另一部件（例如層或元件）「上」、「之上」或「下方」是在基底在y方向上（垂直方向或厚度方向）被定位於半導體元件在y方向上的最低平面中時相對於半導體元件（例如基底102）的基底來確定的。綜觀本案，其應用了用於描述空間關係的相同概念。
半導體層104可包括矽（例如多晶矽、非晶矽、單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）或任何其他合適的半導體材料。在一些實施例中，半導體層104包括多晶矽。根據一些實施例，半導體層104的一部分或全部通過任何合適的摻雜劑以所欲的摻雜等級進行摻雜。例如，半導體層104可以是摻雜多晶矽層。在一些實施例中，半導體層104的厚度不大於約1 µm，例如1 µm。在一些實施例中，半導體層104的厚度在約10 nm與約1 µm之間，例如在10 nm與1 µm之間（例如，10 nm，20 nm，30 nm，40 nm，50 nm，60 nm，70 nm，80 nm，90 nm，100 nm，200 nm，300 nm，400 nm，500 nm，600 nm，700 nm，800 nm，900 nm，1 µm，由任何這些值限定下限的任何範圍，或由這些值中的任何兩個限定的任何範圍）。在一些實施例中，半導體層104延伸超出基底102的距離（即半導體層104的邊緣114或116與基底102的相應邊緣118或120之間的距離）在約5 µm與約10 µm之間，例如在5 µm與10 µm之間（例如，5 µm，6 µm，7 µm，8 µm，9 µm，10 µm，由任何這些值限定下限的任何範圍，或由這些值中的任何兩個限定的任何範圍）。
半導體層104可以用作3D記憶體元件100的源極（例如陣列共源極（ACS））以及用於形成雙側彎折字元線的支撐結構，如下面詳細描述者。因此，半導體層104在此也可稱為3D記憶體元件100的「源極板」104。
在一些實施例中，3D記憶體元件100還包括設置在基底102與半導體層104之間的襯層106。襯層106可以包括氧化矽。在一些實施例中，襯層106是包括多個介電層的複合介電層，例如多個氧化矽層或具有氧化矽層、氧氮化矽層和/或高介電常數的（高k）介電層的氧化矽層。
3D記憶體元件100還可以包括記憶體堆疊層108。記憶體堆疊層108可以是堆疊的記憶體結構，通過該堆疊記憶體結構形成記憶體串（例如，NAND記憶體串130和140）。在一些實施例中，記憶體堆疊層108包括垂直地堆疊的多個交錯的導電層110和介電層112。在一些實施例中，3D記憶體元件100是NAND快閃記憶體設備，其中記憶體單元被提供於NAND記憶體串130和140與3D記憶體元件100的導電層110的交叉點處。記憶體堆疊層108中的導電層110和介電層112成對的數量（例如，32、64、96或128）可以設置3D記憶體元件100中的記憶體單元的數量。
導電層110可各自具有相同的厚度或具有不同的厚度。類似地，介電層112可各自具有相同的厚度或具有不同的厚度。導電層110可包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽（多晶矽）、摻雜矽、矽化物或其任何組合。在一個示例中，所述導電層110中的每個包括金屬，例如鎢。在另一個示例中，每個所述的導電層110包括摻雜多晶矽。介電層112可包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一個示例中，每個介電層112包括氧化矽。
如第1A圖中所示，根據一些實施例，記憶體堆疊層108的交錯的導電層110和介電層112位於半導體層（源極板）104的正面上方並且在半導體層（源極板）104的背面下方延伸。本文中提到的半導體層（源極板）104的正面是半導體層（源極板）104的兩個主側面（在兩個邊緣114和116之間延伸）中的在y方向更遠離基底102的一個，而本文中提到的半導體層（源極板）104的背面是半導體層（源極板）104的兩個主側面（在兩個邊緣114和116之間延伸）中的在y方向更靠近基底102的一個。每個導電層110和介電層112可以橫向延伸超過半導體層（源極板）104的正面處的半導體層（源極板）104的至少一個邊緣114/116。如第1A圖中所示，在一些實施例中，每個導電層110和介電層112可以在半導體層（源極板）104的正面橫向延伸超過半導體層（源極板）104的兩個邊緣114和116。也就是說，根據一些實施例，每個導電層110和介電層112的尺寸大於半導體層（源極板）104在x方向上的尺寸，半導體層104在x方向上的尺寸繼而大於基底102在x方向上的尺寸。因此，記憶體堆疊層108可以在x方向上延伸超出半導體層（源極板）104的整個正面。
在一些實施例中，記憶體堆疊層108的交錯的導電層110和介電層112沿著半導體層（源極板）104的至少一個邊緣114/116垂直延伸。如第1A圖中所示，存儲堆疊層108的交錯的導電層110和介電層112可以沿半導體層（源極板）104的兩個邊緣114和116垂直延伸。在一些實施例中，記憶體堆疊層108的交錯的導電層110和介電層112進一步延伸到半導體層（源極板）104的背面下方。也就是說，根據一些實施例，基底102和記憶體堆疊層108交錯的導電層110和介電層112的一部分會被設置在半導體層（源極板）104的背面下方。在一些實施例中，記憶體堆疊層108交錯的導電層110和介電層112的部分在x方向上會被設置在基底102的左側和右側。換句話說，根據一些實施例，記憶體堆疊層108在x方向上在半導體層（源極板）104的背面的一部分上但不是在其整體上延伸。
如第1A圖中所示，每個導電層110和介電層112在側視圖中可以具有連續彎折形狀體，所述連續彎折形狀體包括在半導體層（源極板）104的正面上方的第一橫向部分122，在半導體層（源極板）104背面下方的第二橫向部分124和連接第一和第二橫向部分122和124的垂直部分126。在一些實施例中，每個導電層110或介電層112的第一橫向部分122在x方向上分別比每個導電層110或介電層112的第二橫向部分124長。在一些實施例中，每個導電層110或介電層112的垂直部分126在y方向上比半導體層（源極板）104的厚度更長。每個導電層110的第一和第二橫向部分122和124以及垂直部分126可以形成（例如作為）在半導體層（源極板）104的正面和背面之間延伸的彎折字元線。3D記憶體元件100的每個彎折字元線可以在半導體層（源極板）104的正面橫向延伸超過半導體層（源極板）104的邊緣114和116，例如通過其第一橫向部分122。每個彎折字元線可以沿著半導體層（源極板）104的至少一個邊緣114/116垂直延伸，例如，通過其垂直部分126。如圖1A中所示，在一些實施例中，每個彎折字元線沿著半導體層（源極板）104的兩個邊緣114和116垂直延伸。與僅具有且/或僅設置在正面的筆直型態字元線的一些現有3D記憶體元件不同，本發明的3D記憶體元件100包括在正面和背面之間延伸的彎折字元線。
3D記憶體元件100的每個導電層110可以是由相同導電材料製成的連續層，包括但不限於金屬或摻雜多晶矽。除了彎折字元線之外，根據一些實施例，每個導電層110還包括字元線接觸點128，字元線接觸點128連接到彎折字元線並且在半導體層（源極板）104的背面下方垂直延伸。如第1A圖中所示，導電層110還可以在半導體層（源極板）104的背面下方垂直延伸，以形成（例如作為）多個字元線接觸點128。每個字元線接觸點128在3D記憶體元件100的背面上垂直（例如在y方向上）延伸，用於字元線扇出設計。與具有單獨的字元線和字元線接觸點的一些現有3D記憶體元件不同，3D記憶體元件100包括導電層110，每個導電層110是由相同導電材料製成的連續層，用作字元線和字元線接觸點兩者。
如在第1A圖中所示，3D記憶體元件100可以包括多個NAND記憶體串130和140，每個NAND記憶體串130和140垂直地延伸穿過交錯的導電層110和介電層112。根據一些實施例，每個NAND記憶體串130或140與半導體層（源極板）104接觸。NAND記憶體串130和140可以設置在半導體層（源極板）104的正面上方（這裡稱為前NAND記憶體串130）以及半導體層（源極板）104的背面下方（在此稱為後NAND記憶體串140）。每個前NAND記憶體串130可包括填充有半導體材料（例如形成半導體通道132）和介電材料（例如形成記憶體膜134）的通道孔。在一些實施例中，半導體通道132包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜134是複合層，包括穿隧層，儲存層（也稱為「電荷捕獲/儲存層」）和阻隔層。每個前NAND記憶體串130可以具有圓柱形狀（例如柱形）。根據一些實施例，半導體通道132、穿隧層、儲存層和記憶體膜134的阻隔層按此順序從柱的中心朝向外表面徑向佈置。穿隧層可包括氧化矽、氮氧化矽或其任何組合。儲存層可包括氮化矽、氮氧化矽、矽或其任何組合。阻隔層可包括氧化矽、氮氧化矽、高k介電質或其任何組合。
在一些實施例中，每個前NAND記憶體串130還包括位於通道孔下部（例如在下端）的半導體插塞136。半導體插塞136可包括半導體材料，例如多晶矽。半導體插塞136可以與半導體層（源極板）104接觸，並且作為由前NAND記憶體串130的源極選擇閘極控制的通道。在一些實施例中，每個前NAND記憶體串130還包括位於通道孔上部（例如在上端）的通道插塞138。在一些實施例中，通道插塞138可以作為前NAND記憶體串130的汲極。
與僅具有前NAND記憶體串的一些現有3D記憶體元件不同，3D記憶體元件100還可包括設置在半導體層（源極板）104的背面下方的後NAND記憶體串140，因為彎折的字元線可以在半導體層（源極板）104的背面下方延伸。類似於前NAND記憶體串130，每個後NAND記憶體串140包括半導體通道142和記憶體膜144。每個後NAND記憶體串140可以具有圓柱形狀（例如柱形）。根據一些實施例，半導體通道142、穿隧層、儲存層和記憶體膜144的阻隔層按此順序從柱的中心朝向外表面徑向佈置。
在一些實施例中，每個後NAND記憶體串140還包括位於通道孔上部（例如在上端）的半導體插塞146。半導體插塞146可包括半導體材料，例如多晶矽。半導體插塞146可以與半導體層（源極板）104接觸，並且作為由後NAND記憶體串140的源極選擇閘極控制的通道。在一些實施例中，每個後NAND記憶體串140還包括位於通道孔下部（例如，在下端）的通道插塞148。在一些實施例中，通道插塞148可以作為後NAND記憶體串140的汲極。
在一些實施例中，3D記憶體元件100是單片3D記憶體元件的一部分，其中，單片3D記憶體元件的部件（例如記憶體單元和週邊設備）形成在單個基底（例如基底102）上。可以在記憶體堆疊層108上方形成週邊設備（未示出），例如用於便於3D記憶體元件100運作的任何合適的數位、類比和/或混合訊號週邊電路。在一些實施例中，3D記憶體元件100是非單片3D記憶體元件的一部分，其中部件分別在不同的基底上形成，並且然後被以面對面的方式、面對背的方式或者背對背的方式結合。週邊電路（未示出）可以形成在與基底102不同的單獨基底上。作為結合的非單片3D記憶體元件一部分，基底102可以是薄化後的基底（其不是結合的非單片3D記憶體元件基底），並且後段製程（BEOL）互連的非單片3D記憶體元件可以形成在薄化基底102的背面上。然而，3D記憶體元件100可以是單片或非單片3D記憶體元件的一部分，而不管3D記憶體元件100是在週邊設備之上還是之下（未示出）。為便於參考，第1A圖描繪出了3D記憶體元件100的狀態，其中基底102在y方向上位於半導體層（源極板）104下方。還應理解，儘管未在第1A圖中示出，但是3D記憶體元件100的額外部件可以形成為3D記憶體元件100的一部分，包括但不限於閘極線狹縫開口/源極接觸點、虛設通道、局部互連結構、互連層（例如BEOL互連層）等。
第1B圖圖示出了根據一些實施例中具有彎折背面字元線的另一示例性3D記憶體元件101的橫截面。與沿著半導體層（源極板）104的兩個邊緣114和116形成彎折的字元線的第1A圖中不同，第1B圖中的3D記憶體元件101包括沿著半導體層（源極板）104的一個邊緣114形成的彎折字元線。3D記憶體元件101的其餘部件基本上類似於第1A圖中3D記憶體元件100中的對應物，於此不再贅述。
如第1B圖中所示，根據一些實施例，基底103上方的半導體層（源極板）104橫向延伸超過基底103的一個邊緣118。半導體層（源極板）104的一個邊緣116可以與基底103的另一個邊緣120對齊。結果，根據一些實施例，每個導電層110和介電層112橫向延伸超出半導體層（源極板）104的正面處的半導體層（源極板）104的一個邊緣114而不超出另一個邊緣116。交錯的導電層110和介電層112可以沿著半導體層（源極板）104的一個邊緣114而不是另一個邊緣116垂直延伸。因此，根據一些實施例，彎折的字元線（包括導電層110的第一和第二橫向部分122和124以及垂直部分126）在半導體層（源極板）104的正面橫向延伸超出半導體層（源極板）104的一個邊緣114，而不超出另一個邊緣116。彎折的字元線可以沿著半導體層（源極板）104的一個邊緣114而不是另一個邊緣116垂直延伸。除了彎折字元線之外，根據一些實施例，每個導電層110還包括多個字元線接觸點128，字元線接觸點128連接到彎折字元線並且在半導體層（源極板）104的背面下方垂直延伸。
第2A-2G圖圖示出了根據一些實施例中用於形成具有彎折背面字元線的示例性3D記憶體元件的製程。第3圖是根據一些實施例中用於形成具有彎折背面字元線的示例性3D記憶體元件的方法流程圖。第2A-2G圖和第3圖中所描繪的3D記憶體元件的示例包括第1A圖中描繪的3D記憶體元件100。將一起描述第2A-2G圖和第3圖。應當理解，方法300中示出的操作不是窮舉性質的，其可以在任何所示操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或者以與第3圖中所示不同的循序執行。
參考第3圖，方法300於操作302開始，其中在基底的至少一個邊緣上形成凹口。在一些實施例中，兩個凹口分別形成在基底的兩個邊緣上。凹口的深度可以大於導電層和介電層的組合厚度的兩倍。
如第2A圖中所示，在基底202上形成襯層204。基底202可以是矽基底或載片晶圓。襯層204可包括氧化矽，例如四乙氧基矽烷（TEOS）、氧化矽、或任何其他介電質材料，其包括但不限於氮化矽、氮氧化矽或其任何組合。襯層204可以通過一或多種薄膜沉積製程形成，包括但不限於臨場蒸氣產生（ISSG）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、旋塗或其任何組合。可以通過旋塗在襯層204上形成光致抗蝕劑層（未示出）。光致抗蝕劑層可以是任何合適類型的正型或負型光致抗蝕劑。在一些實施例中，在襯層204與光致抗蝕劑層之間形成硬遮罩層（例如非晶碳膜），底部抗反射塗層（BARC）和/或介電抗反射塗層（DARC）。
光致抗蝕劑層可以通過光刻和顯影來圖案化，並且被用作為蝕刻遮罩，以通過濕蝕刻和/或乾蝕刻來蝕刻襯層204和基底202的裸露部分。可以使用任何合適的蝕刻劑（例如濕蝕刻和/或乾蝕刻）來去除裸露部分中的襯層204的整個厚度和基底202的特定厚度，以分別在基底202的兩個邊緣上形成兩個凹口206和208（例如深槽隔離結構（DTI）），例如用於形成如第1A圖中所示的3D記憶體元件100。每個凹口206或208在x方向上的寬度可以由經圖案化的光致抗蝕劑層來控制。應該理解，在一些實施例中，光致抗蝕劑層可以被圖案化為覆蓋凹口206和208中的一個，使得僅可以在基底202的一個邊緣上形成一個凹口206或208，例如用於形成如第1B圖中所示的3D記憶體元件101。為了便於描述，第2A-2G圖分別示出了在基底202的兩個邊緣上包括兩個凹口206和208的製程。相同的製程可用於製造如第1B圖中所示的3D記憶體元件101，僅包括在基底202的一個邊緣上的一個凹口。
每個凹口206或208在y方向上的深度可以名義上相同。可以通過蝕刻速率和/或蝕刻時間來控制深度（例如基底202的蝕刻厚度）。在一些實施例中，每個凹口206或208的深度大於要在記憶體堆疊層中形成的導電層和介電層的組合厚度的兩倍。例如，如果導電層和介電層的組合厚度是5 µm，則每個凹口206或208的深度可以大於10 µm。在一些實施例中，通過針對基底202的任何合適的非等向性蝕刻製程（例如反應離子蝕刻（RIE））來使每個凹口206或208的側壁輪廓盡可能地筆直。在形成凹口206和208之後，可以通過一或多個蝕刻製程去除襯層204上方的一或多個剩餘層（例如光致抗蝕劑層）以裸露襯層204，如第2A圖中所示。
方法300來到操作304，如第3圖中所示，其中在基底上方並且橫向延伸超出基底的至少一個邊緣而將半導體層形成為覆蓋凹口。在一些實施例中，為了形成半導體層，用凹口犧牲層來填充凹口，在基底和凹口犧牲層上方沉積半導體層，並去除凹口中的凹口犧牲層。
如第2B圖中所示，每個凹口206或208（如第2A圖中所示）填充有凹口犧牲層210。凹口犧牲層210可包括對基底202的材料具有高蝕刻（濕蝕刻或乾蝕刻）選擇性的任何材料。例如，基底202可以是矽基底，並且凹口犧牲層210可以包括氧化矽、碳、聚合物或光致抗蝕劑。在一些實施例中，通過一或多個薄膜沉積製程來形成凹口犧牲層210，包括但不限於CVD、PVD、ALD、電鍍、無電極電鍍、旋塗或其任何組合，然後進行平坦化製程，例如CMP，以去除凹口206或208外部的多餘凹口犧牲層210。結果，可以僅在凹口206和208中形成凹口犧牲層210並填充每個凹口206或208，使得凹口犧牲層210的頂面與襯層204的頂面齊平，如第2B圖中所示。
如第2C圖中所示，半導體層214形成在基底202上方並橫向延伸超過基底202的兩個邊緣以覆蓋凹口206和208。根據一些實施例，半導體層214包括多晶矽。在一些實施例中，半導體層214通過一或多個薄膜沉積製程沉積在焊墊層204和凹口犧牲層210上（如第2B圖所示），所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電極電鍍或其任何組合。之後，凹口206和208中的凹口犧牲層210可以通過如濕蝕刻、乾蝕刻、聚合物灰化、光致抗蝕劑剝離等方式來去除，這取決於凹口犧牲層210的材料。在一些實施例中，去除其兩個邊緣處的半導體層214的一部分以裸露下面的凹口犧牲層210，使得蝕刻劑可以施加到凹口犧牲層210。可以通過在上面形成的另一蝕刻遮罩（例如另一光阻層）來對半導體層214的被去除部分進行圖案化。結果，凹口206和208可以重新打開，如第2C圖中所示。根據一些實施例，每個凹口206或208的頂面由半導體層214形成，並且每個凹口206或208的底面和側面由基底202形成。在一些實施例中，使用離子佈植和/或熱擴散，通過任何合適的摻雜劑以所欲的摻雜等級來對半導體層214進行摻雜。
方法300前進到操作306，如第3圖中所示，其中沿著半導體層的正面和至少一個邊緣並沿著凹口的頂面、側面和底面形成多個交錯的導電層和介電層。在一些實施例中，例如使用ALD交替地沉積所述多個導電層和介電層。在一些實施例中，每個導電層包括摻雜過的多晶矽，並且每個介電層包括氧化矽。
如第2D圖中所示，沿著半導體層214的正面和兩個邊緣並沿著每個凹口206或208的頂面、側面和底面形成多個導電層218和介電層220（如第2C圖中所示）。每個導電層218可以包括金屬或摻雜多晶矽，並且每個介電層220可以包括氧化矽、氮化矽和/或氮氧化矽。在一些實施例中，每個導電層218包括摻雜多晶矽，並且每個介電層220包括氧化矽。導電層218和介電層220可以通過一或多種薄膜沉積製程來交替地沉積，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電極電鍍或其任何組合。可以控制沉積速率和/或沉積時間以控制每個導電層218和每個介電層220的厚度。在一些實施例中，導電層218和介電層220的每個對的組合厚度名義上相同。如上所述，根據一些實施例，每對導電層218和介電層220的組合厚度小於每個凹口206或208的一半深度的，使得可以在凹口206和208中形成至少一對導電層218和介電層220，如第2D圖所示。
在一些實施例中，使用ALD交替地沉積導電層218和介電層220。ALD是一種薄膜沉積技術，其基於順序使用氣相化學過程以使表面裸露於交替的氣態物質（前體）。ALD可用於生產非常薄的共形薄膜，其精確地控制薄膜的厚度和成分並且可能形成原子層級的均勻薄膜。可以使用ALD沿著半導體層214的正面和兩個邊緣以及沿著每個凹口206或208的頂面、側面和底面來沉積具有良好控制的厚度和表面均勻性的導電層218和介電層220。也就是說，可以使用ALD循著半導體層214和基底202的輪廓來共形地沉積堆疊的連續層。在一些實施例中，每個凹口206或208的一部分未被導電層218和介電層220填充，分別在凹口206和208中留下凹槽222和224。
方法300前進到操作308，如第3圖中所示，其中去除基底的一部分以裸露出半導體層下方交錯的導電層和介電層。在一些實施例中，為了去除基底的一部分，在交錯的導電層和介電層上方沉積蝕刻停止層，並且基底被薄化至蝕刻停止層停止。蝕刻停止層可包括多晶矽。在一些實施例中，去除所述基底的一部分，使得所述凹口和所述側面的一部分和所述底面被去除。
如第2E圖中所示，在交錯的導電層218和介電層220上沉積蝕刻停止層226。在一些實施例中，蝕刻停止層226包括多晶矽。蝕刻停止層226可以通過一或多種薄膜沉積製程來沉積，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電極電鍍或其任何組合。在一些實施例中，可以使用ALD沉積蝕刻停止層226，使得蝕刻停止層226可以共形地塗覆以填充凹槽222和224（如第2D圖中所示）。
如第2F圖中所示，移除基底202的一部分以裸露出交錯的導電層218（例如作為字元線接觸點228）和半導體層214下方的介電層220。基底202可以被薄化至蝕刻停止層226停止。在一些實施例中，通過CMP、乾蝕刻和/或濕法蝕刻來減薄基底202，並且蝕刻停止層226用作CMP蝕刻停止層和/或用於濕法蝕刻的硬遮罩。在一些實施例中，移除基底202的一部分，使得所述凹口206或208和所述側面的一部分和所述底面被去除。可以通過蝕刻停止層226來控制薄化程度。例如，可以去除蝕刻停止層226下方的基底202的部分以及蝕刻停止層226下方的交錯的導電層218和介電層220部分以裸露出字元線接觸點228（即導電層218在半導體層214背面下方垂直延伸的一部分）。根據一些實施例，在基底202減薄之後，可通過如濕蝕刻和/或乾蝕刻去除蝕刻停止層226。
返回參考第3圖中方法300的操作306，在一些實施例中，為了形成多個交錯的導電層和介電層，沿半導體層的正面和至少一個邊緣並且沿著凹口的頂面、側面和底面交替地沉積多個犧牲層和介電層，並且用多個導電層替換犧牲層。可以使用ALD交替地沉積多個犧牲層和介電層。在一些實施例中，每個犧牲層包括氮化矽，每個介電層包括氧化矽，並且每個導電層包括金屬。在操作308，在一些實施例中，去除基底的一部分以裸露出半導體層下方的交錯犧牲層和介電層。為了去除基底的一部分，可以在交錯的犧牲層和介電層上方沉積蝕刻停止層，並且可以薄化基底，直至蝕刻停止層停止。
如第2D圖中所示，在一些實施例中，沿著半導體層214的正面和兩個邊緣並沿著每個凹口206或208的頂面、側面和底面形成多個犧牲層218和介電層220（如第2C圖中所示）。每個犧牲層218可以包括第一介電質，例如氮化矽，並且每個介電層220可以包括除第一介電質之外的第二介電質，例如氧化矽。犧牲層218和介電層220可以通過一或多種薄膜沉積製程來交替地沉積，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電極電鍍或其任何組合。可以控制沉積速率和/或沉積時間來控制每個犧牲層218和每個介電層220的厚度。在一些實施例中，每對犧牲層218和介電層220的組合厚度名義上相同。如上所述，根據一些實施例，每對犧牲層218和介電層220的組合厚度小於每個凹口206或208的一半深度，使得可以在凹口206和208中形成至少一對犧牲層218和介電層220。
在一些實施例中，使用ALD交替地沉積犧牲層218和介電層220。可以使用ALD沿著半導體層214的正面和兩個邊緣以及沿著每個凹口206或208的頂面、側面和底面來沉積具有良好控制的厚度和表面均勻性的犧牲層218和介電層220。也就是說，可以使用ALD循著半導體層214和基底202的輪廓來共形地沉積堆疊的連續層。在一些實施例中，每個凹口206或208的一部分未被犧牲層218和介電層220填充，從而在相應的凹口206或208中留下凹槽222和224。
如第2E圖中所示，在一些實施例中，在交錯的犧牲層218和介電層220上沉積蝕刻停止層226。在一些實施例中，蝕刻停止層226包括多晶矽。蝕刻停止層226可以通過一或多種薄膜沉積工藝來沉積，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電極電鍍或其任何組合。在一些實施例中，可以使用ALD沉積蝕刻停止層226，使得蝕刻停止層226可以共形地塗覆以填充凹槽222和224（如第2D圖中所示）。
如第2F圖所示，在一些實施例中，移除基底202的一部分以裸露半導體層214下方交錯的犧牲層218和介電層220。基底202可以被減薄至蝕刻停止層226處停止。在一些實施例中，通過CMP、乾蝕刻和/或濕蝕刻來減薄基底202，並且蝕刻停止層226作為CMP蝕刻停止層和/或用於濕蝕刻的硬遮罩。在一些實施例中，移除基底202的一部分，使得所述凹口206或208和所述側面的一部分和所述底面被去除。可以通過蝕刻停止層226來控制薄化程度。例如，可以去除蝕刻停止層226下方的基底202部分以及蝕刻停止層226下方交錯的犧牲層218和介電層220部分以裸露犧牲層218在半導體層214背面下方垂直延伸的一部分。根據一些實施例，在基底202減薄之後，可通過如濕蝕刻和/或乾蝕刻等方式去除蝕刻停止層226。
如第2G圖所示，在一些實施例中，形成一或多個狹縫開口230，每個狹縫開口230垂直延伸穿過交錯的犧牲層218和介電層220。狹縫開口230可以通過濕蝕刻和/或乾蝕刻製程來形成，例如深RIE，以形成用於隨後的閘極替換製程的路徑，閘極替換製程會用導電層232替換犧牲層218（如第2F圖所示）。利用導電層232替換犧牲層218可以通過對介電層220（例如氧化矽）有選擇性的濕蝕刻製程來移除犧牲層218（例如氮化矽）並用導電層232填充移除後的空位來達成。導電層232可包括金屬，例如鎢。可以通過PVD、CVD、ALD、任何其他合適的製程或其任何組合來沉積導電層232。結果，在閘極替換製程之後，在半導體層214背面下方垂直延伸的犧牲層218的部分可以變為字元線接觸點236。
應當理解，閱者可以從本文容易地領會形成3D記憶體元件的其他部件（例如NAND記憶體串，局部互連結構和週邊電路）的細節，於此不再多加贅述。例如，可以在交錯的導電層和介電層沉積之後並且在基底的晶背薄化製程之前形成至少一些NAND記憶體串和局部互連結構。
根據本案的一個面向，一種3D記憶體元件包括：基底；在所述基底上方並且橫向延伸超出所述基底的至少一個邊緣的半導體層；在所述半導體層的正面上方並且在所述半導體層的背面下方延伸的多個交錯的導電層和介電層；以及多個記憶體串，每個記憶體串垂直地延伸穿過所述交錯的導電層和介電層並與所述半導體層接觸。
在一些實施例中，所述導電層還在半導體層的背面下方垂直延伸，以形成多個字元線接觸點。
在一些實施例中，每個所述導電層和所述介電層在所述半導體層的正面橫向延伸超出所述半導體層的至少一個邊緣。
在一些實施例中，所述半導體層包括多晶矽。在一些實施例中，所述半導體層的厚度不大於約1 µm。
在一些實施例中，所述半導體層橫向延伸超出基底的兩個邊緣。在一些實施例中，每個所述導電層和所述介電層在所述半導體層的正面橫向延伸超出所述半導體層的兩個邊緣。
在一些實施例中，所述交錯的導電層和介電層沿著半導體層的至少一個邊緣垂直延伸。
在一些實施例中，每個所述導電層和所述介電層在側視圖中具有連續彎折形狀體，所述連續彎折形狀體包括在半導體層正面上方的第一橫向部分，在半導體層背面下方的第二橫向部分，以及連接第一和第二橫向部分的垂直部分。在一些實施例中，所述第一橫向部分比所述第二橫向部分長。
在一些實施例中，所述多個記憶體串包括在半導體層正面上方的第一記憶體串和在半導體層背面下方的第二記憶體串。
在一些實施例中，每個所述導電層包括金屬或摻雜多晶矽。
根據本案的另一面向，一種3D記憶體元件包括：源極板；記憶體堆疊層，其包括多個交錯的導電層和介電層；以及多個記憶體串，每個記憶體串垂直地延伸穿過所述記憶體堆疊層並與源極板接觸。每個導電層包括（i）彎折字元線，其在所述源極板的正面與背面之間延伸，以及（ii）字元線接觸點，其被連接到所述彎折字元線並且在所述源極板的背面下方垂直延伸。
在一些實施例中，所述源極板包括多晶矽。在一些實施例中，所述源極板的厚度不大於約1 µm。
在一些實施例中，每個導電層是由相同導電材料製成的連續層。在一些實施例中，所述導電材料包括金屬或摻雜多晶矽。
在一些實施例中，所述彎折字元線在所述源極板的正面橫向延伸超過所述源極板的兩個邊緣。
在一些實施例中，所述彎折字元線沿著所述源極板的至少一個邊緣垂直延伸。
在一些實施例中，所述多個記憶體串包括在源極板的正面上方的第一記憶體串和在源極板的背面下方的第二記憶體串。
根據本案的又一面向，一種3D記憶體元件包括：源極板；記憶體堆疊層，其包括在源極板的正面上方並且在源極板的背面下方延伸的多個交錯的導電層和介電層；第一記憶體串，其垂直延伸通過所述記憶體堆疊層並在所述源極板正面上方與所述源極板接觸；以及第二記憶體串，其垂直延伸通過所述記憶體堆疊層並且在所述源極板背面下方與所述源極板接觸。
在一些實施例中，每個導電層包括（i）彎折字元線，其在所述源極板的正面與背面之間延伸，以及（ii）字元線接觸點，其被連接到所述彎折字元線並且在所述源極板的背面下方垂直延伸。
在一些實施例中，所述源極板包括多晶矽。在一些實施例中，所述源極板的厚度不大於約1 µm。
在一些實施例中，每個導電層是由相同導電材料製成的連續層。在一些實施例中，所述導電材料包括金屬或摻雜多晶矽。
對具體實施例的前述描述將揭示本案公開的一般性質，他人可以通過應用本領域技術範圍內的知識，針對各種應用容易地修改和/或調整這樣的具體實施例，而無需過度實驗，而不離開從本案公開的一般概念來看。因此，基於本文給出的教導和指導，這些調整和修改旨在落入所公開實施例的等價方案的含義和範圍內。應理解，本文中的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
上文已經借助於功能區塊描述了本案的實施例，功能區塊例示出了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能區塊的邊界。可以限定替代的邊界，只要適當進行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本案的一或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本案和其所附之申請專利範圍。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件 102, 103:基底 104:半導體層（源極板） 106:襯層 108:記憶體堆疊層 110:導電層 112:介電層 114, 116, 118, 120:邊緣 122:第一橫向部分 124:第二橫向部分 126:垂直部分 128:字元線接觸點 130:NAND記憶體串 132:半導體通道 134:記憶體膜 136:半導體插塞 138:通道插塞 140:NAND記憶體串 142:半導體通道 144:記憶體膜 146:半導體插塞 148:通道插塞 202:基底 204:襯層 206, 208:凹口 210:凹口犧牲層 214:半導體層 218:導電層/犧牲層 220:介電層 222, 224:凹槽 226:蝕刻停止層 228:字元線接觸點 230:狹縫開口 232:導電層 236:字元線接觸點 300:方法 302, 304, 306, 308:操作
隨圖在此併入並且形成說明書的一部分，其中圖示了本文公開的實施例，並且與說明書一起進一步用於解釋本發明的原理並使得相關領域的技術人員能夠製作和使用本發明。 第1A圖圖示出根據一些實施例的具有彎折背面字元線的示例性3D記憶體元件的橫截面。 第1B圖圖示出根據一些實施例的具有彎折背面字元線的另一示例性3D記憶體元件的橫截面。 第2A-2G圖圖示出根據一些實施例的用於形成具有彎折背面字元線的示例性3D記憶體元件的製程。 第3圖是根據一些實施例的用於形成具有彎折背面字元線的示例性3D記憶體元件的方法的流程圖。 後文中將參考附圖來描述本案公開的實施例。
100:3D記憶體元件
102:基底
104:半導體層(源極板)
106:襯層
108:記憶體堆疊層
110:導電層
112:介電層
114,116,118,120:邊緣
122:第一橫向部分
124:第二橫向部分
126:垂直部分
128:字元線接觸點
130:NAND記憶體串
132:半導體通道
134:記憶體膜
136:半導體插塞
138:通道插塞
140:NAND記憶體串
142:半導體通道
144:記憶體膜
146:半導體插塞
148:通道插塞

Claims (20)

  1. 一種三維（3D）記憶體元件，包括： 基底； 位在該基底上方並且橫向延伸超出該基底的至少一個邊緣的半導體層； 在該半導體層的正面上方延伸並且在該半導體層的背面下方延伸的多個交錯的導電層和介電層；以及 多個記憶體串，每個該記憶體串垂直地延伸穿過該交錯的導電層和介電層並與該半導體層接觸。
  2. 根據申請專利範圍第1項所述的3D記憶體元件，其中該導電層還在該半導體層的背面下方垂直延伸，以形成多個字元線接觸點。
  3. 根據申請專利範圍第1項所述的3D記憶體元件，其中每個該導電層和該介電層在該半導體層的正面橫向延伸超出該半導體層的至少一個邊緣。
  4. 根據申請專利範圍第1項所述的3D記憶體元件，其中該半導體層包括多晶矽。
  5. 根據申請專利範圍第1項所述的3D記憶體元件，其中該半導體層的厚度不大於1 µm。
  6. 根據申請專利範圍第1項所述的3D記憶體元件，其中該半導體層橫向延伸超出該基底的兩個邊緣。
  7. 根據申請專利範圍第6項所述的3D記憶體元件，其中每個該導電層和該介電層在該半導體層的正面橫向延伸超出該半導體層的兩個邊緣。
  8. 根據申請專利範圍第1項所述的3D記憶體元件，其中該交錯的導電層和介電層沿著該半導體層的至少一個邊緣垂直延伸。
  9. 根據申請專利範圍第1項所述的3D記憶體元件，其中每個該導電層和該介電層在側視圖中具有連續彎折形狀體，該連續彎折形狀體包括在該半導體層的正面上方的第一橫向部分、在該半導體層的背面下方的第二橫向部分、以及連接該第一橫向部分和該第二橫向部分的垂直部分。
  10. 根據申請專利範圍第9項所述的3D記憶體元件，其中該第一橫向部分比該第二橫向部分長。
  11. 根據申請專利範圍第1項所述的3D記憶體元件，其中該多個記憶體串包括在該半導體層的正面上方的第一記憶體串和在該半導體層的背面下方的第二記憶體串。
  12. 根據申請專利範圍第1項所述的3D記憶體元件，其中每個該導電層包括金屬或摻雜多晶矽。
  13. 一種三維（3D）記憶體元件，包括： 源極板； 記憶體堆疊層，包括多個交錯的導電層和介電層；以及 多個記憶體串，每個該記憶體串垂直延伸通過該記憶體堆疊層並與該源極板接觸， 其中每個該導電層包括（i）彎折字元線，在該源極板的正面與背面之間延伸，以及（ii）字元線接觸點，被連接到該彎折字元線並且在該源極板的背面下方垂直延伸。
  14. 根據申請專利範圍第13項所述的3D記憶體元件，其中該源極板包括多晶矽。
  15. 根據申請專利範圍第13項所述的3D記憶體元件，其中該源極板的厚度不大於1 µm。
  16. 根據申請專利範圍第13項所述的3D記憶體元件，其中每個該導電層是由相同導電材料製成的連續層。
  17. 根據申請專利範圍第13項所述的3D記憶體元件，其中該彎折字元線在該源極板的正面橫向延伸超過該源極板的兩個邊緣。
  18. 根據申請專利範圍第13項所述的3D記憶體元件，其中該彎折字元線沿著該源極板的至少一個邊緣垂直延伸。
  19. 一種三維（3D）記憶體元件，包括： 源極板； 記憶體堆疊層，包括在該源極板的正面上方延伸並且在該源極板的背面下方延伸的多個交錯的導電層和介電層； 第一記憶體串，垂直延伸通過該記憶體堆疊層並且在該源極板的正面上方與該源極板接觸；以及 第二記憶體串，垂直延伸通過該記憶體堆疊層並且在該源極板的背面下方與該源極板接觸。
  20. 根據申請專利範圍第19項所述的3D記憶體元件，其中每個該導電層包括（i）彎折字元線，其在該源極板的正面與背面之間延伸，以及（ii）字元線接觸點，被連接到該彎折字元線並且在該源極板的背面下方垂直延伸。
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