KR102647618B1 - 굴곡된 후면 워드 라인을 갖는 삼차원 메모리 디바이스 - Google Patents

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Abstract

굴곡된 후면 워드 라인을 갖는 삼차원(3D) 메모리 디바이스의 실시형태가 개시된다. 한 예에서, 3D 메모리 디바이스는, 기판, 기판 위에 있으며 기판의 적어도 하나의 에지를 넘어 횡방향으로 연장되는 반도체 층, 반도체 층의 전면 위에 있으며 반도체 층의 후면 아래로 연장되는 복수의 인터리빙된 전도성 층 및 유전체 층, 및 각각이 인터리빙된 전도성 층 및 유전체 층을 통해 수직으로 연장되며 반도체 층과 접촉하는 복수의 메모리 스트링을 포함한다.

Description

굴곡된 후면 워드 라인을 갖는 삼차원 메모리 디바이스
본 개시의 실시형태는 삼차원(three-dimensional; 3D) 메모리 디바이스 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 프로세스를 향상시키는 것에 의해 더 작은 사이즈로 스케일링된다. 그러나, 메모리 셀의 피쳐 사이즈가 하한에 가까워짐에 따라, 평면 프로세스 및 제조 기술은 어렵게 되고 비용이 많이 들게 된다. 결과적으로, 평면 메모리 셀에 대한 메모리 밀도는 상한에 가까워진다.
3D 메모리 아키텍쳐는 평면 메모리 셀에서의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍쳐는 메모리 어레이로의 그리고 그로부터의 신호를 제어하기 위한 주변장치 디바이스(peripheral device)를 포함한다.
굴곡된 후면(backside) 워드 라인을 갖는 3D 메모리 디바이스의 실시형태가 본원에서 개시된다.
하나의 예에서, 3D 메모리 디바이스는, 기판, 기판 위에 있으며 기판의 적어도 하나의 에지를 넘어 횡방향으로 연장되는 반도체 층, 반도체 층의 전면(front side) 위에 있으며 반도체 층의 후면 아래로 연장되는 복수의 인터리빙된(interleaved) 전도성 층 및 유전체 층, 및 각각이 인터리빙된 전도성 층 및 유전체 층을 통해 수직으로 연장되며 반도체 층과 접촉하는 복수의 메모리 스트링(memory string)을 포함한다.
다른 예에서, 3D 메모리 디바이스는 소스 플레이트, 복수의 인터리빙된 전도성 층 및 유전체 층을 포함하는 메모리 스택, 및 각각이 메모리 스택을 통해 수직으로 연장되며 소스 플레이트와 접촉하는 복수의 메모리 스트링을 포함한다. 전도성 층의 각각은, (i) 소스 플레이트의 전면과 후면 사이에서 연장되는 굴곡된 워드 라인, 및 (ii) 굴곡된 워드 라인에 연결되며 소스 플레이트의 후면 아래로 수직으로 연장되는 워드 라인 콘택을 포함한다.
여전히 다른 예에서, 3D 메모리 디바이스는, 소스 플레이트, 소스 플레이트의 전면 위에 있으며 소스 플레이트의 후면 아래로 연장되는 복수의 인터리빙된 전도성 층 및 유전체 층을 포함하는 메모리 스택, 메모리 스택을 통해 수직으로 연장되며 소스 플레이트의 전면 위에서 소스 플레이트와 접촉하는 제1 메모리 스트링, 및 메모리 스택을 통해 수직으로 연장되며 소스 플레이트의 후면 아래에서 소스 플레이트와 접촉하는 제2 메모리 스트링을 포함한다.
본원에서 통합되며 본 명세서의 일부를 형성하는 첨부의 도면은 본 개시의 실시형태를 예시하고, 설명과 함께, 본 개시의 원리를 설명하도록 그리고 관련 기술에서의 숙련된 자가 본 개시를 만들고 사용하는 것을 가능하게 하도록 또한 기능한다.
도 1a는, 몇몇 실시형태에 따른, 굴곡된 후면 워드 라인을 갖는 예시적인 3D 메모리 디바이스의 단면을 예시한다.
도 1b는, 몇몇 실시형태에 따른, 굴곡된 후면 워드 라인을 갖는 다른 예시적인 3D 메모리 디바이스의 단면을 예시한다.
도 2a 내지 도 2g는, 몇몇 실시형태에 따른, 굴곡된 후면 워드 라인을 갖는 예시적인 3D 메모리 디바이스를 형성하기 위한 제조 프로세스를 예시한다.
도 3은, 몇몇 실시형태에 따른, 굴곡된 후면 워드 라인을 갖는 예시적인 3D 메모리 디바이스를 형성하기 위한 방법의 플로우차트이다.
첨부의 도면을 참조하여 본 개시의 실시형태가 설명될 것이다.
특정한 구성 및 배열이 논의되지만, 이것은 단지 예시의 목적을 위해 행해진다는 것이 이해되어야 한다. 관련 기술에서의 숙련된 자는 본 개시의 취지 및 범위를 벗어나지 않으면서 다른 구성 및 배열이 사용될 수 있다는 것을 인식할 것이다. 본 개시는 다양한 다른 애플리케이션에서도 또한 활용될 수 있다는 것이 관련 기술에서의 숙련된 자에게는 명백할 것이다.
본 명세서에서의 "하나의 실시형태", "한 실시형태", "예시적인 실시형태", "몇몇 실시형태", 등등에 대한 언급은, 설명되는 실시형태가 특정한 피쳐, 구조물, 또는 특성을 포함할 수 있지만, 그러나 모든 실시형태가 그 특정한 피쳐, 구조물, 또는 특성을 반드시 포함하지 않을 수 있음을 나타낸다는 것을 유의한다. 또한, 그러한 어구는 반드시 동일한 실시형태를 가리키는 것은 아니다. 게다가, 특정한 피쳐, 구조물 또는 특성이 실시형태와 관련하여 설명될 때, 명시적으로 설명되든 또는 그렇지 않든 간에, 다른 실시형태와 관련하여 그러한 피쳐, 구조물 또는 특성을 실행하는 것은 관련 기술에서의 숙련된 자의 지식 내에 있을 것이다.
일반적으로, 전문 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들면, 본원에서 사용되는 바와 같은 용어 "하나 이상"은, 적어도 부분적으로 문맥에 따라, 임의의 피쳐, 구조물 또는 특성을 단수의 의미로 설명하기 위해 사용될 수 있거나 또는 피쳐, 구조물 또는 특성의 조합을 복수의 의미로 설명하기 위해 사용될 수 있다. 유사하게, "a(한)", "an(한)" 또는 "the(그)"와 같은 용어는, 다시, 적어도 부분적으로 문맥에 따라, 단수의 용법을 전달하는 것으로 또는 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, 용어 "에 기초한(based on)"은, 요인의 배타적인 세트를 전달하도록 반드시 의도되는 것은 아닌 것으로 이해될 수 있으며, 대신, 다시, 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 설명되지는 않는 추가적인 요인의 존재를 허용할 수 있다.
본 개시에서 "상에(on)", "위에(above)" 및 "위에(over)"의 의미는, "상에(on)"가 어떤 것 "바로 상에(directly on)"를 의미할 뿐만 아니라, 또한, 사이에서 중간 피쳐 또는 층을 갖는 어떤 것 "상에(on)"의 의미를 포함하도록, 그리고 "위에(above)" 또는 "위에(over)"가 어떤 것의 "위에(above)" 또는 "위에(over)"의 의미를 의미할 뿐만 아니라, 또한, 사이에서 어떠한 중간 피쳐 또는 층도 없이 어떤 것 "위에(above)" 또는 "위에(over)" 있다는(즉, 어떤 것 바로 상에 있다는) 의미를 포함할 수 있도록, 최광의의 방식으로 해석되어야 한다는 것이 쉽게 이해되어야 한다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수 있고(90 도 회전될 수 있거나 또는 다른 방위에 있을 수 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수 있다.
본원에서 사용될 때, 용어 "기판"은 후속하는 재료 층이 그 상에 추가되는 재료를 지칭한다. 기판 그 자체는 패턴화될 수 있다. 기판의 상단(top) 상에 추가되는 재료는 패턴화될 수 있거나 또는 패턴화되지 않은 상태로 남을 수 있다. 더구나, 기판은 실리콘, 게르마늄, 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 등등과 같은 다수의 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성인 재료로 제조될 수 있다.
본원에서 사용될 때, 용어 "층"은 두께를 갖는 영역을 포함하는 재료 부분을 가리킨다. 층은 아래에 있는 또는 위에 놓이는 구조물의 전체에 걸쳐 연장될 수 있거나 또는 아래에 있는 또는 위에 놓이는 구조물의 범위보다 더 작은 범위를 가질 수 있다. 게다가, 층은 연속 구조물의 두께보다 더 작은 두께를 갖는 균질한 또는 불균질한 연속 구조물의 영역일 수 있다. 예를 들면, 층은, 연속 구조물의 상단 표면(top surface)과 하단 표면(bottom surface) 사이의, 또는 상단 표면과 하단 표면에 있는 수평 평면의 임의의 쌍 사이에서 위치될 수 있다. 층은 횡방향으로, 수직으로, 및/또는 점점 가늘어지는(tapered) 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 내부에 하나 이상의 층을 포함할 수 있고, 및/또는 그 상에, 그 위에, 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들면, 상호 연결 층(interconnect layer)은 (상호 연결 라인(interconnect line) 및/또는 비아 콘택이 형성되는) 하나 이상의 전도체 및 콘택 층 및 하나 이상의 유전체 층을 포함할 수 있다.
본원에서 사용될 때, 용어 "명목상의(nominal)/명목상으로(nominally)"는, 소망되는 값을 초과하는 및/또는 소망되는 값 미만의 값의 범위와 함께, 프로세스 또는 제품의 설계 국면 동안 설정되는, 컴포넌트 또는 프로세스 동작에 대한 특성 또는 파라미터의 소망되는 값, 또는 목표 값을 가리킨다. 값의 범위는 제조 프로세스에서의 약간의 변동 또는 공차에 기인할 수 있다. 본원에서 사용될 때, 용어 "약(about)"은, 대상 반도체 디바이스와 관련되는 특정한 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정한 기술 노드에 기초하여, 용어 "약"은, 예를 들면, 값의 10-30 %(예를 들면, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본원에서 사용될 때, 용어 "3D 메모리 디바이스"는, 메모리 스트링이 기판과 관련하여 수직 방향으로 연장되도록, 횡방향으로 배향된 기판 상에서 메모리 셀 트랜지스터의 수직으로 배향된 스트링(본원에서 "메모리 스트링", 예컨대 NAND 메모리 스트링으로 지칭됨)을 갖는 반도체 디바이스를 가리킨다. 본원에서 사용될 때, 용어 "수직의/수직으로"는 기판의 횡방향 표면(lateral surface)에 명목상 수직인 것을 의미한다.
몇몇 3D 메모리 디바이스(예를 들면, 3D NAND 메모리 디바이스)에서, 메모리 셀 프로그램, 소거, 및 판독 시퀀스를 동작시키도록 콘택이 각각의 워드 라인 상에 랜딩되어 각각의 워드 라인을 전기적으로 개별적으로 연결하기 위해서는, 계단 구조물이 필요로 된다. 주변장치 회로는 메모리 셀 어레이 주변에, 아래에, 또는 위에 있으며 주변장치 콘택에 의해 전기적으로 연결된다. 3D 메모리 디바이스가 더 낮은 비용 및 더 높은 셀 밀도를 위해 스케일링됨에 따라, 비용을 감소시키고 셀 밀도를 증가시키는 자연스러운 방식은, 메모리 스택에서 더 많은 층을 추가하는 것이다. 그러나, 층을 추가하는 것은 워드 라인에 액세스하기 위해 사용되는 계단 구조물의 사이즈를 또한 증가시키는데, 이것은 칩 상의 메모리 셀에 대한 코어 어레이 영역을 감소시킨다. 또한, 메모리 스택의 전면 상에 형성되는 더 많은 워드 라인 콘택은 상호 연결 라우팅(예를 들면, 워드 라인 팬아웃)의 복잡도를 증가시킨다.
본 개시에 따른 다양한 실시형태는 굴곡된 후면 워드 라인을 갖는 3D 메모리 디바이스를 제공한다. 본원에서 개시되는 메모리 스택 구조물은 디바이스 기판의 양면(both sides)을 향하는 상호 연결 라우팅(예를 들면, 워드 라인 팬아웃)을 허용하고, 그에 의해, 라우팅 유연성을 증가시키고, 상호 연결 밀도를 감소시키고, 코어 어레이에 대한 칩 영역을 절약하고, 프로세스 윈도우를 확대한다. 몇몇 실시형태에서, 메모리 셀(예를 들면, 3D NAND 메모리 스트링)은 디바이스 기판의 양면 상의 메모리 스택을 통해 형성되는데, 이것은 메모리 셀 밀도를 또한 증가시킨다. 또한, 워드 라인 콘택은, 전용 콘택 형성 프로세스 없이, 워드 라인과 함께 전체적으로 형성될 수 있어서, 비용을 저감할 수 있고 워드 라인 콘택과 워드 라인 사이에서 더 낮은 계면 저항을 갖는 더 나은 전기적 성능을 달성할 수 있다.
도 1a는, 본 개시의 몇몇 실시형태에 따른, 굴곡된 후면 워드 라인을 갖는 예시적인 3D 메모리 디바이스(100)의 단면을 예시한다. 3D 메모리 디바이스(100)는, 실리콘(예를 들면, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비화물(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(silicon on insulator; SOI), 또는 임의의 다른 적절한 재료를 포함할 수 있는 기판(102)을 포함할 수 있다. 몇몇 실시형태에서, 기판(102)은 연삭, 습식/건식 에칭, 화학적 기계적 연마(chemical mechanical polishing; CMP), 또는 이들의 임의의 조합에 의해 정상 두께로부터 박형화되었던 박형화된 기판이다. 몇몇 실시형태에서, 기판(102)은, 그 상에 형성된 어떠한 반도체 디바이스도 포함하지 않는 캐리어 웨이퍼(일명, 지지 웨이퍼)인데, 이것은, 예를 들면, 유리 또는 석영을 포함할 수 있다.
3D 메모리 디바이스(100)는 기판(102)의 위에 있으며 기판(102)의 적어도 하나의 에지(118/120)를 넘어 횡방향으로 연장되는 반도체 층(104)을 포함할 수 있다. 도 1a에서 도시되는 바와 같이, 반도체 층(104)은 기판(102)의 양쪽 에지(118, 120)를 넘어 횡방향으로 연장된다. 3D 메모리 디바이스(100)에서의 컴포넌트의 공간적 관계를 추가로 예시하기 위해 x 및 y 축이 도 1a에서 추가되어 있다는 것을 유의한다. 기판(102)은 x 방향(횡방향 또는 폭 방향)에서 횡방향으로 연장되는 두 개의 횡방향 표면(예를 들면, 상단 표면 및 하단 표면)을 포함한다. 본원에서 사용될 때, 하나의 컴포넌트(예를 들면, 층 또는 디바이스)가 반도체 디바이스(예를 들면, 3D 메모리 디바이스(100))의 다른 컴포넌트(예를 들면, 층 또는 디바이스)의 "상에" 있는지, "위에" 있는지 또는 "아래에" 있는지의 여부는, 기판이 y 방향에서 반도체 디바이스의 최하부 평면에 배치될 때 y 방향(수직 방향 또는 두께 방향)에서 반도체 디바이스의 기판(예를 들면, 기판(102))과 관련하여 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시 전체에 걸쳐 적용된다.
반도체 층(104)은 실리콘(예를 들면, 폴리실리콘, 비정질 실리콘, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비화물(GaAs), 게르마늄(Ge), 또는 임의의 다른 적절한 반도체 재료를 포함할 수 있다. 몇몇 실시형태에서, 반도체 층(104)은 폴리실리콘을 포함한다. 몇몇 실시형태에 따르면, 반도체 층(104)의 일부 또는 전체가 임의의 적절한 도펀트에 의해 소망되는 도핑 레벨로 도핑된다. 예를 들면, 반도체 층(104)은 도핑된 폴리실리콘 층일 수 있다. 몇몇 실시형태에서, 반도체 층(104)의 두께는 약 1 ㎛보다 더 크지 않다, 예컨대 1 ㎛이다. 몇몇 실시형태에서, 반도체 층(104)의 두께는, 약 10 nm와 약 1 ㎛ 사이, 예컨대, 10 nm와 1 ㎛ 사이(예를 들면, 10 nm, 20 nm, 30 nm, 40 nm, 50 nm, 60 nm, 70 nm, 80 nm, 90 nm, 100 nm, 200 nm, 300 nm, 400 nm, 500 nm, 600 nm, 700 nm, 800 nm, 900 nm, 1 ㎛, 이들 값 중 임의의 것에 의한 하한에 의해 경계가 지정되는 임의의 범위, 또는 이들 값 중 임의의 두 개에 의해 정의되는 임의의 범위)에 있다. 몇몇 실시형태에서, 기판(102)을 넘어 연장되는 반도체 층(104)의 거리(즉, 반도체 층(104)의 에지(114 또는 116)와 기판(102)의 각각의 에지(118 또는 120) 사이의 거리)는, 약 5 ㎛와 약 10 ㎛ 사이, 예컨대 5 ㎛-10 ㎛ 사이(예를 들면, 5 ㎛, 6 ㎛, 7 ㎛, 8 ㎛, 9 ㎛, 10 ㎛, 이들 값 중 임의의 것에 의한 하한에 의해 경계가 지정되는 임의의 범위, 또는 이들 값 중 임의의 두 개에 의해 정의되는 임의의 범위)에 있다.
반도체 층(104)은 3D 메모리 디바이스(100)의 소스(예를 들면, 어레이 공통 소스(ACS))뿐만 아니라 지지 구조물로서 작용하여, 하기에서 상세하게 설명되는 바와 같은 양면 굴곡 워드 라인(double-side bent word line)을 형성할 수 있다. 따라서, 반도체 층(104)은 본원에서 3D 메모리 디바이스(100)의 "소스 플레이트"(104)로서 역시 지칭될 수 있다.
몇몇 실시형태에서, 3D 메모리 디바이스(100)는 기판(102)과 반도체 층(104) 사이에서 배치되는 패드 층(106)을 더 포함한다. 패드 층(106)은 실리콘 산화물(silicon oxide)을 포함할 수 있다. 몇몇 실시형태에서, 패드 층(106)은, 다수의 실리콘 산화물 층 또는 실리콘 산화물 층, 실리콘 산질화물(silicon oxynitride) 층, 및/또는 높은 유전 상수(고유전율(high-k)) 유전체 층을 갖는 실리콘 산화물 층과 같은, 다수의 유전체 층을 포함하는 복합 유전체 층이다.
3D 메모리 디바이스(100)는 또한 메모리 스택(108)을 포함할 수 있다. 메모리 스택(108)은 메모리 스트링(예를 들면, NAND 메모리 스트링(130 및 140))이 관통하여 형성되는 적층된 저장 구조물일 수 있다. 몇몇 실시형태에서, 메모리 스택(108)은 수직으로 적층되는 복수의 인터리빙된 전도성 층(110) 및 유전체 층(112)을 포함한다. 몇몇 실시형태에서, 3D 메모리 디바이스(100)는, 3D 메모리 디바이스(100)의 전도성 층(110) 및 NAND 메모리 스트링(130, 140)의 교차점에서 메모리 셀이 제공되는 NAND 플래시 메모리 디바이스이다. 메모리 스택(108)(예를 들면, 32, 64, 96, 또는 128)에서의 전도성 층(110) 및 유전체 층(112)의 쌍의 수는 3D 메모리 디바이스(100)에서의 메모리 셀의 수를 설정할 수 있다.
전도성 층(110) 각각은 동일한 두께를 가질 수 있거나 또는 상이한 두께를 가질 수 있다. 유사하게, 유전체 층(112) 각각은 동일한 두께를 가질 수 있거나 또는 상이한 두께를 가질 수 있다. 전도성 층(110)은, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 다결정 실리콘(폴리실리콘), 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 전도성 재료를 포함할 수 있다. 하나의 예에서, 각각의 전도성 층(110)은 텅스텐과 같은 금속을 포함한다. 다른 예에서, 각각의 전도성 층(110)은 도핑된 폴리실리콘을 포함한다. 유전체 층(112)은, 실리콘 산화물, 실리콘 질화물(silicon nitride), 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 유전체 재료를 포함할 수 있다. 하나의 예에서, 각각의 유전체 층(112)은 실리콘 산화물을 포함한다.
도 1a에서 도시되는 바와 같이, 메모리 스택(108)의 인터리빙된 전도성 층(110) 및 유전체 층(112)은, 몇몇 실시형태에 따르면, 반도체 층(소스 플레이트)(104)의 전면 위에 있으며 반도체 층(소스 플레이트)(104)의 후면 아래로 연장된다. 본원에서 언급되는 반도체 층(소스 플레이트)(104)의 전면은, 반도체 층(소스 플레이트)(104)의 (두 개의 에지(114와 116) 사이에서 연장되는 바와 같은) 두 개의 메인 면 중, y 방향에서 기판(102)으로부터 더 멀리 떨어져 있는 메인 면이고, 한편, 본원에서 언급되는 반도체 층(소스 플레이트)(104)의 후면은, 반도체 층(소스 플레이트)(104)의 (두 개의 에지(114와 116) 사이에서 연장되는 바와 같은) 두 개의 메인 면 중, y 방향에서 기판(102)으로부터 더 가까운 메인 면이다. 각각의 전도성 층(110) 및 유전체 층(112)은 반도체 층(소스 플레이트)(104)의 전면에서 반도체 층(소스 플레이트)(104)의 적어도 하나의 에지(114/116)를 넘어 횡방향으로 연장될 수 있다. 도 1a에서 도시되는 바와 같이, 몇몇 실시형태에서, 각각의 전도성 층(110) 및 유전체 층(112)은 반도체 층(소스 플레이트)(104)의 전면에서 반도체 층(소스 플레이트)(104)의 양쪽 에지(114 및 116)를 넘어 횡방향으로 연장될 수 있다. 즉, 각각의 전도성 층(110) 및 유전체 층(112)의 치수는, 몇몇 실시형태에 따르면, x 방향에서 반도체 층(소스 플레이트)(104)의 치수보다 더 큰데, 이것은, 결국에는, x 방향에서 기판(102)의 치수보다 더 크다. 따라서, 메모리 스택(108)은 x 방향에서 반도체 층(소스 플레이트)(104)의 전체 전면에 걸쳐 그리고 그것을 넘어 연장될 수 있다.
몇몇 실시형태에서, 메모리 스택(108)의 인터리빙된 전도성 층(110) 및 유전체 층(112)은 반도체 층(소스 플레이트)(104)의 적어도 하나의 에지(114/116)를 따라 수직으로 연장된다. 도 1a에서 도시되는 바와 같이, 메모리 스택(108)의 인터리빙된 전도성 층(110) 및 유전체 층(112)은 반도체 층(소스 플레이트)(104)의 양쪽 에지(114 및 116)를 따라 수직으로 연장될 수 있다. 몇몇 실시형태에서, 메모리 스택(108)의 인터리빙된 전도성 층(110) 및 유전체 층(112)은 반도체 층(소스 플레이트)(104)의 후면 아래로 추가로 연장된다. 즉, 몇몇 실시형태에 따르면, 기판(102) 및 메모리 스택(108)의 인터리빙된 전도성 층(110)의 유전체 층(112)의 일부는 반도체 층(소스 플레이트)(104)의 후면 아래에서 배치된다. 몇몇 실시형태에서, 메모리 스택(108)의 인터리빙된 전도성 층(110) 및 유전체 층(112)의 일부는 x 방향에서 기판(102)의 좌측 및 우측 상에서 배치된다. 다시 말하면, 메모리 스택(108)은, 몇몇 실시형태에 따르면, x 방향에서 반도체 층(소스 플레이트)(104)의 후면의, 전체가 아닌, 일부에 걸쳐 연장된다.
도 1a에서 도시되는 바와 같이, 각각의 전도성 층(110) 및 유전체 층(112)은,측면도에서, 반도체 층(소스 플레이트)(104)의 전면 위의 제1 횡방향 부분(122), 반도체 층(소스 플레이트)(104)의 후면 아래의 제2 횡방향 부분(124), 및 제1 및 제2 횡방향 부분(122 및 124)을 연결하는 수직 부분(126)을 포함하는 연속적인 굴곡된 형상을 가질 수 있다. 몇몇 실시형태에서, 각각의 전도성 층(110) 또는 유전체 층(112)의 제1 횡방향 부분(122)은, x 방향에서, 각각의 전도성 층(110) 또는 유전체 층(112)의 제2 횡방향 부분(124)보다 더 길다. 몇몇 실시형태에서, 각각의 전도성 층(110) 또는 유전체 층(112)의 수직 부분(126)은 y 방향에서 반도체 층(소스 플레이트)(104)의 두께보다 더 길다. 각각의 전도성 층(110)의 제1 및 제2 횡방향 부분(122 및 124) 및 수직 부분(126)은 반도체 층(소스 플레이트)(104)의 전면과 후면 사이에서 연장되는 굴곡된 워드 라인을 형성할 수 있다(예를 들면, 굴곡된 워드 라인으로서 기능할 수 있다). 3D 메모리 디바이스(100)의 각각의 굴곡된 워드 라인은 반도체 층(소스 플레이트)(104)의 전면에서, 예를 들면, 그 제1 횡방향 부분(122)에 의해, 반도체 층(소스 플레이트)(104)의 양쪽 에지(114 및 116)를 넘어 횡방향으로 연장될 수 있다. 각각의 굴곡된 워드 라인은, 예를 들면, 그 수직 부분(126)에 의해, 반도체 층(소스 플레이트)(104)의 적어도 하나의 에지(114/116)를 따라 수직으로 연장될 수 있다. 도 1a에서 도시되는 바와 같이, 몇몇 실시형태에서, 각각의 굴곡된 워드 라인은 반도체 층(소스 플레이트)(104)의 양쪽 에지(114 및 116)를 따라 수직으로 연장된다. 전면 상에서만 배치되는 직선 워드 라인을 갖는 몇몇 현존하는 3D 메모리 디바이스와는 상이하게, 3D 메모리 디바이스(100)는 전면과 후면 사이에서 연장되는 굴곡된 워드 라인을 포함한다.
3D 메모리 디바이스(100)의 각각의 전도성 층(110)은, 금속 또는 도핑된 폴리실리콘을 포함하는, 그러나 이들로 제한되지는 않는 동일한 전도성 재료로 만들어지는 연속 층일 수 있다. 몇몇 실시형태에 따르면, 굴곡된 워드 라인 외에, 각각의 전도성 층(110)은, 굴곡된 워드 라인에 연결되며 반도체 층(소스 플레이트)(104)의 후면 아래로 수직으로 연장되는 워드 라인 콘택(128)을 더 포함한다. 도 1a에서 도시되는 바와 같이, 전도성 층(110)은 반도체 층(소스 플레이트)(104)의 후면 아래로 수직으로 추가로 연장되어 복수의 워드 라인 콘택(128)을 형성할 수 있다(예를 들면, 복수의 워드 라인 콘택(128)으로서 기능할 수 있다). 각각의 워드 라인 콘택(128)은 워드 라인 팬아웃을 위해 3D 메모리 디바이스(100)의 후면 상에서 수직으로(예를 들면, y 방향으로) 연장된다. 별개의 워드 라인 및 워드 라인 콘택을 갖는 몇몇 현존하는 3D 메모리 디바이스와는 상이하게, 3D 메모리 디바이스(100)는 전도성 층(110)을 포함하는데, 그 각각은, 워드 라인 및 워드 라인 콘택 둘 모두로서 기능하는 동일한 전도성 재료로 만들어지는 연속 층이다.
도 1a에서 도시되는 바와 같이, 3D 메모리 디바이스(100)는, 인터리빙된 전도성 층(110) 및 유전체 층(112)을 통해 각각 수직으로 연장되는 복수의 NAND 메모리 스트링(130 및 140)을 포함할 수 있다. 몇몇 실시형태에 따르면, 각각의 NAND 메모리 스트링(130 또는 140)은 반도체 층(소스 플레이트)(104)과 접촉한다. NAND 메모리 스트링(130 및 140)은 반도체 층(소스 플레이트)(104)의 전면 위에 배치될 수 있고(본원에서 전방(front) NAND 메모리 스트링(130)으로서 지칭됨) 반도체 층(소스 플레이트)(104)의 후면 아래에 배치될 수 있다(본원에서 후방(back) NAND 메모리 스트링(140)으로서 지칭됨). 각각의 전방 NAND 메모리 스트링(130)은 반도체 재료(예를 들면, 반도체 채널(132)을 형성함) 및 유전체 재료(예를 들면, 메모리 막(134)을 형성함)로 충전되는 채널 홀(channel hole)을 포함할 수 있다. 몇몇 실시형태에서, 반도체 채널(132)은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 몇몇 실시형태에서, 메모리 막(134)은 터널링 층, 저장 층("전하 트랩/저장 층"으로서 또한 공지되어 있음), 및 차단 층(blocking layer)을 포함하는 복합 층이다. 각각의 전방 NAND 메모리 스트링(130)은 실린더 형상(예를 들면, 기둥 형상)을 가질 수 있다. 몇몇 실시형태에 따르면, 메모리 막(134)의 반도체 채널(132), 터널링 층, 저장 층, 및 차단 층은 기둥의 중심으로부터 외부 표면을 향해 반경 방향으로 이 순서대로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고유전율 유전체, 또는 이들의 임의의 조합을 포함할 수 있다.
몇몇 실시형태에서, 각각의 전방 NAND 메모리 스트링(130)은 채널 홀의 하부 부분(lower portion)에서(예를 들면, 하부 단부(lower end)에서) 반도체 플러그(136)를 더 포함한다. 반도체 플러그(136)는 폴리실리콘과 같은 반도체 재료를 포함할 수 있다. 반도체 플러그(136)는 반도체 층(소스 플레이트)(104)과 접촉할 수 있고 전방 NAND 메모리 스트링(130)의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다. 몇몇 실시형태에서, 각각의 전방 NAND 메모리 스트링(130)은 채널 홀의 상부 부분(upper portion)에서(예를 들면, 상부 단부(upper end))에 채널 플러그(138)를 더 포함한다. 몇몇 실시형태에서, 채널 플러그(138)는 전방 NAND 메모리 스트링(130)의 드레인으로서 기능할 수 있다.
전방 NAND 메모리 스트링만을 갖는 몇몇 현존하는 3D 메모리 디바이스와는 상이하게, 3D 메모리 디바이스(100)는, 굴곡된 워드 라인이 반도체 층(소스 플레이트)(104)의 후면 아래로 연장될 수 있기 때문에, 반도체 층(소스 플레이트)(104)의 후면 아래에 배치되는 후방 NAND 메모리 스트링(140)을 또한 포함할 수 있다. 전방 NAND 메모리 스트링(130)과 유사하게, 각각의 후방 NAND 메모리 스트링(140)은 반도체 채널(142) 및 메모리 막(144)을 포함한다. 각각의 후방 NAND 메모리 스트링(140)은 실린더 형상(예를 들면, 기둥 형상)을 가질 수 있다. 몇몇 실시형태에 따르면, 메모리 막(144)의 반도체 채널(142), 터널링 층, 저장 층, 및 차단 층은 기둥의 중심으로부터 외부 표면을 향해 반경 방향으로 이 순서대로 배열된다.
몇몇 실시형태에서, 각각의 후방 NAND 메모리 스트링(140)은 채널 홀의 상부 부분에서(예를 들면, 상부 단부)에 반도체 플러그(146)를 더 포함한다. 반도체 플러그(146)는 폴리실리콘과 같은 반도체 재료를 포함할 수 있다. 반도체 플러그(146)는 반도체 층(소스 플레이트)(104)과 접촉할 수 있고 후방 NAND 메모리 스트링(140)의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다. 몇몇 실시형태에서, 각각의 후방 NAND 메모리 스트링(140)은 채널 홀의 하부 부분에서(예를 들면, 하부 단부에서) 채널 플러그(148)를 더 포함한다. 몇몇 실시형태에서, 채널 플러그(148)는 후방 NAND 메모리 스트링(140)의 드레인으로서 기능할 수 있다.
몇몇 실시형태에서, 3D 메모리 디바이스(100)는 단일체(monolithic) 3D 메모리 디바이스의 일부인데, 여기서 단일체 3D 메모리 디바이스의 컴포넌트(예를 들면, 메모리 셀 및 주변장치 디바이스)는 단일의 기판(예를 들면, 기판(102)) 상에서 형성된다. 3D 메모리 디바이스(100)의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 주변장치 회로와 같은 주변장치 디바이스(도시되지 않음)는 메모리 스택(108) 위에서 형성될 수 있다. 몇몇 실시형태에서, 3D 메모리 디바이스(100)는 비단일체(non-monolithic) 3D 메모리 디바이스의 일부인데, 여기서 컴포넌트는 상이한 기판에서 별개로 형성되고, 그 다음, 전면 대 전면(face-to-face) 방식, 전면 대 후면(face-to-back) 방식, 또는 후면 대 후면(back-to-back) 방식으로 본딩된다. 주변장치 디바이스(도시되지 않음)는 기판(102)과는 상이한 별개의 기판 상에서 형성될 수 있다. 본딩된 비단일체 3D 메모리 디바이스의 일부로서, 기판(102)은 박형화된 기판(이것은 본딩된 비단일체 3D 메모리 디바이스의 기판이 아님)일 수 있으며, 비단일체 3D 메모리 디바이스의 라인 백엔드(back-end-of-line; BEOL) 상호 연결부(interconnect)가 박형화된 기판(102)의 후면 상에서 형성될 수 있다. 그럼에도 불구하고, 3D 메모리 디바이스(100)는, 3D 메모리 디바이스(100)가 주변장치 디바이스(도시되지 않음) 위에 있는지 또는 아래에 있는지의 여부에 관계없이, 단일체 또는 비단일체 3D 메모리 디바이스의 일부일 수 있다. 참조의 편의를 위해, 도 1a는 기판(102)이 y 방향에서 반도체 층(소스 플레이트)(104) 아래에 배치되는 3D 메모리 디바이스(100)의 상태를 묘사한다. 도 1a에서 도시되지는 않지만, 게이트 라인 슬릿/소스 콘택, 더미 채널, 로컬 상호 연결부, 상호 연결 층(예를 들면, BEOL 상호 연결부)을 포함하는, 그러나 이들로 제한되지는 않는, 3D 메모리 디바이스(100)의 추가적인 컴포넌트가 3D 메모리 디바이스(100)의 일부로서 형성될 수 있다는 것이 또한 이해된다.
도 1b는, 몇몇 실시형태에 따른, 굴곡된 후면 워드 라인을 갖는 다른 예시적인 3D 메모리 디바이스(101)의 단면을 예시한다. 굴곡된 워드 라인이 반도체 층(소스 플레이트)(104)의 양쪽 에지(114 및 116)를 따라 형성된 도 1a와는 상이하게, 도 1b의 3D 메모리 디바이스(101)는 반도체 층(소스 플레이트)(104)의 하나의 에지(114)를 따라 형성되는 굴곡된 워드 라인을 포함한다. 3D 메모리 디바이스(101)의 나머지 컴포넌트는 도 1a의 3D 메모리 디바이스(100)에서의 그들의 대응부와 실질적으로 유사하며, 따라서, 여기서는 상세하게 반복하지 않을 것이다.
도 1b에서 도시되는 바와 같이, 몇몇 실시형태에 따르면, 기판(103) 위의 반도체 층(소스 플레이트)(104)은 기판(103)의 하나의 에지(118)를 넘어 횡방향으로 연장된다. 반도체 층(소스 플레이트)(104)의 하나의 에지(116)는 기판(103)의 다른 에지(120)와 정렬될 수 있다. 결과적으로, 몇몇 실시형태에 따르면, 각각의 전도성 층(110) 및 유전체 층(112)은, 반도체 층(소스 플레이트)(104)의 전면에서 반도체 층(소스 플레이트)(104)의 하나의 에지(114)를 넘어 횡방향으로 연장되지만, 그러나 다른 에지(116)를 넘어 횡방향으로 연장되지는 않는다. 인터리빙된 전도성 층(110) 및 유전체 층(112)은 반도체 층(소스 플레이트)(104)의 하나의 에지(114)를 따라 수직으로 연장될 수 있지만, 그러나 다른 에지(116)를 따라서는 수직으로 연장될 수 없다. 따라서, 몇몇 실시형태에 따르면, 굴곡된 워드 라인(전도성 층(110)의 제1 및 제2 횡방향 부분(122 및 124) 및 수직 부분(126) 포함함)은, 반도체 층(소스 플레이트)(104)의 전면에서 반도체 층(소스 플레이트)(104)의 하나의 에지(114)를 넘어 횡방향으로 연장되지만, 그러나 다른 에지(116)를 넘어 횡방향으로 연장되지는 않는다. 굴곡된 워드 라인은 반도체 층(소스 플레이트)(104)의 하나의 에지(114)를 따라 수직으로 연장될 수 있지만, 그러나 다른 에지(116)를 따라서는 수직으로 연장될 수 없다. 굴곡된 워드 라인 외에, 몇몇 실시형태에 따르면, 각각의 전도성 층(110)은 굴곡된 워드 라인에 연결되며 반도체 층(소스 플레이트)(104)의 후면 아래로 수직으로 연장되는 복수의 워드 라인 콘택(128)을 더 포함한다.
도 2a 내지 도 2g는, 몇몇 실시형태에 따른, 굴곡된 후면 워드 라인을 갖는 예시적인 3D 메모리 디바이스를 형성하기 위한 제조 프로세스를 예시한다. 도 3은, 몇몇 실시형태에 따른, 굴곡된 후면 워드 라인을 갖는 예시적인 3D 메모리 디바이스를 형성하기 위한 방법의 플로우차트이다. 도 2a 내지 도 2g 및 도 3에서 묘사되는 3D 메모리 디바이스의 예는 도 1a에서 묘사되는 3D 메모리 디바이스(100)를 포함한다. 도 2a 내지 도 2g 및 도 3은 함께 설명될 것이다. 방법(300)에서 도시되는 동작은 망라하는 것은 아니다는 것 및 예시된 동작 중 임의의 것 이전에, 그 이후에, 또는 그들 사이에서 다른 동작이 역시 수행될 수 있다는 것이 이해된다. 게다가, 동작 중 일부는 동시에 수행될 수 있거나 또는 도 3에서 도시되는 것과는 상이한 순서로 수행될 수 있다.
도 3을 참조하면, 방법(300)은 기판의 적어도 하나의 에지 상에서 노치가 형성되는 동작(302)에서 시작한다. 몇몇 실시형태에서, 두 개의 노치가 기판의 양쪽 에지 상에서 각각 형성된다. 노치의 깊이는 전도성 층 및 유전체 층의 결합된 두께의 두 배보다 더 클 수 있다.
도 2a에서 예시되는 바와 같이, 패드 층(204)이 기판(202) 상에서 형성된다. 기판(202)은 실리콘 기판 또는 캐리어 웨이퍼일 수 있다. 패드 층(204)은 실리콘 산화물, 예컨대 테트라에틸 오르소실리케이트(tetraethyl orthosilicate; TEOS) 실리콘 산화물, 또는 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 임의의 다른 유전체 재료를 포함할 수 있다. 패드 층(204)은, 인시튜 스팀 발생(in-situ steam generation; ISSG), 화학적 증착(chemical vapor deposition; CVD), 물리적 증착(physical vapor deposition; PVD), 원자 층 증착(atomic layer deposition; ALD), 스핀 코팅, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다. 포토레지스트 층(도시되지 않음)이 스핀 코팅에 의해 패드 층(204) 상에서 형성될 수 있다. 포토레지스트 층은 임의의 적절한 타입의 포지티브 또는 네거티브 포토레지스트일 수 있다. 몇몇 실시형태에서, 하드 마스크 층(예를 들면, 비정질 탄소 막), 저부 반사 방지 코팅(bottom anti-reflection coating; BARC) 막, 및/또는 유전체 반사 방지 코팅(DARC) 막이 패드 층(204)과 포토레지스트 층 사이에서 형성된다.
포토레지스트 층은 포토리소그래피 및 현상에 의해 패턴화될 수 있고 습식 에칭 및/또는 건식 에칭에 의해 패드 층(204) 및 기판(202)의 노출된 부분을 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 패드 층(204)의 전체 두께 및 노출된 부분에서 기판(202)의 소정의 두께를 제거하여, 예를 들면, 도 1a에서 도시되는 바와 같은 3D 메모리 디바이스(100)를 형성하기 위한 기판(202)의 양쪽 에지 상에서 두 개의 노치(206 및 208)(예를 들면, 깊은 트렌치 분리(deep trench isolation; DTI))를 각각 형성하기 위해, (예를 들면, 습식 에칭 및/또는 건식 에칭의) 임의의 적절한 에천트가 사용될 수 있다. x 방향에서의 각각의 노치(206 또는 208)의 폭은 패턴화된 포토레지스트 층에 의해 제어될 수 있다. 몇몇 실시형태에서, 포토레지스트 층은, 예를 들면, 도 1b에서 도시되는 바와 같은 3D 메모리 디바이스(101)를 형성하기 위한 기판(202)의 하나의 에지 상에서 단지 하나의 노치(206 또는 208)만이 형성될 수 있도록, 노치(206 및 208) 중 하나를 피복하도록 패턴화될 수 있다는 것이 이해된다. 설명의 용이성을 위해, 도 2a 내지 도 2g는 기판(202)의 양쪽 에지 상에서 두 개의 노치(206 및 208)를 각각 수반하는 제조 프로세스를 예시한다. 기판(202)의 하나의 에지 상에서 단지 하나의 노치만을 수반하는 도 1b에서 도시되는 바와 같은 3D 메모리 디바이스(101)를 제조하기 위해 동일한 프로세스가 사용될 수 있다.
y 방향에서의 각각의 노치(206 또는 208)의 깊이는 명목상 동일할 수 있다. 깊이(예를 들면, 기판(202)의 에칭된 두께)는 에칭 레이트 및/또는 에칭 시간에 의해 제어될 수 있다. 몇몇 실시형태에서, 각각의 노치(206 또는 208)의 깊이는 메모리 스택에서 형성될 전도성 층 및 유전체 층의 결합된 두께의 2배보다 더 크다. 예를 들면, 전도성 층 및 유전체 층의 결합된 두께가 5 ㎛인 경우, 그러면 각각의 노치(206 또는 208)의 깊이는 10 ㎛보다 더 클 수 있다. 몇몇 실시형태에서, 반응성 이온 에칭(reactive ion etching; RIE)과 같은, 기판(202)에 대한 임의의 적절한 이방성 에칭 프로세스(anisotropic etching process)에 의해 각각의 노치(206 또는 208)의 측벽 프로파일을 가능한 한 직선으로 갖는 것이 바람직하다. 노치(206 및 208)를 형성한 이후, 도 2a에서 도시되는 바와 같이, 패드 층(204) 위의 하나 이상의 나머지 층(예를 들면, 포토레지스트 층)이 하나 이상의 에칭 프로세스에 의해 제거되어 패드 층(204)을 노출시킬 수 있다.
방법(300)은, 도 3에서 예시되는 바와 같이, 동작(304)으로 진행되는데, 여기서는, 기판 위에 있으며 기판의 적어도 하나의 에지를 넘어 횡방향으로 연장되는 반도체 층이 노치를 피복하도록 형성된다. 몇몇 실시형태에서, 반도체 층을 형성하기 위해, 노치는 노치 희생 층으로 충전되고, 반도체 층은 기판 및 노치 희생 층 위에 증착되고, 노치 내의 노치 희생 층은 제거된다.
도 2b에서 예시되는 바와 같이, (도 2a에서 도시되는 바와 같은) 각각의 노치(206 또는 208)는 노치 희생 층(210)으로 충전된다. 노치 희생 층(210)은 기판(202)의 재료에 대해 높은 에칭(습식 또는 건식 에칭) 선택도를 갖는 임의의 재료를 포함할 수 있다. 예를 들면, 기판(202)은 실리콘 기판일 수 있고, 노치 희생 층(210)은 실리콘 산화물, 탄소, 폴리머, 또는 포토레지스트를 포함할 수 있다. 몇몇 실시형태에서, 노치 희생 층(210)은, CVD, PVD, ALD, 전기 도금, 무전해 도금, 스핀 코팅, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 증착 프로세스, 및, 노치(206 또는 208) 외부의 잉여의 노치 희생 층(210)을 제거하기 위한 후속하는 평탄화 프로세스, 예컨대 CMP에 의해 형성된다. 결과적으로, 노치 희생 층(210)이 노치(206 및 208)에서만 형성될 수 있고, 노치 희생 층(210)의 상단 표면이, 도 2b에서 도시되는 바와 같이, 패드 층(204)의 상단 표면과 같은 높이가 되도록 각각의 노치(206 또는 208)를 충전할 수 있다.
도 2c에서 예시되는 바와 같이, 반도체 층(214)이 기판(202) 위에서 형성되고 기판(202)의 양쪽 에지를 넘어 횡방향으로 연장되어 노치(206 및 208)를 피복한다. 몇몇 실시형태에 따르면, 반도체 층(214)은 폴리실리콘을 포함한다. 몇몇 실시형태에서, 반도체 층(214)은, CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 증착 프로세스에 의해 (도 2b에서 도시되는 바와 같이) 패드 층(204) 및 노치 희생 층(210) 상에서 증착된다. 노치(206 및 208) 내의 노치 희생 층(210)은, 그 다음, 노치 희생 층(210)의 재료에 따라, 예를 들면, 습식 에칭, 건식 에칭, 폴리머 애싱(polymer ashing), 포토레지스트 스트리핑(photoresist stripping), 등등에 의해 제거될 수 있다. 몇몇 실시형태에서, 반도체 층(214)의 양쪽 에지에 있는 일부가 제거되어 아래에 있는 노치 희생 층(210)을 노출시키고, 그 결과, 에천트가 노치 희생 층(210)에 적용될 수 있다. 반도체 층(214)의 제거된 부분은, 위에서 형성되는 다른 에칭 마스크, 예를 들면, 다른 포토레지스트 층에 의해 패턴화될 수 있다. 결과적으로, 노치(206 및 208)가 도 2c에서 도시되는 바와 같이 다시 개방될 수 있다. 몇몇 실시형태에 따르면, 각각의 노치(206 또는 208)의 상단 표면은 반도체 층(214)에 의해 형성되고, 각각의 노치(206 또는 208)의 하단 표면 및 측면 표면(side surface)은 기판(202)에 의해 형성된다. 몇몇 실시형태에서, 반도체 층(214)은 이온 주입 및/또는 열 확산을 사용하여 임의의 적절한 도펀트에 의해 소망되는 도핑 레벨로 도핑된다.
방법(300)은, 도 3에서 예시되는 바와 같이, 동작(306)으로 진행되는데, 여기서는, 반도체 층의 전면 및 적어도 하나의 에지를 따라 그리고 노치의 상단 표면, 측면 표면, 및 하단 표면을 따라 복수의 인터리빙된 전도성 층 및 유전체 층이 형성된다. 몇몇 실시형태에서, 복수의 전도성 층 및 유전체 층은, 예를 들면, ALD를 사용하여 교대로 증착된다. 몇몇 실시형태에서, 전도성 층의 각각은 도핑된 폴리실리콘을 포함하고, 유전체 층의 각각은 실리콘 산화물을 포함한다.
도 2d에서 예시되는 바와 같이, 반도체 층(214)의 전면 및 양쪽 에지를 따라 그리고 (도 2c에서 도시되는 바와 같이) 각각의 노치(206 또는 208)의 상단 표면, 측면 표면 및 하단 표면을 따라, 복수의 전도성 층(218) 및 유전체 층(220)이 형성된다. 각각의 전도성 층(218)은 금속 또는 도핑된 폴리실리콘을 포함할 수 있고, 각각의 유전체 층(220)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 몇몇 실시형태에서, 각각의 전도성 층(218)은 도핑된 폴리실리콘을 포함하고, 각각의 유전체 층(220)은 실리콘 산화물을 포함한다. 전도성 층(218) 및 유전체 층(220)은 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 증착 프로세스에 의해 교대로 증착될 수 있다. 증착 레이트 및/또는 증착 시간은 각각의 전도성 층(218) 및 각각의 유전체 층(220)의 두께를 제어하기 위해 제어될 수 있다. 몇몇 실시형태에서, 전도성 층(218) 및 유전체 층(220)의 각각의 쌍의 결합된 두께는 명목상 동일하다. 상기에서 설명되는 바와 같이, 전도성 층(218) 및 유전체 층(220)의 각각의 쌍의 결합된 두께는, 몇몇 실시형태에 따르면, 도 2d에서 예시되는 바와 같이, 전도성 층(218) 및 유전체 층(220)의 적어도 하나의 쌍이 노치(206 및 208)에서 형성될 수 있도록, 각각의 노치(206 또는 208) 깊이의 1/2보다 더 작다.
몇몇 실시형태에서, 전도성 층(218) 및 유전체 층(220)은 ALD를 사용하여 교대로 증착된다. ALD는 표면을 교대하는 기체 종(alternate gaseous species)(프리커서)에 노출시키는 기체상 화학적 프로세스(gas phase chemical process)의 순차적 사용에 기초하는 박막 증착 기술이다. ALD는, 막의 정확한 두께 및 조성뿐만 아니라 원자 레벨에서 가능한 균일한 막 표면의 제어를 갖는 매우 얇고 등각적인 막을 생산하기 위해 사용될 수 있다. 잘 제어된 두께와 표면 균일성을 갖는 전도성 층(218) 및 유전체 층(220)은, 반도체 층(214)의 전면 및 양쪽 에지를 따라, 뿐만 아니라 각각의 노치(206 또는 208)의 상단 표면, 측면 표면, 및 하단 표면을 따라, ALD를 사용하여 증착될 수 있다 . 즉, ALD를 사용하여, 반도체 층(214) 및 기판(202)의 프로파일을 따르는 연속 층의 스택이 등각적으로 증착될 수 있다. 몇몇 실시형태에서, 각각의 노치(206 또는 208)의 일부는 전도성 층(218) 및 유전체 층(220)에 의해 충전되지 않고, 노치(206 및 208)에서 리세스(222 및 224)를 각각 남겨 둔다.
방법(300)은, 도 3에서 예시되는 바와 같이, 동작(308)으로 진행되는데, 여기서는, 기판의 일부가 제거되어 반도체 층 아래의 인터리빙된 전도성 층 및 유전체 층이 노출된다. 몇몇 실시형태에서, 기판의 일부를 제거하기 위해, 에칭 정지 층이 인터리빙된 전도성 층 및 유전체 층 위에 증착되고, 기판은 에칭 정지 층에 의해 정지될 때까지 박형화된다. 에칭 정지 층은 폴리실리콘을 포함할 수 있다. 몇몇 실시형태에서, 노치의 하단 표면 및 측면 표면의 일부가 제거되도록, 기판의 일부가 제거된다.
도 2e에서 예시되는 바와 같이, 에칭 정지 층(226)이 인터리빙된 전도성 층(218) 및 유전체 층(220) 위에 증착된다. 몇몇 실시형태에서, 에칭 정지 층(226)은 폴리실리콘을 포함한다. 에칭 정지 층(226)은, CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 증착 프로세스에 의해 증착될 수 있다. 몇몇 실시형태에서, 에칭 정지 층(226)은 ALD를 사용하여 증착될 수 있고,그 결과, 에칭 정지 층(226)은 (도 2d에서 도시되는 바와 같이) 리세스(222 및 224)를 충전하도록 역시 등각적으로 코팅될 수 있다.
도 2f에서 예시되는 바와 같이, 기판(202)의 일부가 제거되어 반도체 층(214) 아래의 인터리빙된 전도성 층(218)(예를 들면, 워드 라인 콘택(228)으로서 기능함) 및 유전체 층(220)을 노출시킨다. 기판(202)은 에칭 정지 층(226)에 의해 정지될 때까지 박형화될 수 있다. 몇몇 실시형태에서, 기판(202)은 CMP, 건식 에칭, 및/또는 습식 에칭에 의해 박형화되고, 에칭 정지 층(226)은 습식 에칭에 대한 CMP 에칭 정지 층 및/또는 하드 마스크로서 작용한다. 몇몇 실시형태에서, 기판(202)의 일부가 제거되고, 그 결과, 노치(206 또는 208)의 하단 표면 및 측면 표면의 일부가 제거된다. 박형화의 정도는 에칭 정지 층(226)에 의해 제어될 수 있다. 예를 들면, 에칭 정지 층(226) 아래의 기판(202)의 일부 및 에칭 정지 층(226) 아래의 인터리빙된 전도성 층(218) 및 유전체 층(220)의 일부는 워드 라인 콘택(228)(즉, 반도체 층(214)의 후면 아래로 수직으로 연장되는 전도성 층(218)의 부분)을 노출시키도록 제거될 수 있다. 몇몇 실시형태에 따르면, 에칭 정지 층(226)은, 예를 들면, 기판(202)의 박형화 이후, 습식 에칭 및/또는 건식 에칭에 의해 제거된다.
도 3의 방법(300)의 동작(306)을 다시 참조하면, 몇몇 실시형태에서, 복수의 인터리빙된 전도성 층 및 유전체 층을 형성하기 위해, 복수의 희생 층 및 유전체 층이, 전면 및 반도체 층의 적어도 하나의 에지를 따라 그리고 노치의 상단 표면, 측면 표면, 및 하단 표면을 따라 교대로 증착되고, 희생 층은 복수의 전도성 층으로 대체된다. 복수의 희생 층 및 유전체 층은 ALD를 사용하여 교대로 증착될 수 있다. 몇몇 실시형태에서, 희생 층의 각각은 실리콘 질화물을 포함하고, 유전체 층의 각각은 실리콘 산화물을 포함하고, 그리고 전도성 층의 각각은 금속을 포함한다. 동작(308)에서, 몇몇 실시형태에서, 기판의 일부가 제거되어 반도체 층 아래의 인터리빙된 희생 층 및 유전체 층을 노출시킨다. 기판의 일부를 제거하기 위해, 에칭 정지 층이 인터리빙된 희생 층 및 유전체 층 위에 증착될 수 있고, 기판은 에칭 정지 층에 의해 정지될 때까지 박형화될 수 있다.
도 2d에서 예시되는 바와 같이, 몇몇 실시형태에서, 복수의 희생 층(218) 및 유전체 층(220)이, 반도체 층(214)의 전면 및 양쪽 에지를 따라 그리고 (도 2c에서 도시되는 바와 같은) 각각의 노치(206 또는 208)의 상단 표면, 측면 표면, 및 하단 표면을 따라 형성된다. 각각의 희생 층(218)은 제1 유전체, 예컨대 실리콘 질화물을 포함할 수 있고, 각각의 유전체 층(220)은 제1 유전체 이외의 제2 유전체, 예컨대 실리콘 산화물을 포함할 수 있다. 희생 층(218) 및 유전체 층(220)은 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 증착 프로세스에 의해 교대로 증착될 수 있다. 증착 레이트 및/또는 증착 시간은 각각의 희생 층(218) 및 각각의 유전체 층(220)의 두께를 제어하기 위해 제어될 수 있다. 몇몇 실시형태에서, 희생 층(218) 및 유전체 층(220)의 각각의 쌍의 결합된 두께는 명목상 동일하다. 상기에서 설명되는 바와 같이, 희생 층(218) 및 유전체 층(220)의 각각의 쌍의 결합된 두께는, 몇몇 실시형태에 따르면, 희생 층(218) 및 유전체 층(220)의 적어도 하나의 쌍이 노치(206 및 208)에서 형성될 수 있도록, 각각의 노치(206 또는 208) 깊이의 1/2보다 더 작다.
몇몇 실시형태에서, 희생 층(218) 및 유전체 층(220)은 ALD를 사용하여 교대로 증착된다. 잘 제어된 두께와 표면 균일성을 갖는 희생 층(218) 및 유전체 층(220)은, 반도체 층(214)의 전면 및 양쪽 에지를 따라, 뿐만 아니라 각각의 노치(206 또는 208)의 상단 표면, 측면 표면, 및 하단 표면을 따라, ALD를 사용하여 증착될 수 있다 . 즉, ALD를 사용하여, 반도체 층(214) 및 기판(202)의 프로파일을 따르는 연속 층의 스택이 등각적으로 증착될 수 있다. 몇몇 실시형태에서, 각각의 노치(206 또는 208)의 일부는 희생 층(218) 및 유전체 층(220)에 의해 충전되지 않고, 각각의 노치(206 또는 208)에서 리세스(222 및 224)를 남겨 둔다.
도 2e에서 예시되는 바와 같이, 몇몇 실시형태에서, 에칭 정지 층(226)이 인터리빙된 희생 층(218) 및 유전체 층(220) 위에 증착된다. 몇몇 실시형태에서, 에칭 정지 층(226)은 폴리실리콘을 포함한다. 에칭 정지 층(226)은, CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 증착 프로세스에 의해 증착될 수 있다. 몇몇 실시형태에서, 에칭 정지 층(226)은 ALD를 사용하여 증착될 수 있고,그 결과, 에칭 정지 층(226)은 (도 2d에서 도시되는 바와 같이) 리세스(222 및 224)를 충전하도록 역시 등각적으로 코팅될 수 있다.
도 2f에서 예시되는 바와 같이, 몇몇 실시형태에서, 기판(202)의 일부가 제거되어 반도체 층(214) 아래의 인터리빙된 희생 층(218) 및 유전체 층(220)을 노출시킨다. 기판(202)은 에칭 정지 층(226)에 의해 정지될 때까지 박형화될 수 있다. 몇몇 실시형태에서, 기판(202)은 CMP, 건식 에칭, 및/또는 습식 에칭에 의해 박형화되고, 에칭 정지 층(226)은 습식 에칭에 대한 CMP 에칭 정지 층 및/또는 하드 마스크로서 작용한다. 몇몇 실시형태에서, 기판(202)의 일부가 제거되고, 그 결과, 노치(206 또는 208)의 하단 표면 및 측면 표면의 일부가 제거된다. 박형화의 정도는 에칭 정지 층(226)에 의해 제어될 수 있다. 예를 들면, 에칭 정지 층(226) 아래의 기판(202)의 일부 및 에칭 정지 층(226) 아래의 인터리빙된 희생 층(218)의 및 유전체 층(220)의 일부는 반도체 층(214)의 후면 아래로 수직으로 연장되는 희생 층(218)의 일부를 노출시키도록 제거될 수 있다. 몇몇 실시형태에 따르면, 에칭 정지 층(226)은, 예를 들면, 기판(202)의 박형화 이후, 습식 에칭 및/또는 건식 에칭에 의해 제거된다.
도 2g에서 예시되는 바와 같이, 몇몇 실시형태에서, 인터리빙된 희생 층(218) 및 유전체 층(220)을 통해 각각이 수직으로 연장되는 하나 이상의 슬릿 개구(230)가 형성된다. 슬릿 개구(230)는, (도 2f에서 도시되는 바와 같은) 희생 층(218)을 전도성 층(232)으로 대체하는 후속하는 게이트 대체 프로세스를 위한 통로를 형성하기 위한 딥(deep) RIE와 같은, 습식 에칭 및/또는 건식 에칭 프로세스에 의해 형성될 수 있다. 희생 층(218)을 전도성 층(232)으로 대체하는 것은, 유전체 층(220)(예를 들면, 실리콘 산화물)에 대해 선택성이 있는 희생 층(218)(예를 들면, 실리콘 질화물)을 습식 에칭하고 전도성 층(232)으로 구조물을 충전하는 것에 의해 수행될 수 있다. 전도성 층(232)은 텅스텐과 같은 금속을 포함할 수 있다. 전도성 층(232)은 PVD, CVD, ALD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합에 의해 증착될 수 있다. 결과적으로, 게이트 대체 프로세스 이후, 반도체 층(214)의 후면 아래로 수직으로 연장되는 희생 층(218)의 일부는 워드 라인 콘택(236)이 될 수 있다.
3D 메모리 디바이스의 다른 컴포넌트(예를 들면, NAND 메모리 스트링, 로컬 상호 연결부, 및 주변장치 디바이스)를 형성하는 세부 사항은 용이하게 인식될 수 있고, 따라서, 여기서는 설명되지 않는다는 것이 이해된다. 예를 들면, NAND 메모리 스트링 및 로컬 상호 연결부 중 적어도 일부는, 인터리빙된 전도성 층 및 유전체 층 증착 이후에 그리고 기판의 후면 박형화 이전에 형성될 수 있다.
본 개시의 하나의 양태에 따르면, 3D 메모리 디바이스는, 기판, 기판 위에 있으며 기판의 적어도 하나의 에지를 넘어 횡방향으로 연장되는 반도체 층, 반도체 층의 전면 위에 있으며 반도체 층의 후면 아래로 연장되는 복수의 인터리빙된 전도성 층 및 유전체 층, 및 각각이 인터리빙된 전도성 층 및 유전체 층을 통해 수직으로 연장되며 반도체 층과 접촉하는 복수의 메모리 스트링을 포함한다.
몇몇 실시형태에서, 전도성 층은 반도체 층의 후면 아래로 수직으로 추가로 연장되어 복수의 워드 라인 콘택을 형성한다.
몇몇 실시형태에서, 전도성 층 및 유전체 층의 각각은 반도체 층의 전면에서 반도체 층의 적어도 하나의 에지를 넘어 횡방향으로 연장된다.
몇몇 실시형태에서, 반도체 층은 폴리실리콘을 포함한다. 몇몇 실시형태에서, 반도체 층의 두께는 약 1 ㎛보다 더 크지 않다.
몇몇 실시형태에서, 반도체 층은 기판의 양쪽 에지를 넘어 횡방향으로 연장된다. 몇몇 실시형태에서, 전도성 층 및 유전체 층의 각각은 반도체 층의 전면에서 반도체 층의 양쪽 에지를 넘어 횡방향으로 연장된다.
몇몇 실시형태에서, 인터리빙된 전도성 층 및 유전체 층은 반도체 층의 적어도 하나의 에지를 따라 수직으로 연장된다.
몇몇 실시형태에서, 전도성 층 및 유전체 층의 각각은, 측면도에서, 반도체 층의 전면 위의 제1 횡방향 부분(lateral portion), 반도체 층의 후면 아래의 제2 횡방향 부분, 및 제1 및 제2 횡방향 부분을 연결하는 수직 부분을 포함하는 연속적인 굴곡된 형상을 갖는다. 몇몇 실시형태에서, 제1 횡방향 부분은 제2 횡방향 부분보다 더 길다.
몇몇 실시형태에서, 복수의 메모리 스트링은 반도체 층의 전면 위의 제1 메모리 스트링 및 반도체 층의 후면 아래의 제2 메모리 스트링을 포함한다.
몇몇 실시형태에서, 전도성 층의 각각은 금속 또는 도핑된 폴리실리콘을 포함한다.
본 개시의 다른 양태에 따르면, 3D 메모리 디바이스는 소스 플레이트, 복수의 인터리빙된 전도성 층 및 유전체 층을 포함하는 메모리 스택, 및 각각이 메모리 스택을 통해 수직으로 연장되며 소스 플레이트와 접촉하는 복수의 메모리 스트링을 포함한다. 전도성 층의 각각은, (i) 소스 플레이트의 전면과 후면 사이에서 연장되는 굴곡된 워드 라인, 및 (ii) 굴곡된 워드 라인에 연결되며 소스 플레이트의 후면 아래로 수직으로 연장되는 워드 라인 콘택을 포함한다.
몇몇 실시형태에서, 소스 플레이트는 폴리실리콘을 포함한다. 몇몇 실시형태에서, 소스 플레이트의 두께는 약 1 ㎛보다 더 크지 않다.
몇몇 실시형태에서, 전도성 층의 각각은 동일한 전도성 재료로 만들어지는 연속 층이다. 몇몇 실시형태에서, 전도성 재료는 금속 또는 도핑된 폴리실리콘을 포함한다.
몇몇 실시형태에서, 굴곡된 워드 라인은 소스 플레이트의 전면에서 소스 플레이트의 양쪽 에지를 넘어 횡방향으로 연장된다.
몇몇 실시형태에서, 굴곡된 워드 라인은 소스 플레이트의 적어도 하나의 에지를 따라 수직으로 연장된다.
몇몇 실시형태에서, 복수의 메모리 스트링은 소스 플레이트의 전면 위의 제1 메모리 스트링 및 소스 플레이트의 후면 아래의 제2 메모리 스트링을 포함한다.
본 개시의 여전히 다른 양태에 따르면, 3D 메모리 디바이스는, 소스 플레이트, 소스 플레이트의 전면 위에 있으며 소스 플레이트의 후면 아래로 연장되는 복수의 인터리빙된 전도성 층 및 유전체 층을 포함하는 메모리 스택, 메모리 스택을 통해 수직으로 연장되며 소스 플레이트의 전면 위에서 소스 플레이트와 접촉하는 제1 메모리 스트링, 및 메모리 스택을 통해 수직으로 연장되며 소스 플레이트의 후면 아래에서 소스 플레이트와 접촉하는 제2 메모리 스트링을 포함한다.
몇몇 실시형태에서, 전도성 층의 각각은, (i) 소스 플레이트의 전면과 후면 사이에서 연장되는 굴곡된 워드 라인, 및 (ii) 굴곡된 워드 라인에 연결되며 소스 플레이트의 후면 아래로 수직으로 연장되는 워드 라인 콘택을 포함한다.
몇몇 실시형태에서, 소스 플레이트는 폴리실리콘을 포함한다. 몇몇 실시형태에서, 소스 플레이트의 두께는 약 1 ㎛보다 더 크지 않다.
몇몇 실시형태에서, 전도성 층의 각각은 동일한 전도성 재료로 만들어지는 연속 층이다. 몇몇 실시형태에서, 전도성 재료는 금속 또는 도핑된 폴리실리콘을 포함한다.
특정한 실시형태의 전술한 설명은, 따라서, 본 개시의 일반적인 개념을 벗어나지 않으면서, 과도한 실험 없이, 본 기술 분야의 기술 내의 지식을 적용하는 것에 의해, 다양한 애플리케이션을 위해 그러한 특정한 실시형태를 쉽게 수정 및/또는 적응시킬 수 있다는 본 개시의 일반적인 성질을 드러낼 것이다. 따라서, 그러한 적응 및 수정은, 본원에서 제시되는 교시 및 지침에 기초하여, 개시된 실시형태의 등가물의 의미 및 범위 내에 있도록 의도된다. 본원에서의 문체(phraseology) 또는 전문 용어는 제한의 목적이 아니라 설명의 목적을 위한 것이며, 그 결과, 본 명세서의 전문 용어 또는 문체는 본 교시 및 지침을 고려하여 숙련된 기술자에 의해 해석되어야 한다는 것이 이해되어야 한다.
본 개시의 실시형태는, 명시된 기능 및 그들의 관계의 구현을 예시하는 기능적 빌딩 블록(functional building block)의 도움으로 상기에서 설명되었다. 이들 기능적 빌딩 블록의 경계는 설명의 편의성을 위해 본원에서 임의적으로 정의되었다. 명시된 기능 및 그들의 관계가 적절하게 수행되는 한, 대안적인 경계가 정의될 수 있다.
발명의 내용(Summary) 및 요약서 섹션은, 본 발명자(들)에 의해 고려되는 바와 같은 본 개시의 하나 이상의, 그러나 모두는 아닌 실시형태를 기술할 수 있으며, 따라서, 본 개시 및 첨부된 청구범위를 어떤 식으로든 제한하도록 의도되지는 않는다.
본 개시의 폭 및 범위는, 상기에서 설명된 예시적인 실시형태 중 어느 것에 의해 제한되어서는 안되며, 오히려, 오로지 이하의 청구범위 및 그들의 균등물에 따라 정의되어야 한다.

Claims (26)

  1. 삼차원(three-dimensional; 3D) 메모리 디바이스로서,
    기판과,
    상기 기판 위에 있으며 상기 기판의 적어도 하나의 에지를 넘어 횡방향으로 연장되는 반도체 층과,
    상기 반도체 층의 전면(front side) 위에 있으며 상기 반도체 층의 후면(back side) 아래로 연장되는 복수의 인터리빙된(interleaved) 전도성 층 및 유전체 층과,
    각각이 상기 인터리빙된 전도성 층 및 유전체 층을 통해 수직으로 연장되며 상기 반도체 층과 접촉하는 복수의 메모리 스트링(memory string)을 포함하되,
    상기 복수의 메모리 스트링은 상기 반도체 층의 상기 전면 위의 제1 메모리 스트링 및 상기 반도체 층의 상기 후면 아래의 제2 메모리 스트링을 포함하는,
    삼차원(3D) 메모리 디바이스.
  2. 제1항에 있어서,
    상기 전도성 층은 상기 반도체 층의 상기 후면 아래로 수직으로 추가로 연장되어 복수의 워드 라인 콘택을 형성하는,
    삼차원(3D) 메모리 디바이스.
  3. 제1항에 있어서,
    상기 전도성 층 및 유전체 층의 각각은 상기 반도체 층의 상기 전면에서 상기 반도체 층의 적어도 하나의 에지를 넘어 횡방향으로 연장되는,
    삼차원(3D) 메모리 디바이스.
  4. 제1항에 있어서,
    상기 반도체 층은 폴리실리콘을 포함하는,
    삼차원(3D) 메모리 디바이스.
  5. 제1항에 있어서,
    상기 반도체 층의 두께는 1 ㎛보다 더 크지 않은,
    삼차원(3D) 메모리 디바이스.
  6. 제1항에 있어서,
    상기 반도체 층은 상기 기판의 양쪽 에지를 넘어 횡방향으로 연장되는,
    삼차원(3D) 메모리 디바이스.
  7. 제6항에 있어서,
    상기 전도성 층 및 유전체 층의 각각은 상기 반도체 층의 상기 전면에서 상기 반도체 층의 양쪽 에지를 넘어 횡방향으로 연장되는,
    삼차원(3D) 메모리 디바이스.
  8. 제1항에 있어서,
    상기 인터리빙된 전도성 층 및 유전체 층은 상기 반도체 층의 적어도 하나의 에지를 따라 수직으로 연장되는,
    삼차원(3D) 메모리 디바이스.
  9. 제1항에 있어서,
    상기 전도성 층 및 유전체 층의 각각은, 측면도에서, 상기 반도체 층의 상기 전면 위의 제1 횡방향 부분(lateral portion), 상기 반도체 층의 상기 후면 아래의 제2 횡방향 부분, 및 상기 제1 횡방향 부분과 상기 제2 횡방향 부분을 연결하는 수직 부분을 포함하는 연속적인 굴곡된 형상을 갖는,
    삼차원(3D) 메모리 디바이스.
  10. 제9항에 있어서,
    상기 제1 횡방향 부분은 상기 제2 횡방향 부분보다 더 긴,
    삼차원(3D) 메모리 디바이스.
  11. 삭제
  12. 제1항에 있어서,
    상기 전도성 층의 각각은 금속 또는 도핑된 폴리실리콘을 포함하는,
    삼차원(3D) 메모리 디바이스.
  13. 삼차원(3D) 메모리 디바이스로서,
    소스 플레이트와,
    복수의 인터리빙된 전도성 층 및 유전체 층을 포함하는 메모리 스택과,
    각각이 상기 메모리 스택을 통해 수직으로 연장되며 상기 소스 플레이트와 접촉하는 복수의 메모리 스트링을 포함하되,
    상기 전도성 층의 각각은, (i) 상기 소스 플레이트의 전면과 후면 사이에서 연장되는 굴곡된 워드 라인, 및 (ii) 상기 굴곡된 워드 라인에 연결되며 상기 소스 플레이트의 상기 후면 아래로 수직으로 연장되는 워드 라인 콘택을 포함하고,
    상기 복수의 메모리 스트링은 상기 소스 플레이트의 상기 전면 위에서 상기 소스 플레이트와 접촉하는 제1 메모리 스트링과, 상기 소스 플레이트의 상기 후면 아래에서 상기 소스 플레이트와 접촉하는 제2 메모리 스트링을 포함하는,
    삼차원(3D) 메모리 디바이스.
  14. 제13항에 있어서,
    상기 소스 플레이트는 폴리실리콘을 포함하는,
    삼차원(3D) 메모리 디바이스.
  15. 제13항에 있어서,
    상기 소스 플레이트의 두께는 1 ㎛보다 더 크지 않은,
    삼차원(3D) 메모리 디바이스.
  16. 제13항에 있어서,
    상기 전도성 층의 각각은 동일한 전도성 재료로 이루어진 연속 층인,
    삼차원(3D) 메모리 디바이스.
  17. 제13항에 있어서,
    상기 굴곡된 워드 라인은 상기 소스 플레이트의 상기 전면에서 상기 소스 플레이트의 양쪽 에지를 넘어 횡방향으로 연장되는,
    삼차원(3D) 메모리 디바이스.
  18. 제13항에 있어서,
    상기 굴곡된 워드 라인은 상기 소스 플레이트의 적어도 하나의 에지를 따라 수직으로 연장되는,
    삼차원(3D) 메모리 디바이스.
  19. 삼차원(3D) 메모리 디바이스로서,
    소스 플레이트와,
    상기 소스 플레이트의 전면 위에 있으며 상기 소스 플레이트의 후면 아래로 연장되는 복수의 인터리빙된 전도성 층 및 유전체 층을 포함하는 메모리 스택과,
    상기 메모리 스택을 통해 수직으로 연장되며 상기 소스 플레이트의 상기 전면 위에서 상기 소스 플레이트와 접촉하는 제1 메모리 스트링과,
    상기 메모리 스택을 통해 수직으로 연장되며 상기 소스 플레이트의 상기 후면 아래에서 상기 소스 플레이트와 접촉하는 제2 메모리 스트링을 포함하는,
    삼차원(3D) 메모리 디바이스.
  20. 제19항에 있어서,
    상기 전도성 층의 각각은, (i) 상기 소스 플레이트의 상기 전면과 상기 후면 사이에서 연장되는 굴곡된 워드 라인, 및 (ii) 상기 굴곡된 워드 라인에 연결되며 상기 소스 플레이트의 상기 후면 아래로 수직으로 연장되는 워드 라인 콘택을 포함하는,
    삼차원(3D) 메모리 디바이스.
  21. 삭제
  22. 삭제
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  26. 삭제
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