JP3715975B2 - 多層配線構造の製造方法 - Google Patents
多層配線構造の製造方法 Download PDFInfo
- Publication number
- JP3715975B2 JP3715975B2 JP2003120338A JP2003120338A JP3715975B2 JP 3715975 B2 JP3715975 B2 JP 3715975B2 JP 2003120338 A JP2003120338 A JP 2003120338A JP 2003120338 A JP2003120338 A JP 2003120338A JP 3715975 B2 JP3715975 B2 JP 3715975B2
- Authority
- JP
- Japan
- Prior art keywords
- barrier metal
- film
- metal film
- manufacturing
- plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76865—Selective removal of parts of the layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
- H01L21/02052—Wet cleaning only
Description
【発明の属する技術分野】
本発明は、多層配線構造の製造方法に関し、特に、埋め込み型の多層配線構造の製造方法に関する。
【0002】
【従来の技術】
従来のダマシンプロセスを用いた、埋め込み型の多層配線構造の製造方法では、微細化が進み、配線を埋め込むビアホールのアスペクト比が大きくなるにつれて、ビアホール内におけるボイドの発生が問題となっていた。
これに対して、ビアホール内に形成したTaNのバリア層上に、Pd等の触媒を用いることなく銅のめっきを行なう置換めっき法が提案されている(例えば、非特許文献1参照。)。
【0003】
置換めっき法は、めっき溶液中で、下地金属の酸化還元電位がめっき溶液中の銅の酸化還元電位より低い場合に、下地金属イオンがめっき溶液中に酸化溶解し、逆にめっき溶液中の銅イオンが還元析出するものである。
多層配線構造の下地金属(バリアメタル)にTaNを用いた場合は、下地金属を無電解銅めっき液に浸漬するのみで、銅の置換めっきが可能である。また、銅の析出後は自己触媒めっきが可能であるため、きわめて簡単な工程で、下地金属上に無電解銅めっき膜を堆積することができる。
【0004】
図3は、置換めっき法を用いた、従来の多層配線構造の製造工程の断面図であり、かかる製造工程は、以下の工程1〜5を含んでいる。
【0005】
工程1:図3(a)に示すように、下層配線2を含み、酸化シリコンからなる層間絶縁層1の上に、同じく酸化シリコンからなる層間絶縁層3を形成する。次に、層間絶縁層3をエッチングしてビアホール(孔部)4を形成し、更に、スパッタ法を用いて、TaNからなるバリアメタル膜(下地金属)15を全面に形成する。
【0006】
工程2:図3(b)に示すように、バリアメタル膜15が大気中に晒されることにより、バリアメタル膜15の表面が酸化され、TaNの自然酸化膜16が形成される。
【0007】
工程3:図3(c)に示すように、バリアメタル膜15の表面に形成された自然酸化膜16をエッチングで除去する。
【0008】
工程4:図3(d)に示すように、銅を含むめっき液に浸漬して、置換めっき法により無電解銅めっき膜17を形成する。
【0009】
工程5:図3(e)に示すように、更に、電解めっき法を用いて電解銅めっき膜18を形成する。以上の工程で、多層配線構造200が完成する。
【0010】
【非特許文献1】
Zenglin Wang, Hiroyuki Sakaue, Shoso Shingubara and Talayuki Takahagi “Electroless Plating of Cu Initiated by Displacement Reaction on Metal-Nitride Diffusion Barriers” Electrochem. Solid-State Lettters, 6 (3) (2003) C38-C41
【0011】
【発明が解決しようとする課題】
しかしながら、置換めっき法を用いた場合でも、微細化が進み、例えば配線の線幅が100nm以下のように細くなると、ビアホール内にボイドが発生するという問題が生じた。そこで、発明者らはボイドの発生原因について検討した結果、以下のような知見を得た。
即ち、微細化が進むにつれ、バリアメタル膜15の膜厚も薄くなる。このため、工程2において、底面に比べて膜厚の薄い側壁のバリアメタル膜15は、全て自然酸化膜16となってしまい、工程3で自然酸化膜16を除去した場合、側壁にはバリアメタル膜15が残らなくなる。
この結果、工程4の無電解めっき工程で、ビアホール4の側壁にはめっき膜が形成されず、ボイド19の発生原因となる。
【0012】
例えば、ITRS半導体ロードマップによると、バリアメタル膜の膜厚は、65nm線幅世代で8nm、45nm線幅世代で5nmとなる。このため、TaNのバリアメタル膜15の表面に形成される自然酸化膜(酸素リッチ層)16の膜厚が5nmを越えると、ボイドが発生してしまう。特に、スパッタ法を用いてバリアメタル膜15を形成した場合、ビアホールの側壁のバリアメタル膜15の膜厚が薄くなるため、ボイドの発生が著しい。
【0013】
そこで、本発明は、微細配線を有するLSI用多層配線構造において、バリアメタル膜の表面に形成される自然酸化膜の膜厚を薄くし、ボイドの発生を防止した多層配線構造の製造方法の提供を目的とする。
【0014】
【課題を解決するための手段】
本発明は、埋め込み型の多層配線構造の製造方法であって、絶縁層に孔部を形成する工程と、少なくとも該孔部の内壁を覆うように、タンタルと窒素を主成分とするバリアメタル膜を形成するバリアメタル膜形成工程と、該バリアメタル膜の表面に形成された酸化膜を除去して、該孔部の内壁全面を覆うように該バリアメタル膜を残す除去工程と、銅を含むめっき液に該バリアメタル膜を浸漬して、該バリアメタル膜上に無電解銅めっき膜を形成する無電解めっき工程とを含み、該バリアメタル膜に含まれる窒素とタンタルの元素組成比(N/Ta)を、0.3以上で、かつ1.5以下としたことを特徴とする多層配線構造の製造方法である。
かかる元素組成比のバリアメタル膜を用いることにより、バリアメタル膜上に形成される自然酸化膜の膜厚を、例えば1nm以下のように薄くできる。また、配線層としても良好な抵抗値とすることができる。また、全面にバリアメタル膜を残すことにより、めっき工程におけるボイドの発生を防止できる。
【0015】
上記元素組成比(N/Ta)は、好適には、0.3以上で、かつ1.0以下である。
【0016】
上記バリアメタル膜形成工程は、タンタルを主成分とする膜の表面に窒素プラズマを照射してタンタルを窒化するプラズマ窒化工程であっても良い。
【0017】
上記除去工程は、フッ化水素酸と硝酸の混合液、又はフッ化水素酸の希釈液に上記バリアメタル膜を浸漬し、上記酸化膜を選択的に除去する工程であることが好ましい。
【0018】
上記無電解めっき工程は、還元剤としてグリオキシル酸を用いためっき液に、上記バリアメタル膜を浸漬する工程であることが好ましい。
【0019】
本発明は、更に、上記無電解銅めっき膜をシード層に用いた電解めっきで、該無電解銅めっき膜上に電解銅めっき膜を形成する工程を含むものであっても良い。
【0020】
【発明の実施の形態】
実施の形態1.
図1は、本実施の形態1にかかる多層配線構造の製造工程の断面図である。図1中、図3と同一符号は、同一又は相当箇所を示す。かかる製造工程は、以下の工程1〜5を含む。
【0021】
工程1:図1(a)に示すように、酸化シリコンからなり、下層配線2を含む層間絶縁層1の上に、同じく酸化シリコンからなる層間絶縁層3を形成する。次に、層間絶縁層3をエッチングしてビアホール(孔部)4を形成する。
【0022】
続いて、スパッタ法を用いて、TaNからなるバリアメタル膜(下地金属)5を全面に形成する。スパッタガスには、例えばArとN2の混合ガスを用いる。窒素分圧等のスパッタ条件を調整して、バリアメタル膜5の元素組成比(N/Ta)を、0.3以上で、かつ1.5以下となるように制御する。より好ましくは0.3以上で、かつ1.0以下となるように制御する。このようにスパッタ法でバリアメタル膜5を形成した場合、ビアホール4の底部での膜厚に比べて、側壁での膜厚は薄くなる。例えば、底部の膜厚が10nm程度の場合、側壁の膜厚は2nm程度である。
【0023】
図2は、TaNからなるバリアメタル膜5の元素組成比(N/Ta)を0から1.65まで変化させた場合、バリアメタル膜5を大気中に放置した時間と、表面に形成される自然酸化膜(TaOx)6の膜厚との関係である。
図2からわかるように、N/Taが0.30の場合、大気中に15日放置しても、自然酸化膜6の膜厚は1nm程度である。実際の製造工程では、バリアメタル膜5が大気に晒される時間は数分程度と短いため、かかる元素組成比のバリアメタル膜5を用いることにより、自然酸化膜6の膜厚を1nm以下に制御できる。
【0024】
なお、バリアメタル膜5の元素組成比(N/Ta)を1.5より大きくすると、TaNの電気抵抗率が著しく高くなる。このため、配線材料として使用するためには、TaNの元素組成比(N/Ta)は1.5以下が好ましく、更に好適には1.0以下である。
また、ここでは、TaNからなるバリアメタル膜5をスパッタ法で形成したが、ALD(Atomic Layer Deposition)法、CVD法等を用いて形成しても構わない。
【0025】
工程2:図1(b)に示すように、バリアメタル膜5が大気に晒されることにより、バリアメタル膜5の表面が酸化され、TaNの自然酸化膜6が形成される。ここでは、バリアメタル膜5の元素組成比(N/Ta)は、0.3以上で、かつ1.5以下となるように制御されている。このため、バリアメタル膜5が酸化されて形成される自然酸化膜6の膜厚は約1nm以下となる。
上述のように、ビアホール4の側壁に形成されるバリアメタル膜5の膜厚は2nm程度であるため、膜厚が約1nmの自然酸化膜6が形成されても、ビアホール4の側壁には酸化されていないバリアメタル膜5が、約1nmの膜厚で残る。
【0026】
工程3:図1(c)に示すように、バリアメタル膜5の表面に形成された自然酸化膜6をエッチングで除去する。エッチングには、フッ化水素酸と硝酸の混合液、又はフッ化水素酸を純水で10倍以上に希釈した溶液を用いる。これにより、バリアメタル膜5に損傷を与えることなく自然酸化膜6のみを選択的に除去できる。
具体的には、例えば、HF:HNO3:H2O=1:1:30で混合した水溶液をエッチング溶液に用いる。エッチング溶液の温度は約25℃、エッチング時間は約3分である。かかるエッチング工程により、図1(c)に示すように、ビアホール4の底面および側壁、並びに層間絶縁層3の上面に、表面の自然酸化膜6が除去されたバリアメタル膜5が残される。
【0027】
工程4:図1(d)に示すように、銅を含むめっき液に浸漬して、無電解めっきを行う。めっき液の主成分は、硫酸銅、グリオキシル酸(還元剤)、エチレンジアミン四酢酸(錯化剤)、ビピルジン(安定剤)である。また、めっき条件は、例えば、溶液のpHが12、溶液の温度が70℃である。
かかる無電解めっきにより、直径100nm、アスペクト比(深さ/直径)が8程度のビアホールであれば、図1(d)に示すような、均一な無電解銅めっき膜7を形成できる。無電解銅めっき膜7の膜厚は、約10nmである。
なお、バリアメタル膜5と無電解銅めっき膜7との密着性は高く、化学機械研磨(CMP)にも十分に耐えうる。
【0028】
工程5:図1(e)に示すように、更に、電解めっき法を用いて、電解銅めっき膜8を形成する。電解めっきには、硫酸銅を主成分とするめっき溶液が用いられる。
以上の工程で、図1(e)に示すように、ビアホール4がボイド無しに、銅で埋め込まれた多層配線構造100が得られる。
【0029】
実施の形態2.
本実施の形態2にかかる多層配線構造の製造方法は、上述の実施の形態1の製造方法と、バリアメタル膜5の形成工程(工程1)が異なるが、他の工程は同様である。
【0030】
即ち、本実施の形態2にかかる製造方法では、TaNからなるバリアメタル5を形成するにあたり、真空チャンバ内で、まず、スパッタ法又はCVD法を用いてTa膜を形成する。
続いて、真空チャンバの真空状態を維持したままで、Ta膜の表面に窒素プラズマを照射して窒化し、Ta膜の表面近傍をTaN膜とする。かかる窒化工程において、TaN膜中のNとTaの元素組成比(N/Ta)が、0.3以上で、かつ1.5以下となるように、好適には、0.3以上で、かつ1.0以下となるように窒化条件を制御する。
【0031】
具体的には、真空チャンバ内に、窒素を導入して10mTorrにした後、誘導結合プラズマを形成する。多層配線構造を形成するウエハを載せた基板には、−50V程度の直流バイアスを印加する。かかる条件を用いてTa膜の表面近傍の窒化を行なう。
かかる条件を用いることにより、Ta膜の表面から約2〜4nm程度の深さでNとTaの元素組成比(N/Ta)が、0.3以上で、かつ1.5以下となるTaN膜が形成される。
【0032】
実施の形態1で述べたように、かかる元素組成比を有するTaN膜は、2週間程度、大気中に放置しても、表面が酸化されて形成される自然酸化膜の膜厚は1nm以下となる(図1(b)参照)。
【0033】
以下、実施の形態1に示す工程3〜5(図1(c)〜(e)参照)を行なうことにより、多層配線構造100を得ることが出来る。
【0034】
なお、実施の形態1、2では、バリアメタル膜5の材料としてTaNを用いる場合について説明したが、Ta及びNを主成分とする他のTaN系材料を用いても構わない。
【0035】
【発明の効果】
以上の説明から明らかなように、本発明にかかる多層配線構造の製造方法では、バリアメタル膜の表面における自然酸化膜の形成を抑制できる。これにより、ボイドの発生を抑えた埋め込み配線の形成が可能となる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1にかかる多層配線構造の製造工程の断面図である。
【図2】 バリアメタル膜の元素組成比(N/Ta)を変えた場合の、バリアメタル膜を大気中に放置した時間と、表面に形成される自然酸化膜(TaOx)の膜厚との関係である。
【図3】 従来の多層配線構造の製造工程の断面図である。
【符号の説明】
1 層間絶縁層、2 下層配線、3 層間絶縁層、4 ビアホール、5 バリアメタル膜、6 自然酸化膜、7 無電解銅めっき膜、8 電解銅めっき膜、100 多層配線構造。
Claims (6)
- 埋め込み型の多層配線構造の製造方法であって、
絶縁層に孔部を形成する工程と、
少なくとも該孔部の内壁を覆うように、タンタルと窒素を主成分とするバリアメタル膜を形成するバリアメタル膜形成工程と、
該バリアメタル膜の表面に形成された酸化膜を除去して、該孔部の内壁全面を覆うように該バリアメタル膜を残す除去工程と、
銅を含むめっき液に該バリアメタル膜を浸漬して、該バリアメタル膜上に無電解銅めっき膜を形成する無電解めっき工程とを含み、
該バリアメタル膜に含まれる窒素とタンタルの元素組成比(N/Ta)を、0.3以上で、かつ1.5以下としたことを特徴とする多層配線構造の製造方法。 - 上記元素組成比(N/Ta)を、0.3以上で、かつ1.0以下としたことを特徴とする請求項1に記載の製造方法。
- 上記バリアメタル膜形成工程が、タンタルを主成分とする膜の表面に窒素プラズマを照射してタンタルを窒化するプラズマ窒化工程であることを特徴とする請求項1又は2に記載の製造方法。
- 上記除去工程が、フッ化水素酸と硝酸の混合液、又はフッ化水素酸の希釈液に上記バリアメタル膜を浸漬し、上記酸化膜を選択的に除去する工程であることを特徴とする請求項1又は2に記載の製造方法。
- 上記無電解めっき工程が、還元剤としてグリオキシル酸を用いためっき液に、上記バリアメタル膜を浸漬する工程であることを特徴とする請求項1又は2に記載の製造方法。
- 更に、上記無電解銅めっき膜をシード層に用いた電解めっきで、該無電解銅めっき膜上に電解銅めっき膜を形成する工程を含むことを特徴とする請求項1〜5のいずれかに記載の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003120338A JP3715975B2 (ja) | 2003-04-24 | 2003-04-24 | 多層配線構造の製造方法 |
US10/809,681 US20040213895A1 (en) | 2003-04-24 | 2004-03-26 | Method of manufacturing multilevel interconnection |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003120338A JP3715975B2 (ja) | 2003-04-24 | 2003-04-24 | 多層配線構造の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004327715A JP2004327715A (ja) | 2004-11-18 |
JP3715975B2 true JP3715975B2 (ja) | 2005-11-16 |
Family
ID=33296467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003120338A Expired - Fee Related JP3715975B2 (ja) | 2003-04-24 | 2003-04-24 | 多層配線構造の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20040213895A1 (ja) |
JP (1) | JP3715975B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4578254B2 (ja) * | 2005-01-26 | 2010-11-10 | 京セラ株式会社 | 多層配線基板 |
JP5377831B2 (ja) * | 2007-03-14 | 2013-12-25 | Jx日鉱日石金属株式会社 | ダマシン銅配線用シード層形成方法、及びこの方法を用いてダマシン銅配線を形成した半導体ウェハー |
JP5532743B2 (ja) * | 2009-08-20 | 2014-06-25 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
WO2011058913A1 (en) * | 2009-11-13 | 2011-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
JP5679204B2 (ja) | 2011-09-02 | 2015-03-04 | 昭栄化学工業株式会社 | 金属粉末の製造方法、それにより製造された金属粉末、導体ペースト、セラミック積層電子部品 |
US9704804B1 (en) * | 2015-12-18 | 2017-07-11 | Texas Instruments Incorporated | Oxidation resistant barrier metal process for semiconductor devices |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11217672A (ja) * | 1998-01-30 | 1999-08-10 | Sony Corp | 金属窒化物膜の化学的気相成長方法およびこれを用いた電子装置の製造方法 |
JP2000049116A (ja) * | 1998-07-30 | 2000-02-18 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2003
- 2003-04-24 JP JP2003120338A patent/JP3715975B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-26 US US10/809,681 patent/US20040213895A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20040213895A1 (en) | 2004-10-28 |
JP2004327715A (ja) | 2004-11-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6464779B1 (en) | Copper atomic layer chemical vapor desposition | |
US7405143B2 (en) | Method for fabricating a seed layer | |
US8747960B2 (en) | Processes and systems for engineering a silicon-type surface for selective metal deposition to form a metal silicide | |
US7341946B2 (en) | Methods for the electrochemical deposition of copper onto a barrier layer of a work piece | |
US7070687B2 (en) | Apparatus and method of surface treatment for electrolytic and electroless plating of metals in integrated circuit manufacturing | |
US8241701B2 (en) | Processes and systems for engineering a barrier surface for copper deposition | |
JP3501937B2 (ja) | 半導体装置の製造方法 | |
US8771804B2 (en) | Processes and systems for engineering a copper surface for selective metal deposition | |
JP5203602B2 (ja) | 銅でないメッキ可能層の上への銅の直接電気メッキのための方法 | |
US7405157B1 (en) | Methods for the electrochemical deposition of copper onto a barrier layer of a work piece | |
US7319071B2 (en) | Methods for forming a metallic damascene structure | |
US7338908B1 (en) | Method for fabrication of semiconductor interconnect structure with reduced capacitance, leakage current, and improved breakdown voltage | |
WO2009101805A1 (ja) | 半導体装置及びその製造方法 | |
JPH11307481A (ja) | 電解めっき装置および電解めっき方法 | |
US8652966B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP3715975B2 (ja) | 多層配線構造の製造方法 | |
US7981793B2 (en) | Method of forming a metal directly on a conductive barrier layer by electrochemical deposition using an oxygen-depleted ambient | |
JP3636186B2 (ja) | 半導体装置の製造方法 | |
KR100488223B1 (ko) | 무전해 도금 방법, 매입형 배선, 및 매입형 배선 형성 방법 | |
JP2006024668A (ja) | 半導体装置の製造方法 | |
JP3944437B2 (ja) | 無電解メッキ方法、埋め込み配線の形成方法、及び埋め込み配線 | |
US20230274932A1 (en) | Selective inhibition for selective metal deposition | |
JP2006147895A (ja) | 半導体装置の製造方法 | |
JP2002033322A (ja) | 半導体装置の製造方法 | |
JP2003209113A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050524 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050531 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050715 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050823 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050826 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080902 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090902 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100902 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100902 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110902 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |