JP5532743B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、ＧａＡｓ基板、及びその基板の裏面に形成されＮｉ合金又はＮｉから構成された電極層を含む半導体装置及びその製造方法に関し、特に、ウエハが反るのを防止できる半導体装置及びその製造方法に関する。
従来、ＧａＡｓ基板にクラックが生じるのを防止するために、ＧａＡｓ基板の裏面にＮｉから構成された電極層が形成された、半導体装置が知られている（例えば、特許文献１）。また、研削により薄層化されたＧａＡｓ基板を補強するために、ＧａＡｓ基板の裏面に、Ｎｉ合金又はＮｉから構成された電極層を形成することがある。
また、ウエハの状態で測定されたチップの特性が、チップがウエハから切り分けられた後に、チップに熱が加わって変化することがある。これを防止するため、チップが切り分けられる前のウエハに熱処理を行なうことがある。
そして、薄層化されたＧａＡｓ基板の裏面にＮｉ合金又はＮｉから構成された電極層を形成して半導体装置を製造する際にも、上述したチップの特性変化を防止するため、それらＧａＡｓ基板及び電極層を含むウエハに熱処理を行なうことがある。この場合、電極層からＧａＡｓ基板にＮｉが拡散することがある。
この拡散が起こった場合、ＧａＡｓ基板において電極層との界面付近には、Ｎｉ‐ＧａＡｓ拡散層が生成する。このＮｉ‐ＧａＡｓ拡散層は、ＧａＡｓ基板の（１００）面に、エピタキシャルに形成されたＮｉ２ＧａＡｓ層であることが知られている（A.Lahav J.Appl.Phys.,60,991 (1986)）。そして、表１に示すように、ＧａＡｓ基板及びＮｉ‐ＧａＡｓ拡散層の間には４％程度の格子不整合が生じる。これにより、ＧａＡｓ基板及びＮｉ‐ＧａＡｓ拡散層は、Ｎｉ‐ＧａＡｓ拡散層及びＧａＡｓ基板から応力をそれぞれ受けることになる。
図１は、ＧａＡｓ基板の裏面にＮｉ-Ｐから構成された電極層が無電解めっきにより形成されたウエハに、２５０℃の熱処理を４時間実施した前後において、そのウエハにデプスオージェ分析を行なった結果を示すグラフである。図２は、ＧａＡｓ基板の裏面にＮｉ-Ｐから構成された厚さが０．３μｍの電極層が無電解めっきにより形成されたウエハに、２５０℃の熱処理を４時間実施した前後において、そのウエハにＸＲＤの結晶性解析を行なった結果を示すグラフである。
図１のグラフに示すように、熱処理後の電極層のＰの組成は、熱処理前の電極層のＰの組成の１．５倍程度に上昇している。また、図２の熱処理前のグラフにＮｉ-Ｐのアモルファスを示すブロードなピークが表れているのに、同図の熱処理後のグラフには、そのピークの代わりにＮｉ３Ｐ及びＮｉ１２Ｐ５を示すピークが表れている。
これらの内容から分かるように、上述したＮｉの拡散により、Ｎｉ合金から構成された電極層では、Ｎｉ合金の組成が変化して、Ｎｉ合金が結晶化する。そして、結晶化した場合には、電極層が収縮することになる。この結果、ＧａＡｓ基板は電極層から応力を受ける。
以上のように、ＧａＡｓ基板はＮｉ‐ＧａＡｓ拡散層及び電極層の両方から応力を受ける。また、Ｎｉ‐ＧａＡｓ拡散層はＧａＡｓ基板から応力を受ける。このため、ＧａＡｓ基板及び、ＧａＡｓ基板の裏面に形成されＮｉ合金又はＮｉから構成された電極層を含むウエハに熱処理を行なう場合、そのウエハは反る場合がある。
図３は、ＧａＡｓ基板の裏面に、電極層として０．３μｍのＮｉ-Ｐ層及び４μｍのＡｕ層が順に形成されたウエハに２５０℃の熱処理を４時間実施した場合のウエハの反り量とＧａＡｓ基板の厚さの関係を示すグラフである。ＧａＡｓ基板の厚さが５０μｍでは、ウエハの反り量は約６ｍｍである。通常、ウエハの反り量が３ｍｍ以上になると、ウエハのテスト工程やダイシング工程で不具合が生じる。ＧａＡｓ基板の厚さが５０μｍの場合には、これらの工程で不具合が生じることになる。
本発明は、この問題を解決するためになされ、ウエハが反るのを防止できる半導体装置及びその製造方法を提供することを目的とする。
第１の発明に係る半導体装置は、互いに対向する第１及び第２の主面を有するＧａＡｓ基板と、前記ＧａＡｓ基板の前記第１の主面上に形成され、Ｐｄ、Ｔａの少なくとも１つから構成された第１の金属層と、前記第１の金属層上に形成され、Ｎｉ系合金又はＮｉから構成された第２の金属層と、を備え、前記第１の金属層は、Ｔａから構成された第４の金属層と、前記第４の金属層及び前記第２の金属層の間に形成され、Ｍｏから構成された第５の金属層と、を含み、前記第４の金属層は前記第１の主面上に直接形成されることを特徴とするものである。
第２の発明に係る半導体装置の製造方法は、ＧａＡｓ基板の第１の主面上に、Ｐｄ、Ｔａの少なくとも1つから構成された、第１の金属層を形成する工程と、前記第１の金属層上に、Ｎｉ系合金又はＮｉから構成された、第２の金属層を形成する工程と、前記第２の金属層を形成した後に、前記ＧａＡｓ基板、前記第１及び第２の金属層をアニールする工程と、を備え、前記第１の金属層を、Ｔａから構成された第４の金属層と、前記第４の金属層及び前記第２の金属層の間に形成され、Ｍｏから構成された第５の金属層と、を含む層にし、前記第４の金属層を前記第１の主面上に直接形成することを特徴とするものである。
本発明により、ウエハが反るのを防止できる。
実施の形態１．
図４は、実施の形態１に係る半導体装置を示す断面図である。ＧａＡｓ基板１０の第１の主面１２上に、電極層１４が形成されている。電極層１４は、ＧａＡｓ基板１０の第１の主面１２上に形成された拡散バリア層（第１の金属層）１６、拡散バリア層１６上に形成されたＮｉ合金層（第２の金属層）１８、及びＮｉ合金層１８上に形成された高導電性層２０を含む。
図４は、実施の形態１に係る半導体装置を示す断面図である。ＧａＡｓ基板１０の第１の主面１２上に、電極層１４が形成されている。電極層１４は、ＧａＡｓ基板１０の第１の主面１２上に形成された拡散バリア層（第１の金属層）１６、拡散バリア層１６上に形成されたＮｉ合金層（第２の金属層）１８、及びＮｉ合金層１８上に形成された高導電性層２０を含む。
拡散バリア層１６はＰｄから構成され、厚さが０．０５μｍである。Ｎｉ合金層１８はＮｉ‐Ｐから構成され、厚さが０．３μｍである。高導電性層２０はＡｕから構成され、厚さが４μｍである。
図５〜図７は、実施の形態１に係る半導体装置の製造方法を示す工程図である。図５〜図７を参照しながら、半導体装置の製造方法を説明する。
まず、図５に示すように、スパッタ法により、ＧａＡｓ基板１０の第１の主面１２上に拡散バリア層（第１の金属層）１６を形成する。この際、拡散バリア層１６をＰｄから構成し、その厚さを０．０５μｍにする。
次に、図６に示すように、無電解めっきにより、拡散バリア層１６上にＮｉ合金層（第２の金属層）１８を形成する。この際、Ｐｄ活性化処理を前処理として行なうことにより、置換還元性の拡散バリア層１６の無電解めっきを実行できる。また、Ｎｉ合金層１８をＮｉ‐Ｐから構成し、その厚さを０．３μｍにする。なお、拡散バリア層１６がＰｄから構成される場合、前処理のＰｄ活性化処理を省略できる。
次に、置換Ａｕめっき層（図示せず）をＮｉ合金層１８上に形成する。この際、置換Ａｕめっき層の厚さを０．０５μｍ程度にする。
次に、図７に示すように、電解めっきにより、Ｎｉ合金層１８上に、置換Ａｕめっき層をシード層として高導電性層２０を形成する。この際、高導電性層２０をＡｕから構成し、その厚さを４μｍにする。なお、高導電性層２０により電極層１４の電気伝導性を確保する。以上により、拡散バリア層１６、Ｎｉ合金層１８、及び高導電性層２０を含む電極層１４が形成される。
次に、ＧａＡｓ基板１０、拡散バリア層１６、Ｎｉ合金層１８、及び高導電性層２０を含む半導体装置全体を２５０度でアニールする。
図８は、第１の比較例に係る半導体装置の断面図である。図８を参照しながら、実施の形態１の効果を説明する。
第１の比較例に係る半導体装置では、ＧａＡｓ基板１０の第１の主面１２上に、電極層１４としてＮｉ合金層１８が形成されている。ところが、ＧａＡｓ基板１０及びＮｉ合金層１８の間に拡散バリア層１６が設けられていない。また、Ｎｉ合金層１８上には高導電性層２０が設けられていない。
このため、課題で説明したように、ＧａＡｓ基板１０及びＮｉ合金層１８を含む装置全体を２５０度でアニールする場合、Ｎｉ合金層１８からＧａＡｓ基板１０にＮｉが拡散する。これにより、Ｎｉ‐ＧａＡｓ拡散層２２が形成され、ＧａＡｓ基板１０やＮｉ‐ＧａＡｓ拡散層２２が応力を受ける。このため、ＧａＡｓ基板１０及びＮｉ合金層１８を含むウエハが反る問題が生じる。
一方、実施の形態１に係る半導体装置には、ＧａＡｓ基板１０及びＮｉ合金層１８の間に拡散バリア層１６が形成されている。そして、拡散バリア層１６はＰｄから構成され、厚さが０．０５μｍとなっている。
このため、Ｎｉ合金層１８からＧａＡｓ基板１０にＮｉが拡散するのを防止できる。 図９は、実施の形態１に係るウエハ及び第１の比較例に係るウエハにＸＲＤの結晶解析を行なった結果をそれぞれ示すグラフである。図１０は、実施の形態１に係るウエハの反り量とＧａＡｓ基板の厚さの関係、及び第１の比較例に係るウエハの反り量とＧａＡｓ基板の厚さの関係をそれぞれ示すグラフである。ＸＲＤの結晶解析の結果からは、第１の比較例と比べて、実施の形態１では、Ｎｉ３Ｐ及びＮｉ１２Ｐ５のピークが見られないことがわかる。これは、Ｎｉ合金層１８を構成するＮｉ‐Ｐの結晶化が抑制されていることを示す。そして、第１の比較例と比べて、実施の形態１では、ウエハの反り量が１／２以下に低減している。
このように、Ｎｉ合金層１８で、Ｎｉ合金が結晶化するのを抑制できる。また、ＧａＡｓ基板で、Ｎｉ‐ＧａＡｓ拡散層２２が形成されるのを抑制できる。この結果、ＧａＡｓ基板やＮｉ‐ＧａＡｓ拡散層が応力を受けることは無くなる。従って、ウエハが反るのを防止できる。
また、実施の形態１に係る半導体装置には、第１の比較例に係る半導体装置とは異なり、Ｎｉ合金層１８上に高導電性層２０が形成されている。高導電性層２０はＡｕから構成されている。Ａｕは、Ｎｉ合金層１８を構成するＮｉ‐Ｐより導電性が高いため、電極層１４の導電性を向上できる。
以下に、実施の形態１の変形例について説明する。
実施の形態１に係る半導体装置では、拡散バリア層１６はＰｄから構成されたものでなくてもよい。拡散バリア層１６が、Ｐｄ、Ｔａ、Ｍｏの少なくとも１つから構成された層であれば、Ｎｉ合金層１８からＧａＡｓ基板１０にＮｉが拡散するのを防止できる。従って、ウエハが反るのを防止できる。この変形は、以下の実施の形態にも適用できる。
実施の形態１に係る半導体装置では、拡散バリア層１６はＰｄから構成されたものでなくてもよい。拡散バリア層１６が、Ｐｄ、Ｔａ、Ｍｏの少なくとも１つから構成された層であれば、Ｎｉ合金層１８からＧａＡｓ基板１０にＮｉが拡散するのを防止できる。従って、ウエハが反るのを防止できる。この変形は、以下の実施の形態にも適用できる。
図１１は、実施の形態１の変形例に係る半導体装置の縦断面図である。この変形例では、拡散バリア層１６は、第１の拡散バリア層（第４の金属層）２４及び第２の拡散バリア層（第５の金属層）２６を含む。第１の拡散バリア層２４は、Ｔａから構成され、ＧａＡｓ基板１０の第１の主面１２上に直接形成されている。第２の拡散バリア層２６は、Ｍｏから構成され、第１の拡散バリア層２４及びＮｉ合金層１８の間に形成されている。
そして、この変形例に係る半導体装置の製造方法では、まず、ＧａＡｓ基板１０の第１の主面１２上に、第１の拡散バリア層２４を形成する。次に、第１の拡散バリア層２４上に、第２の拡散バリア層２６を形成する。次に、第１の拡散バリア層２４上に、Ｎｉ合金層１８を形成する。
Ｔａは、拡散バリア層１６の他の構成材料であるＰｄ及びＭｏと比較して、ＧａＡｓ基板１０との付着性が高い。Ｍｏは、拡散バリア層１６の他の構成材料であるＰｄ及びＴａと比較して、Ｎｉの拡散をより効果的に防止する。従って、この変形例に係る半導体装置では、実施の形態１よりも効果的にウエハが反るのを防止するともに、ＧａＡｓ基板１０への電極層１４の付着性を向上できる。なお、この変形は、以下の実施の形態にも適用できる。
また、拡散バリア層１６の厚さは０．０５μｍでなくても、０．０５μｍ以上であれば、ウエハが反るのを確実に防止できる。また、拡散バリア層１６の厚さは０．０５μｍ未満であっても、ウエハが反るのを防止する効果は得られる。この変形は、以下の実施の形態にも適用できる。
また、Ｎｉ合金層１８は、Ｎｉ‐Ｐではなく、Ｎｉ−Ｂから構成されたものでもよい。また、電極層１４は、Ｎｉ合金層１８の代わりに、Ｎｉから構成された金属層を含むものでもよい。これらの場合にも、ＧａＡｓ基板１０にＮｉが拡散する問題は生じ、ウエハが反るのを防止する効果が得られる。この変形は、以下の実施の形態にも適用できる。
図１２は、実施の形態１の変形例に係る半導体装置の縦断面図である。この変形例では、Ｎｉ合金層１８上に高導電性層２０が設けられていない。この変形例に係る半導体装置の製造方法では、Ｎｉ合金層１８の形成後、Ｎｉ合金層１８上に高導電性層２０を形成しない。このため、実施の形態１と比較して、半導体装置の構造及びその製造方法が簡素化される。そして、実施の形態１と同様に、ウエハが反るのを防止できる。
そして、高導電性層２０は、Ａｕからではなく、Ａｇ又はＣｕから構成されたものでもよい。Ａｇ、ＣｕもＮｉ‐Ｐより導電性が高いため、この場合も、電極層１４の導電性を向上できる。また、高導電性層２０の厚さは４μｍではなくても、０．１μｍ〜数１０μｍであれば、電極層１４の導電性を向上できる。これらの変形は、以下の実施の形態にも適用できる。
そして、Ｎｉ合金層１８及び高導電性層２０の間に、Ｐｄから構成される拡散バリア層（図示せず）を設けてもよい。Ｎｉ合金層１８から高導電性層２０にＮｉが拡散するのを防止できる。この変形は、以下の実施の形態にも適用できる。
また、実施の形態１に係る半導体装置の製造方法では、スパッタ法ではなく、蒸着法により、拡散バリア層１６を形成してもよい。また、拡散バリア層１６がＰｄから構成される場合、拡散バリア層１６を無電解めっきで形成してもよい。この場合、Ｐｄ活性化液、スパッタ法、蒸着法等を用いて、数１０ｎｍのシード層を形成する。そして、拡散バリア層１６を、シード層上に形成する。これらの変形は、以下の実施の形態にも適用できる。
更に、拡散バリア層１６がＰｄから構成される場合、拡散バリア層１６を電解めっきで形成してもよい。ただし、この場合には、拡散バリア層１６の下地として給電層を形成する必要がある。給電層としては、例えば、Ｔｉ層及びＡｕ層を順に形成したものが考えられる。この変形は、以下の実施の形態にも適用できる。
そして、Ｎｉ合金層１８、又はＮｉから構成された金属層を形成する場合には、無電解めっきではなく、電解めっき、蒸着法、スパッタ法を用いてもよい。電解めっきでＮｉ合金層１８を形成する場合には、拡散バリア層１６上に、Ｎｉ合金層１８の下地として、Ａｕから構成された給電層を形成する。この際、給電層を置換Ａｕめっきで形成し、その厚さを５０ｎｍ以上とする。この変形は、以下の実施の形態にも適用できる。
また、高導電性層２０のシード層として置換Ａｕめっき層を形成する代わりに、蒸着法によりＡｕ層を形成してもよい。蒸着法により形成されたＡｕ層も、同様にシード層となる。この変形は、以下の実施の形態にも適用できる。
更に、高導電性層２０を形成する場合、電解めっきではなく、無電解めっきを用いてもよい。この変形は、以下の実施の形態にも適用できる。
実施の形態２．
図１３は、実施の形態２に係る半導体装置を示す断面図である。ＧａＡｓ基板１０の第２の主面２８上に、集積回路３０が形成されている。集積回路３０には、集積回路３０の配線（図示せず）に接続された接地電極３２が含まれている。そして、ＧａＡｓ基板１０には、第１の主面１２から第２の主面２８の接地電極３２の位置まで貫通する貫通孔３４が設けられている。
図１３は、実施の形態２に係る半導体装置を示す断面図である。ＧａＡｓ基板１０の第２の主面２８上に、集積回路３０が形成されている。集積回路３０には、集積回路３０の配線（図示せず）に接続された接地電極３２が含まれている。そして、ＧａＡｓ基板１０には、第１の主面１２から第２の主面２８の接地電極３２の位置まで貫通する貫通孔３４が設けられている。
また、ＧａＡｓ基板１０の第１の主面１２上及び貫通孔３４内には、電極層１４が形成されている。電極層１４は、ＧａＡｓ基板１０の第１の主面１２上に形成された拡散バリア層（第１の金属層）１６、拡散バリア層１６上に形成されたＮｉ合金層（第２の金属層）１８、及びＮｉ合金層１８上に形成された高導電性層２０を含む。
拡散バリア層１６はＰｄから構成され、貫通孔の側面３６及び接地電極の貫通孔内に露出した面３８に形成されている。拡散バリア層１６は接地電極３２に接続されている。拡散バリア層１６の厚さは、０．０５μｍである。
そして、Ｎｉ合金層１８はＮｉ‐Ｐから構成され、貫通孔３４内の拡散バリア層１６上に形成されている。Ｎｉ合金層１８の厚さは、０．３μｍである。また、高導電性層２０はＡｕから構成され、貫通孔３４内のＮｉ合金層１８上に形成されている。高導電性層２０の厚さは４μｍである。
図１４〜図１９は、実施の形態２に係る半導体装置の製造方法を示す工程図である。図１４〜図１９を参照しながら、半導体装置の製造方法を説明する。
まず、図１４に示すように、ＧａＡｓ基板１０の第２の主面２８上に、接地電極３２を含む集積回路３０を形成する。この際、集積回路３０の配線（図示せず）に接地電極３２を接続する。
次に、図１５に示すように、ＧａＡｓ基板１０の第２の主面２８側に、ワックス（図示せず）を用いて、ガラス基板４０を貼り付ける。この状態で、ＧａＡｓ基板１０の第１の主面１２側を研削し、ＧａＡｓ基板１０を３０〜１００μｍ程度に薄層化する。
次に、ＧａＡｓ基板１０の第１の主面１２上に、レジストをパターニングした後、ドライエッチングを行なう。これにより、図１６に示すように、第２の主面２８と互いに対向する第１の主面１２から第２の主面２８の接地電極３２の位置まで貫通する貫通孔３４を形成する。貫通孔３４を形成した後は、レジストを有機処理又はアッシングにより除去する。
次に、図１７に示すように、無電解めっきにより、ＧａＡｓ基板１０の第１の主面１２上及び貫通孔３４内に拡散バリア層（第１の金属層）１６を形成する。この際、拡散バリア層１６を、貫通孔の側面３６及び接地電極の貫通孔内に露出した面３８に形成する。また、拡散バリア層１６をＰｄから構成し、その厚さを０．０５μｍにする。
次に、図１８に示すように、無電解めっきにより、拡散バリア層１６上にＮｉ合金層（第２の金属層）１８を形成する。この際、Ｎｉ合金層１８を、貫通孔３４内の拡散バリア層１６上に形成する。また、Ｎｉ合金層１８をＮｉ‐Ｐから構成し、その厚さを０．３μｍにする。
次に、同じく、図１８に示すように、電解めっきにより、Ｎｉ合金層１８上に高導電性層２０を形成する。この際、高導電性層２０を、貫通孔３４内のＮｉ合金層１８上に形成する。また、高導電性層２０をＡｕから構成し、その厚さを４μｍにする。
次に、図１９に示すように、ＧａＡｓ基板１０からガラス基板４０を剥がし、有機洗浄によりＧａＡｓ基板１０からワックスを除去する。次に、集積回路３０、ＧａＡｓ基板１０、拡散バリア層１６、Ｎｉ合金層１８、及び高導電性層２０を含む半導体装置全体を２５０度でアニールする。
図２０は、第２の比較例に係る半導体装置の断面図である。図２０を参照しながら、実施の形態２の効果を説明する。
第２の比較例に係る半導体装置では、ＧａＡｓ基板１０の第２の主面２８上に、集積回路３０が形成されている。ＧａＡｓ基板１０には貫通孔３４が設けられている。ＧａＡｓ基板１０の第１の主面１２上及び貫通孔３４内には、電極層１４としてＮｉ合金層１８が形成されている。ところが、ＧａＡｓ基板１０及びＮｉ合金層１８の間に拡散バリア層１６が設けられていない。また、Ｎｉ合金層１８上には高導電性層２０が設けられていない。
このため、課題で説明したように、ＧａＡｓ基板１０及びＮｉ合金層１８を含む装置全体を２５０度でアニールする場合、Ｎｉ合金層１８からＧａＡｓ基板１０にＮｉが拡散する。これにより、Ｎｉ‐ＧａＡｓ拡散層２２が形成され、ＧａＡｓ基板１０やＮｉ‐ＧａＡｓ拡散層２２が応力を受ける。このため、ＧａＡｓ基板１０及びＮｉ合金層１８を含むウエハが反る問題が生じる。
一方、実施の形態２に係る半導体装置には、ＧａＡｓ基板１０及びＮｉ合金層１８の間に拡散バリア層１６が形成されている。そして、拡散バリア層１６はＰｄから構成され、厚さが０．０５μｍとなっている。
このため、Ｎｉ合金層１８からＧａＡｓ基板１０にＮｉが拡散するのを防止できる。これにより、実施の形態１と同様に、Ｎｉ合金層１８で、Ｎｉ合金が結晶化するのを抑制できる。また、ＧａＡｓ基板１０で、Ｎｉ‐ＧａＡｓ拡散層２２が形成されるのを抑制できる。この結果、ＧａＡｓ基板１０やＮｉ‐ＧａＡｓ拡散層２２が応力を受けることは無くなる。従って、ウエハが反るのを防止できる。
また、Ｎｉ合金層１８上に高導電性層２０が形成されている。このため、実施の形態１と同様に、電極層１４の導電性を向上できる。特に、高導電性層２０が貫通孔３４内のＮｉ合金層１８上に形成されているため、電極層１４と接地電極３２の間の導電性を向上できる。
更に、実施の形態１とは異なり、貫通孔の側面３６及び接地電極の貫通孔内に露出した面３８にも、拡散バリア層１６が形成されている。このため、実施の形態１と比較して、拡散バリア層１６を含む電極層１４がＧａＡｓ基板１０から剥がれるのをより効果的に防止できる。
以下に、実施の形態２の変形例について説明する。
図２１は、実施の形態２の変形例に係る半導体装置の縦断面図である。この変形例では、Ｎｉ合金層１８上に高導電性層２０が設けられていない。この変形例に係る半導体装置の製造方法では、Ｎｉ合金層１８の形成後、Ｎｉ合金層１８上に高導電性層２０を形成しない。このため、実施の形態２と比較して、半導体装置の構造及びその製造方法が簡素化される。そして、実施の形態２と同様に、ウエハが反るのを防止できる。
図２１は、実施の形態２の変形例に係る半導体装置の縦断面図である。この変形例では、Ｎｉ合金層１８上に高導電性層２０が設けられていない。この変形例に係る半導体装置の製造方法では、Ｎｉ合金層１８の形成後、Ｎｉ合金層１８上に高導電性層２０を形成しない。このため、実施の形態２と比較して、半導体装置の構造及びその製造方法が簡素化される。そして、実施の形態２と同様に、ウエハが反るのを防止できる。
なお、実施の形態２に係る半導体装置の製造方法では、ワックスの代わりに、両面テープを用いて、ＧａＡｓ基板１０にガラス基板４０を貼り付けてもよい。
また、ドライエッチングではなく、ウェットエッチングにより、貫通孔３４を形成してもよい。
実施の形態３．
実施の形態３に係る半導体装置について、実施の形態２とは異なる点を中心に説明する。図２２は、実施の形態３に係る半導体装置を示す断面図である。
実施の形態３に係る半導体装置について、実施の形態２とは異なる点を中心に説明する。図２２は、実施の形態３に係る半導体装置を示す断面図である。
貫通孔３４内において、拡散バリア層（第１の金属層）１６は貫通孔の側面３６には形成されておらず、接地電極の貫通孔内に露出した面３８にのみ形成されている。また、Ｎｉ合金層（第２の金属層）１８は、貫通孔の側面３６及び貫通孔３４内の拡散バリア層１６上に形成されている。
実施の形態３に係る半導体装置の製造方法について、実施の形態２とは異なる点を中心に説明する。図２３〜図２５は、実施の形態３に係る半導体装置の製造方法の要部を示す工程図である。
図２３に示すように、スパッタ法を用いて、ＧａＡｓ基板１０の第１の主面１２上及び貫通孔３４内に拡散バリア層（第１の金属層）１６を形成する。これにより、貫通孔３４内においては、接地電極の貫通孔内に露出した面３８にのみ、拡散バリア層１６を形成する。
次に、図２４に示すように、前処理としてＰｄ活性化処理をした後、無電解めっきにより、拡散バリア層１６上にＮｉ合金層（第２の金属層）１８を形成する。貫通孔３４内においては、貫通孔の側面３６及び貫通孔３４内の拡散バリア層１６上に、Ｎｉ合金層１８を形成する。次に、高導電性層２０を形成する。
次に、図２５に示すように、ＧａＡｓ基板１０からガラス基板４０を剥がし、ワックスを除去する。次に、半導体装置全体を２５０度でアニールする。
以下に、実施の形態３の効果を説明する。第２の比較例とは異なり、実施の形態３に係る半導体装置には、ＧａＡｓ基板１０の第１の主面１２において、ＧａＡｓ基板１０及びＮｉ合金層１８の間に拡散バリア層１６が形成されている。このため、ＧａＡｓ基板１０の第１の主面１２近傍で、Ｎｉ合金層１８からＧａＡｓ基板１０にＮｉが拡散するのを防止できる。従って、ＧａＡｓ基板１０の第１の主面１２上に形成されたＮｉ合金層１８で、Ｎｉ合金が結晶化するのを抑制できる。また、ＧａＡｓ基板１０の第１の主面１２側近傍で、Ｎｉ‐ＧａＡｓ拡散層２２が形成されるのを抑制できる。
また、実施の形態２とは異なり、貫通孔の側面３６において、ＧａＡｓ基板１０及びＮｉ合金層１８の間に拡散バリア層１６が形成されていない。このため、ＧａＡｓ基板１０の貫通孔の側面３６近傍に、Ｎｉ合金層１８からＮｉが拡散することがある。ところが、ＧａＡｓ基板１０における貫通孔の側面３６近傍にＮｉが拡散したとしても、ウエハが反る問題は起こらない。従って、実施の形態３では、貫通孔の側面３６において、拡散バリア層１６が形成されていないとしても、ウエハが反るのを防止できる。
また、Ｎｉ合金層１８上に高導電性層２０が形成されている。このため、電極層１４の導電性を向上できる。
また、Ｎｉ合金層１８上に高導電性層２０が形成されている。このため、電極層１４の導電性を向上できる。
更に、実施の形態２とは異なり、拡散バリア層１６ではなくＮｉ合金層１８が、貫通孔の側面３６に形成されている。Ｎｉ合金層１８は、拡散バリア層１６よりＧａＡｓ基板１０との密着性が高い。このため、実施の形態２と比較して、電極層１４がＧａＡｓ基板１０から剥がれるのをより効果的に防止できる。
以下に、実施の形態３の変形例について説明する。
図２６は、実施の形態３の変形例に係る半導体装置の縦断面図である。この変形例では、Ｎｉ合金層１８上に高導電性層２０が設けられていない。この変形例に係る半導体装置の製造方法では、Ｎｉ合金層１８の形成後、Ｎｉ合金層１８上に高導電性層２０を形成しない。このため、実施の形態３と比較して、半導体装置の構造及びその製造方法が簡素化される。そして、実施の形態３と同様に、ウエハが反るのを防止できる。
図２６は、実施の形態３の変形例に係る半導体装置の縦断面図である。この変形例では、Ｎｉ合金層１８上に高導電性層２０が設けられていない。この変形例に係る半導体装置の製造方法では、Ｎｉ合金層１８の形成後、Ｎｉ合金層１８上に高導電性層２０を形成しない。このため、実施の形態３と比較して、半導体装置の構造及びその製造方法が簡素化される。そして、実施の形態３と同様に、ウエハが反るのを防止できる。
また、実施の形態３では、スパッタ法ではなく、蒸着法により、拡散バリア層１６を形成してもよい。この場合にも、拡散バリア層１６は、貫通孔３４内においては、接地電極の貫通孔内に露出した面３８にのみ形成される。従って、同様の効果が得られる。
また、スパッタ法又は蒸着法によって、拡散バリア層１６を形成する時には、貫通孔３４内において、貫通孔の側面３６に、拡散バリア層１６が形成されることもある。この場合、貫通孔の側面３６の拡散バリア層１６は、第１の主面１２の拡散バリア層１６の厚さの１／１０以下になる。この場合も、ＧａＡｓ基板１０及び電極層１４を含むウエハが反るのを防止できる。
１０ ＧａＡｓ基板
１２ 第１の主面
１４ 電極層
１６ 拡散バリア層
１８ Ｎｉ合金層
２０ 高導電性層
２２ Ｎｉ‐ＧａＡｓ拡散層
２４ 第１の拡散バリア層（第４の金属層）
２６ 第２の拡散バリア層（第５の金属層）
２８ 第２の主面
３０ 集積回路
３２ 接地電極
３４ 貫通孔
３６ 貫通孔の側面
３８ 接地電極の貫通孔内に露出した面
４０ ガラス基板
１２ 第１の主面
１４ 電極層
１６ 拡散バリア層
１８ Ｎｉ合金層
２０ 高導電性層
２２ Ｎｉ‐ＧａＡｓ拡散層
２４ 第１の拡散バリア層（第４の金属層）
２６ 第２の拡散バリア層（第５の金属層）
２８ 第２の主面
３０ 集積回路
３２ 接地電極
３４ 貫通孔
３６ 貫通孔の側面
３８ 接地電極の貫通孔内に露出した面
４０ ガラス基板
Claims (12)
- 互いに対向する第１及び第２の主面を有するＧａＡｓ基板と、
前記ＧａＡｓ基板の前記第１の主面上に形成され、Ｐｄ、Ｔａの少なくとも１つから構成された第１の金属層と、
前記第１の金属層上に形成され、Ｎｉ系合金又はＮｉから構成された第２の金属層と、を備え、
前記第１の金属層は、Ｔａから構成された第４の金属層と、前記第４の金属層及び前記第２の金属層の間に形成され、Ｍｏから構成された第５の金属層と、を含み、
前記第４の金属層は前記第１の主面上に直接形成されることを特徴とする半導体装置。 - 前記第２の主面上に形成された接地電極を含む回路を更に備え、
前記ＧａＡｓ基板は、前記第１の主面から前記第２の主面の前記接地電極の位置まで貫通する貫通孔を有し、
前記第１の金属層は、前記貫通孔の側面及び前記接地電極の前記貫通孔内に露出した面に形成され、
前記第２の金属層は、前記貫通孔内の前記第１の金属層上に形成されたことを特徴とする請求項１に記載の半導体装置。 - 前記貫通孔の側面に形成された前記第１の金属層の厚さは、前記第１の主面上に形成された前記第１の金属層の厚さの１／１０以下であることを特徴とする請求項２に記載の半導体装置。
- 前記第２の主面上に形成された接地電極を含む回路を更に備え、
前記ＧａＡｓ基板は、前記第１の主面から前記第２の主面の前記接地電極の位置まで貫通する貫通孔を有し、
前記第１の金属層は、前記接地電極の前記貫通孔内に露出した面に形成され、
前記第２の金属層は、前記貫通孔の側面及び前記貫通孔内の前記第１の金属層上に形成されたことを特徴とする請求項１に記載の半導体装置。 - 前記第２の金属層上に形成され、Ａｕ、Ａｇ、Ｃｕのいずれかから構成された第３の金属層を更に備えることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
- 前記第１の金属層の厚さは０．０５μｍ以上であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
- ＧａＡｓ基板の第１の主面上に、Ｐｄ、Ｔａの少なくとも1つから構成された、第１の金属層を形成する工程と、
前記第１の金属層上に、Ｎｉ系合金又はＮｉから構成された、第２の金属層を形成する工程と、
前記第２の金属層を形成した後に、前記ＧａＡｓ基板、前記第１及び第２の金属層をアニールする工程と、
を備え、
前記第１の金属層を、Ｔａから構成された第４の金属層と、前記第４の金属層及び前記第２の金属層の間に形成され、Ｍｏから構成された第５の金属層と、を含む層にし、
前記第４の金属層を前記第１の主面上に直接形成することを特徴とする半導体装置の製造方法。 - 前記第１の金属層を形成する前に、前記第１の主面と互いに対向する前記ＧａＡｓ基板の第２の主面上に、接地電極を含む回路を形成する工程と、
前記第１の金属層を形成する前、前記回路を形成した後に、前記第１の主面から前記第２の主面の前記接地電極の位置まで貫通する貫通孔を形成する工程と、
を更に備え、
前記第１の金属層を無電解メッキにより形成し、
前記第１の金属層を形成する時、前記貫通孔の側面及び前記接地電極の前記貫通孔内に露出した面に前記第１の金属層を形成し、
前記第２の金属層を形成する時、前記貫通孔内の前記第１の金属層上に前記第２の金属層を形成することを特徴とする請求項７に記載の半導体装置の製造方法。 - 前記第１の金属層を形成する前に、前記第１の主面と互いに対向する前記ＧａＡｓ基板の第２の主面上に、接地電極を含む回路を形成する工程と、
前記第１の金属層を形成する前、前記回路を形成した後に、前記第１の主面から前記第２の主面の前記接地電極の位置まで貫通する貫通孔を形成する工程と、
を更に備え、
前記第１の金属層を蒸着又はスパッタにより形成し、
前記第１の金属層を形成する時、前記接地電極の前記貫通孔内に露出した面に前記第１の金属層を形成し、
前記第２の金属層を形成する時、前記貫通孔の側面及び前記貫通孔内の前記第１の金属層上に前記第２の金属層を形成することを特徴とする請求項７に記載の半導体装置の製造方法。 - 前記第１の金属層を形成する前に、前記第１の主面と互いに対向する前記ＧａＡｓ基板の第２の主面上に、接地電極を含む回路を形成する工程と、
前記第１の金属層を形成する前、前記回路を形成した後に、前記第１の主面から前記第２の主面の前記接地電極の位置まで貫通する貫通孔を形成する工程と、
を更に備え、
前記第１の金属層を蒸着又はスパッタにより形成し、
前記第１の金属層を形成する時、前記貫通孔の側面及び前記接地電極の前記貫通孔内に露出した面に前記第１の金属層を形成し、
前記第２の金属層を形成する時、前記貫通孔内の前記第１の金属層上に前記第２の金属層を形成し、
前記貫通孔の側面の前記第１の金属層の厚さを、前記第１の主面の前記第１の金属層の厚さの１／１０以下にすることを特徴とする請求項７に記載の半導体装置の製造方法。 - 前記第２の金属層を形成した後、前記ＧａＡｓ基板、前記第１及び第２の金属層をアニールする前に、前記第２の金属層上に、Ａｕ、Ａｇ、Ｃｕのいずれかから構成された第３の金属層を形成する工程を更に備えることを特徴とする請求項７〜１０のいずれか１項に記載の半導体装置の製造方法。
- 前記第１の金属層の厚さを、０．０５μｍ以上にすることを特徴とする請求項７〜１１のいずれか１項に記載の半導体装置の製造方法。
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| US5075763A (en) * | 1988-09-28 | 1991-12-24 | Kopin Corporation | High temperature metallization system for contacting semiconductor materials |
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| US5027189A (en) * | 1990-01-10 | 1991-06-25 | Hughes Aircraft Company | Integrated circuit solder die-attach design and method |
| JPH07193214A (ja) | 1993-12-27 | 1995-07-28 | Mitsubishi Electric Corp | バイアホール及びその形成方法 |
| US5956362A (en) * | 1996-02-27 | 1999-09-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor light emitting device and method of etching |
| JP3724110B2 (ja) * | 1997-04-24 | 2005-12-07 | 三菱電機株式会社 | 半導体装置の製造方法 |
| CA2328907A1 (en) * | 1999-02-18 | 2000-08-24 | Naoki Tsukiji | Electrode for semiconductor device and its manufacturing method |
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