JP2007157806A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】バイアホールを形成する際のエッチングマスクと、基板との間の付着性を向上させる。
【解決手段】ＳｉＣ基板にバイアホールを形成する半導体装置の製造方法において、ＳｉＣ基板２の裏面にＴｉ膜３ａ、Ａｕ膜４ａの積層膜を形成し、その上面に、Ｐｄ膜６を形成する。次に、Ｐｄ膜６を触媒として、無電解メッキ法によりＮｉ膜７（エッチングマスク）を形成する。このように形成することにより、Ｎｉ膜７とＳｉＣ基板２との間の付着性を向上させることができる。従って、ＳｉＣ基板２にバイアホールを形成する際のエッチングにおいて、バイアホール８を良好に形成することができる。
【選択図】図８

Description

本発明は半導体装置の製造方法に関し、特に、バイアホールを形成する半導体装置の製造方法に関するものである。
化合物半導体を用いたデバイスでは、トランジスタ等の素子を高周波動作させるため、放熱性を向上させる必要がある。また、回路の接地を確実に行う必要もある。このため、基板を貫通するバイアホールを形成し、基板の表面側と裏面側とを導通させる配線構造が広く用いられている（例えば、特許文献１参照）。
化合物半導体基板として、放熱性に優れたＳｉＣ基板がしばしば用いられる。ＳｉＣ基板にバイアホールを形成する際には、ＳｉＣとの選択比が大きいＮｉがエッチングマスクとして用いられる。
ここで、バイアホールを形成する際には、基板を貫通させるため、基板の厚さ（１００μｍ程度）分のエッチングが行われる。このため、ＳｉＣ基板上に、予め３〜４μｍ程度のＮｉ膜を形成しておく必要がある。このような厚いＮｉ膜を形成する場合は、スループットを考慮して、メッキ法が用いられる。
特開平７−１９３２１４号公報
上記メッキ法のうち、無電解メッキ法を用いる場合は、ＳｉＣ基板上にＰｄ膜を形成し、これを触媒としてＮｉメッキを行う。このとき、ＳｉＣ基板上に直接Ｐｄ膜を形成した場合には、ＳｉＣ基板とＰｄ膜との付着力が弱くなる。そのため、Ｎｉメッキを形成する際に、Ｎｉ膜のストレスによりＰｄ膜の膜剥がれが発生する。そうすると、良好なバイアホールを形成できないという問題があった。
本発明は上記課題を解決するためになされたもので、ＳｉＣ基板にバイアホールを形成する半導体装置の製造方法において、バイアホールを形成する際のエッチングマスクとして用いるＮｉ膜と、ＳｉＣ基板との間の付着性を向上させ、バイアホールを良好に形成することを目的とする。
本発明に係る半導体装置の製造方法は、第１の面および第２の面を有するＳｉＣ基板の前記第１の面上に、第１金属パターンを形成する工程と、前記第１金属パターンの上面にＰｄ膜を形成する工程と、前記Ｐｄ膜の上面に、前記Ｐｄ膜を触媒として、無電解メッキ法によりＮｉ膜を形成する工程と、前記Ｎｉ膜をマスクとして前記ＳｉＣ基板をエッチングして、前記ＳｉＣ基板を貫通するバイアホールを形成する工程と、前記バイアホールの内面に金属膜を形成する工程とを含むことを特徴とする。本発明のその他の特徴については、以下において詳細に説明する。
本発明によれば、ＳｉＣ基板にバイアホールを形成する半導体装置の製造方法において、バイアホールを形成する際のエッチングマスクとして用いるＮｉ膜と、ＳｉＣ基板との間の付着性を向上させ、バイアホールを良好に形成することができる。
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
実施の形態１．
本実施の形態に係る半導体装置の製造方法について説明する。この半導体装置は、ＳｉＣ基板を用いて形成される。ＳｉＣ基板は表面および裏面を有し、表面側には、高周波用トランジスタ等のＧａＮ系半導体素子が形成されている。まず、この基板に形成された素子を保護するため、ＳｉＣ基板の表面（素子形成面）に、レジスト膜を塗布する。
次に、レジスト膜の上に、半導体産業用ワックスを塗布する。このワックスはテルペン系樹脂、酢酸ビニル系樹脂、トルエン溶媒を主成分とするものである。次に、図１に示すように、上記ワックスを介して、支持基板１にＳｉＣ基板２の表面側を貼り付ける。支持基板１の材料としては、サファイア若しくは硬質ガラスが用いられている。
次に、図２に示すように、ＳｉＣ基板２の裏面を研削して、基板の厚さを１００μｍ程度にする。これにより、最終的に形成される半導体装置は、バイアホールを介して効果的に放熱を行うことができる。
次に、ＳｉＣ基板２の裏面をＡｒミリングし、裏面に付着している異物等を取り除き、適度なラフネス（凹凸）を生じさせる。これにより、後の工程で、ＳｉＣ基板２の裏面に形成する金属膜とＳｉＣ基板２との間の付着性を向上させることができる。
次に、図３に示すように、ＳｉＣ基板２の裏面に、スパッタ法を用いてＴｉ膜３、Ａｕ膜４を順次形成する（上記Ｔｉ膜に置き換えて、Ｎｉ膜を用いても良い）。さらに、Ａｕ膜４の上に、イメージリバースレジストを塗布し、レジストパターンを形成する。
次に、図４に示すように、レジストパターン５をマスクとしてＡｕ膜４、Ｔｉ膜３をＡｒミリングし、下層から順にＴｉ膜３ａ（第１のＴｉ膜）、Ａｕ膜４ａ（第１のＡｕ膜）を積層した積層パターン（第１金属パターン）を形成する。この積層パターンを形成することにより、後の工程で形成するＮｉ膜とＳｉＣ基板２との間の付着性を向上させることができる。次に、レジストパターン５を除去する。この結果、図５に示す構造が得られる。
上述した第１金属パターンを形成する工程は、以下のように行っても良い。すなわち、ＳｉＣ基板２の裏面をＡｒミリングしてラフネスを形成する工程（図２参照）の後に、イメージリバースレジストを塗布してレジストパターン形成し、その後Ｔｉ膜、Ａｕ膜を順次形成する。さらに、該イメージリバースレジストを溶解させると、図５に示すＴｉ膜３ａ、Ａｕ膜４ａの積層パターンが形成される（いわゆるリフトオフ法により形成する）。
次に、図６に示すように、Ａｕ膜４ａの上面にＰｄ膜６を形成する。例えば、Ａｕ膜４ａをＰｄ活性化液（金属濃度０．４５〜０．５５ｇ／Ｌ程度の塩化パラジウム）に浸漬させてＰｄを析出させ、Ａｕ膜４ａの上面にＰｄ膜６を形成する。ここで、ＳｉＣ基板２の上にＡｕ膜４ａを形成したことにより、その表面にＰｄを析出させることができる。これにより、ＳｉＣ基板２の上に、ＳｉＣ基板２との付着性を高くしたＰｄ膜６を形成することができる。
上記Ｐｄ膜６は、スパッタ法により形成しても良い。この場合であっても、ＳｉＣ基板２の上に直接Ｐｄ膜を形成する場合よりも、ＳｉＣ基板２との付着性を高くすることができる。
次に、図７に示すように、Ｐｄ膜６の上面に、Ｐｄ膜６を触媒として、無電解メッキ法によりＮｉ膜７を４〜５μｍの膜厚で形成する。ここで、Ｎｉ膜７は、後の工程で、バイアホールを形成する際のエッチングマスクとして用いる膜である。前述したように、Ａｕ膜４ａの上面にＰｄ膜６を形成したので、ＳｉＣ基板上に直接Ｐｄ膜を形成する場合よりも、Ｎｉ膜のストレスを緩和させ、Ｐｄ膜の膜剥がれを抑制することができる。
次に、図８に示すように、Ｎｉ膜７をマスクとしてＳｉＣ基板２の裏面をエッチングして、ＳｉＣ基板２を貫通するバイアホール８を形成する。このエッチングは、例えばＩＣＰ−ＲＩＥ（Inductively Coupled Plasma-Reacitve Ion Etching）装置などを用いて行う。上記エッチングのプラズマ放電時には、ＳＦ６及びＯ２の混合ガスを用いる。
次に、上記エッチングによりＮｉ膜７の上面は、エッチングプラズマにより弗化されている。このため、ＳｉＣ基板２全体をＮｉエッチング液(Ｈ２ＳＯ４：ＨＮＯ３：Ｈ２Ｏ＝１：１：３）に浸漬して、上記弗化された部分（１０ｎｍ以下）を除去する。これにより、後の工程で金属膜を形成する工程において、Ｎｉ膜７の表面に金属膜を良好に形成することができる。
次に、図９に示すように、バイアホール８の内面を埋め込むように、スパッタ法を用いてＴｉ膜９、Ａｕ膜１０を順次形成する（上記Ｔｉ膜に置き換えて、Ｎｉ膜を用いても良い）。また、Ｔｉ膜９は、Ｎｉ膜７の上面および側面を覆うように形成されている。さらに、Ａｕ膜１０を下地電極として、電解メッキ法によりＡｕ膜１１を形成する。この結果、バイアホール８の内面はＴｉ膜９およびＡｕ膜１０、１１により被覆される。つまり、バイアホール８の内面には、下層から順にＴｉ膜９（第２のＴｉ膜）、Ａｕ膜１０、１１（第２のＡｕ膜）を積層した積層膜が形成される。この積層膜は、スパッタ膜により構成されているため、ＳｉＣ基板２への付着性が高く、バイアホール内面の膜剥がれを効果的に防止することができる。
上記積層膜の形成では、Ｎｉ膜７を除去することなくＴｉ膜９およびＡｕ膜１０、１１を形成するようにした。これにより、Ｎｉ膜７を除去する工程を省略でき、工程数を削減することができる。
また、Ｎｉ膜７は、ＳｉＣ基板２がウェハ状態から半導体チップに分離された後、リードフレームにダイボンドする際に、Ａｕ／Ｓｎ半田との合金形成層として用いることができる。前述したように、Ｔｉ膜９は、Ｎｉ膜７の上面および側面を覆うように形成されている。このため、Ｔｉ膜９はＡｕ／Ｓｎ半田が過剰にＮｉ膜７に取り込まれることを抑制し、Ａｕ／Ｓｎ半田にボイドが生じることを防ぐことができる。
以上説明したように、本実施の形態に係る半導体装置の製造方法によれば、ＳｉＣ基板にバイアホールを形成する際のエッチングマスクとして用いるＮｉ膜と、ＳｉＣ基板との間の付着性を向上させることができる。従って、ＳｉＣ基板２にバイアホールを良好に形成することができる。
実施の形態２．
本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態では、実施の形態１と異なる点を中心に説明する。まず、実施の形態１と同様にＳｉＣ基板を用いて、支持基板１にＳｉＣ基板２の表面側を貼り付ける工程（図１参照）から、レジストパターン５を除去するまでの工程（図５参照）を行う。
次に、図１０に示すように、Ａｕ膜４ａの上面に、Ａｕ膜４ａを電極として、電解メッキ法により、Ｎｉ膜７を４〜５μｍ程度の膜厚で形成する。
ここで、Ｎｉ膜７はＡｕ膜４ａを電極として形成されているため、Ａｕ膜４ａと良好に密着している。このため、ＳｉＣ基板２とＮｉ膜７との間の付着性を向上させることができる。従って、Ｎｉ膜が成長する際に、膜ストレスによるＮｉ膜の剥がれを防止することができる。
次に、図１１に示すように、Ｎｉ膜７をマスクとしてＳｉＣ基板２の裏面をエッチングして、ＳｉＣ基板２を貫通するバイアホール８を形成する。エッチングの方法は、実施の形態１と同様とする。このとき、Ａｕ膜４ａの上面にＮｉ膜７を形成するようにしたので、実施の形態１と同様に、ＳｉＣ基板２にバイアホールを形成する際のエッチングマスクとして用いるＮｉ膜７と、ＳｉＣ基板２との間の付着性を向上させることができる。また、実施の形態１で示したＰｄ膜を形成する工程を省略することができる。従って、実施の形態１で得られる効果に加えて、工程数を削減することができる。
この後、図示しないが、実施の形態１と同様に、バイアホールの内面に、下層から順にＴｉ膜、Ａｕ膜を積層した積層膜を形成する。その他の構成については、実施の形態１と同様である。
以上説明したように、本実施の形態では、Ａｕ膜４ａの上面にＰｄ膜を形成することなく、電解メッキ法を用いてＡｕ膜４ａの上面にＮｉ膜７を形成するようにした。これにより、実施の形態１で得られる効果に加えて、工程数を削減することができる。
実施の形態１に係る半導体装置の製造方法を示す図。 実施の形態１に係る半導体装置の製造方法を示す図。 実施の形態１に係る半導体装置の製造方法を示す図。 実施の形態１に係る半導体装置の製造方法を示す図。 実施の形態１に係る半導体装置の製造方法を示す図。 実施の形態１に係る半導体装置の製造方法を示す図。 実施の形態１に係る半導体装置の製造方法を示す図。 実施の形態１に係る半導体装置の製造方法を示す図。 実施の形態１に係る半導体装置の製造方法を示す図。 実施の形態２に係る半導体装置の製造方法を示す図。 実施の形態２に係る半導体装置の製造方法を示す図。
符号の説明
１ 支持基板、２ ＳｉＣ基板、３ａ Ｔｉ膜、４ａ Ａｕ膜、６ Ｐｄ膜、７ Ｎｉ膜、８ バイアホール、９ Ｔｉ膜、１０、１１ Ａｕ膜。

Claims (6)

  1. 第１の面および第２の面を有するＳｉＣ基板の前記第１の面上に、第１金属パターンを形成する工程と、
    前記第１金属パターンの上面にＰｄ膜を形成する工程と、
    前記Ｐｄ膜の上面に、前記Ｐｄ膜を触媒として、無電解メッキ法によりＮｉ膜を形成する工程と、
    前記Ｎｉ膜をマスクとして前記ＳｉＣ基板をエッチングして、前記ＳｉＣ基板を貫通するバイアホールを形成する工程と、
    前記バイアホールの内面に金属膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 第１の面および第２の面を有するＳｉＣ基板の前記第１の面上に、第１金属パターンを形成する工程と、
    前記第１金属パターンの上面に、前記第１金属パターンを電極として、電解メッキ法によりＮｉ膜を形成する工程と、
    前記Ｎｉ膜をマスクとして前記ＳｉＣ基板をエッチングして、前記ＳｉＣ基板を貫通するバイアホールを形成する工程と、
    前記バイアホールの内面に金属膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  3. 前記第１金属パターンを形成する工程の前に、前記ＳｉＣ基板の前記第１の面に凹凸を形成する工程を行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第１金属パターンは、下層から順に第１のＴｉ膜、第１のＡｕ膜を積層した積層パターンであることを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
  5. 前記バイアホールの内面に形成する前記金属膜は、下層から順に第２のＴｉ膜、第２のＡｕ膜を積層した積層膜であることを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
  6. 前記第２のＴｉ膜は、前記Ｎｉ膜を覆うように形成することを特徴とする請求項５に記載の半導体装置の製造方法。
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