JP2005109058A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法 Download PDFInfo
- Publication number
- JP2005109058A JP2005109058A JP2003338976A JP2003338976A JP2005109058A JP 2005109058 A JP2005109058 A JP 2005109058A JP 2003338976 A JP2003338976 A JP 2003338976A JP 2003338976 A JP2003338976 A JP 2003338976A JP 2005109058 A JP2005109058 A JP 2005109058A
- Authority
- JP
- Japan
- Prior art keywords
- film
- thickness
- type gaas
- ohmic electrode
- metal film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Lasers (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】 安定したオーミック接触を容易に得ることができるとともに、信頼性の高い半導体素子およびその製造方法を提供する。
【解決手段】 n型GaAs基板1上へ厚さ300nmのp型GaAs層2を形成する。次に、p型GaAs層2上にフォトリソグラフィ法によりフォトレジスト3,4のパターンを形成し、p型GaAs層2上の一部領域およびフォトレジスト4上に厚さ20nmのNi膜5、厚さ100nmのPt膜6および厚さ300nmのAu膜7を順に形成する。その後、リフトオフ法によりフォトレジスト4上に形成されたNi膜5、Pt膜6およびAu膜7をフォトレジスト3,4とともに取り除く。これにより、p型GaAs層2上にNi膜5、Pt膜6およびAu膜7からなる電極パターンが形成される。最後に、還元ガス雰囲気中で所定の熱処理の温度条件に基づいて熱処理を行う。
【選択図】 図1
【解決手段】 n型GaAs基板1上へ厚さ300nmのp型GaAs層2を形成する。次に、p型GaAs層2上にフォトリソグラフィ法によりフォトレジスト3,4のパターンを形成し、p型GaAs層2上の一部領域およびフォトレジスト4上に厚さ20nmのNi膜5、厚さ100nmのPt膜6および厚さ300nmのAu膜7を順に形成する。その後、リフトオフ法によりフォトレジスト4上に形成されたNi膜5、Pt膜6およびAu膜7をフォトレジスト3,4とともに取り除く。これにより、p型GaAs層2上にNi膜5、Pt膜6およびAu膜7からなる電極パターンが形成される。最後に、還元ガス雰囲気中で所定の熱処理の温度条件に基づいて熱処理を行う。
【選択図】 図1
Description
本発明は、オーミック電極を有する半導体素子およびその製造方法に関する。
従来より、p型GaAs半導体に対するオーミック電極として、コンタクト抵抗の低減および熱安定性の向上等を目的として様々な構造が提案されている。
従来の一般的なp型GaAs半導体に対するオーミック電極について図11に基づき説明する。
図11(a)は従来のp型GaAs半導体に対するオーミック電極の一例を示す模式図である。図11(a)に示すように、n型GaAs基板91上へ、MOCVD法(有機金属化学的気相成長法)によりp型GaAs層92を成長させる。
そして、p型GaAs層92上に厚さ100nmのCr膜93を真空蒸着法または電子線ビーム蒸着法等により形成する。続いて、Cr膜93上に厚さ1000nmのAu膜94を真空蒸着法または電子線ビーム蒸着法等により形成する。
その後、Cr膜93およびAu膜94に対して、電気炉400℃(基板温度375℃)の還元ガス雰囲気中で熱処理を行う。これにより、Cr膜93およびAu膜94からなるオーミック電極90aが完成する。
図11(b)に従来のp型GaAs半導体に対するオーミック電極の他の例を示す。
図11(b)に示すように、図11(a)のように成長されたp型GaAs層92上に厚さ100nmのAuZn合金膜95を真空蒸着法または電子線ビーム蒸着法等により形成する。続いて、AuZn合金膜95上に厚さ1000nmのAu膜96を真空蒸着法または電子線ビーム蒸着法等により形成する。
その後、AuZn合金膜95およびAu膜96に対して、例えば電気炉390℃(基板温度360℃)の還元ガス雰囲気中で熱処理を行う。これにより、AuZn合金膜95およびAu膜96からなるオーミック電極90bが完成する。
上記オーミック電極90a,90bの他、図11(c)に示すオーミック電極90cも提案されている(例えば、特許文献1参照)。
p型GaAs層92上に厚さ0.5nmでPd(パラジウム)、Ni(ニッケル)またはPt(白金)のうちのいずれか1つを用いた第1の金属膜81を形成し、金属膜81上に厚さ2nmのIn(インジウム)からなる第2の金属膜82を形成し、第2の金属膜82上に厚さ0.5nmでZn(亜鉛)またはMn(マンガン)のいずれかを用いた第3の金属膜83を形成し、その上に厚さ30nmのTi膜84、厚さ30nmのPt膜85および厚さ300nmのAu膜86を順に形成し、最後に350℃の熱処理を行うことによりオーミック電極90cが完成する。
さらに、図11(d)に示すオーミック電極90dも提案されている(例えば特許文献2参照)。
p型GaAs層92上に厚さ20nmでNi膜87を形成し、Ni膜87上に厚さ100nmのTi膜88を形成し、Ti膜88上に厚さ70nmのSiN膜89を形成し、最後に600℃の熱処理を行うことによりNi/Tiの金属間化合物を生成させ、オーミック電極90dが完成する。
特開2000−286214号公報
特開平9−45889号公報
しかしながら、上記の各種オーミック電極90a,90b,90c,90dは、各々以下のような課題を有する。
図11(a)のオーミック電極90aにおいては、Cr膜93のp型GaAs層92上への蒸着形成時にCr(クロム)がO(酸素)と反応し、例えばCrO(酸化クロム)となる場合がある。この場合、生成されたCrOがp型GaAs層92上に接触することにより、p型GaAs層92とオーミック電極90aとのオーミック接触を安定して得ることが困難である。
図11(b)のオーミック電極90bにおいては、AuZn合金膜95およびAu膜96からなるp型電極のp型GaAs層92上での熱処理時に、AuZn合金膜95とp型GaAs層92との反応が不均一になりやすいので、p型GaAs層92とオーミック電極90bとのオーミック接触を安定して得ることが困難である。
さらに、AuZn合金膜95およびAu膜96からなるp型電極のp型GaAs層92上での熱処理時に、Au(金)およびZn(亜鉛)がp型GaAs層92内部に不均一に拡散する。これにより、例えば薄いpn接合が破壊される場合がある。
図11(c)のオーミック電極90cにおいては、熱処理時の第1〜第3の金属膜81,82,83のp型GaAs層92内への拡散深さを低減するために各々の厚さを0.5〜2.0nm程度に薄膜化する必要がある。したがって、第1〜第3の金属膜81,82,83の膜厚を制御することが極めて困難であった。
図11(d)のオーミック電極90dにおいては、600℃の熱処理によりNi/Tiの金属間化合物を生成させている。このように、金属間化合物をp型GaAs層92とオーミック電極90dとのオーミック接触に用いる場合、熱処理温度が高温化する。その結果、p型GaAs半導体およびオーミック電極90dを用いた半導体素子の製造時に、高温の熱処理による半導体素子の劣化が懸念されている。
ところで、従来からn型GaAs半導体に対するオーミック電極においては、Niが用いられてきた。この場合、電極中のNiがn型GaAs層に拡散するとともに、n型GaAs層内のn型不純物であるGeが電極中へ拡散してオーミック接触が形成される。
これに対して、p型GaAs半導体に対するオーミック電極にNiを用いた場合、Niはp型不純物としてp型GaAs層92に拡散するが、その拡散速度が極めて速いためp型GaAs半導体へNiが過剰に拡散し、オーミック接触を形成することが困難であるとされてきた。
また、図11(c),(d)の構造も提案されているが、上記のように、Niの金属膜の極端な薄膜化および熱処理温度の高温化により半導体素子への適用は実際には困難である。
本発明の目的は、安定したオーミック接触を容易に得ることができるとともに、信頼性の高い半導体素子およびその製造方法を提供することである。
第1の発明に係る半導体素子は、ガリウムおよびヒ素を含むp型半導体と、p型半導体上に形成されたオーミック電極とを備え、オーミック電極は、ニッケルからなる第1の金属膜と、パラジウムまたは白金からなる第2の金属膜と、金からなる第3の金属膜とをこの順に含むものである。
第1の発明に係る半導体素子においては、p型半導体上に第1の金属膜、第2の金属膜および第3の金属膜の順に形成されたオーミック電極が設けられている。この場合、第1の金属膜のニッケルが第2の金属膜のパラジウムまたは白金と固相反応することにより、p型半導体へ第1の金属膜のニッケルが過剰に拡散することが防止される。なお、第1の金属膜のニッケルはp型半導体へオーミック接触するために必要な程度のみ拡散する。
また、第3の金属膜の金により第2の金属膜が被覆されるため安定化される。
その結果、ニッケルからなる第1の金属膜による安定したオーミック接触を得ることができる。
また、p型半導体への第1の金属膜のニッケルの拡散を低減するために第1の金属膜の厚さを極端に薄くする必要がない。したがって、製造時における第1の金属膜の厚さの制御が容易となる。
さらに、高温による熱処理を行うことなくオーミック接触を得ることができる。したがって、高温の熱処理による半導体素子の劣化が防止され、信頼性の向上が実現される。
第1の金属膜の厚さは10nm以上100nm以下であってもよい。この場合、第1の金属膜の厚さが10nm以上であることにより、p型半導体のガリウムまたはヒ素が第1の金属膜を突き抜けて第2の金属膜のパラジウムまたは白金と反応することが防止される。これにより、安定したオーミック接触が得られる。
第1の金属膜の厚さが大きすぎると、第1の金属膜のニッケルと第2の金属膜のパラジウムまたは白金との固相反応が限界を超え、第1の金属膜のニッケルがp型半導体へ過剰に拡散しやすくなる。
第1の金属膜の厚さが100nm以下である場合には、第1の金属膜のニッケルと、第2の金属膜のパラジウムまたは白金との固相反応が限界を超えない。それにより、p型半導体への第1の金属膜のニッケルの過剰な拡散が抑制される。その結果、p型半導体の劣化が防止され、信頼性が向上する。
第2の金属膜の厚さは50nm以上であってもよい。この場合、第2の金属膜の厚さが50nm以上であることにより、第1の金属膜のニッケルが第2の金属膜を突き抜けて第3の金属膜の金と反応し、合金化することが防止される。それにより、安定したオーミック接触を得ることができる。
オーミック電極は、p型半導体と第1の金属膜との間にチタンまたはクロムからなり厚さ2nm以下の第4の金属膜をさらに含んでもよい。この場合、p型半導体と第1の金属膜との間に第4の金属膜が形成されることにより、p型半導体と第1の金属膜との接着強度が向上する。
また、第4の金属膜の厚さが2nm以下であることにより、第1の金属膜が第4の金属膜を介してp型半導体とオーミック接触することが可能となる。
第2の発明に係る半導体素子の製造方法は、ガリウムおよびヒ素を含むp型半導体上に、ニッケルからなる第1の金属膜を形成する工程と、第1の金属膜上に、パラジウムまたは白金からなる第2の金属膜を形成する工程と、第2の金属膜上に、金からなる第3の金属膜を形成する工程とを備えたものである。
第2の発明に係る半導体素子の製造方法においては、ガリウムおよびヒ素を含むp型半導体上に、ニッケルからなる第1の金属膜が形成され、第1の金属膜上に、パラジウムまたは白金からなる第2の金属膜が形成され、第2の金属膜上に、金からなる第3の金属膜が形成される。
この場合、第1の金属膜のニッケルが第2の金属膜のパラジウムまたは白金と固相反応することにより、p型半導体へ第1の金属膜のニッケルが過剰に拡散することが防止される。また、第3の金属膜の金により第2の金属膜が被覆されるため安定化される。
なお、第1の金属膜のニッケルはp型半導体へオーミック接触するために必要な程度拡散する。その結果、ニッケルからなる第1の金属膜による安定したオーミック接触を得ることができる。
また、p型半導体への第1の金属膜のニッケルの拡散を低減するために第1の金属膜の厚さを極端に薄くする必要がない。したがって、製造時における第1の金属膜の厚さの制御が容易となる。
さらに、高温による熱処理を行うことなくオーミック接触を得ることができる。したがって、高温の熱処理による半導体素子の劣化が防止され、信頼性の向上が実現される。
第3の金属膜の形成後に、熱処理を行う工程をさらに備えてもよい。これにより、より安定したオーミック接触を得ることができる。なお、熱処理の温度は、300℃以上450℃以下に設定されることが好ましい。この場合、第1の金属膜のニッケルと第2の金属膜のパラジウムまたは白金との間の固相反応が良好に行われることにより、第1の金属膜のニッケルがp型半導体へ過剰に拡散することが十分に防止される。
本発明に係る半導体素子においては、p型半導体上に第1の金属膜、第2の金属膜および第3の金属膜の順に形成されたオーミック電極が設けられている。この場合、第1の金属膜のニッケルが第2の金属膜のパラジウムまたは白金と固相反応することにより、p型半導体へ第1の金属膜のニッケルが過剰に拡散することが防止される。なお、第1の金属膜のニッケルはp型半導体へオーミック接触するために必要な程度のみ拡散する。
また、第3の金属膜の金により第2の金属膜が被覆されるため安定化される。
その結果、ニッケルからなる第1の金属膜による安定したオーミック接触を得ることができる。
また、p型半導体への第1の金属膜のニッケルの拡散を低減するために第1の金属膜の厚さを極端に薄くする必要がない。したがって、製造時における第1の金属膜の厚さの制御が容易となる。
さらに、高温による熱処理を行うことなくオーミック接触を得ることができる。したがって、高温の熱処理による半導体素子の劣化が防止され、信頼性の向上が実現される。
以下、本発明の一実施の形態に係る半導体素子およびその製造方法について図1〜図10に基づき説明する。
(第1の実施の形態)
図1は、第1の実施の形態に係る半導体素子の構造および製造方法を示す模式的断面図である。
図1は、第1の実施の形態に係る半導体素子の構造および製造方法を示す模式的断面図である。
第1の実施の形態に係る半導体素子は、例えば次のように作製される。
初めに、図1(a)に示すように、n型GaAs基板1上へ厚さ300nmのp型GaAs層2をMOCVD法(有機金属化学的気相成長法)により形成する。ここで、p型GaAs層2の不純物濃度は、例えば1×1019cm-3である。
次に、p型GaAs層2上にオーミック電極を形成する。オーミック電極の形成は次のように行う。
p型GaAs層2上にフォトリソグラフィ法によりフォトレジスト3,4のパターンを形成する。ここでは、2層のフォトレジスト3,4を形成しているが、後述のリフトオフ法を良好に行うことができるのであれば、単層であってもよい。
続いて、図1(b)に示すように、p型GaAs層2上の一部領域およびフォトレジスト4上に厚さ20nmのNi(ニッケル)膜5、厚さ100nmのPt(白金)膜6および厚さ300nmのAu(金)膜7を真空蒸着法により順に形成する。
Ni膜5およびPt膜6の厚さは、上記に限定されないが、好ましい範囲を有する。Ni膜5およびPt膜6の厚さについては後述する。また、Au膜7の厚さは上記に限定されない。
その後、図1(c)に示すように、リフトオフ法によりフォトレジスト4上に形成されたNi膜5、Pt膜6およびAu膜7をフォトレジスト3,4とともに取り除く。これにより、p型GaAs層2上にNi膜5、Pt膜6およびAu膜7からなる電極パターンが形成される。
最後に、還元ガス雰囲気中で、後述の熱処理温度条件に基づいて熱処理を行う。これにより、Ni膜5、Pt膜6およびAu膜7からなるオーミック電極10が形成される。n型GaAs基板1の下面に、例えばAuGe膜、Ni膜およびAu膜からなるオーミック電極50を形成する。それにより、本実施の形態に係る半導体素子が完成する。
なお、上記の熱処理は、例えば電気炉390℃(基板温度360℃)の還元ガス雰囲気中で5分間行う。
本実施の形態に係る半導体素子のオーミック電極10は、Ni膜5、Pt膜6およびAu膜7が順に積層されることにより形成されている。この場合、Ni膜5のNiがPt膜6のPtと固相反応することにより、p型GaAs層2へNi膜5のNiが過剰に拡散することが防止される。
一方、Ni膜5のNiはp型GaAs層2へオーミック接触するために必要な程度のみ拡散する。また、Au膜7によりPt膜6が安定化されている。これらの結果、Niを用いた安定したオーミック接触を得ることができる。
また、後述するように、p型GaAs層2へのNi膜5のNiの拡散を低減するためにNi膜5の厚さを極端に薄くする必要がないので、製造時のNi膜5の厚さの制御が容易となる。
p型GaAs層2へのNiの拡散の低減は、Ni膜5のNiとPt膜6のPtとが、オーミック電極10の熱処理時に固相反応することによる。このNiとPtとの間の固相反応は、300℃から450℃の範囲内で良好に起こる。
したがって、熱処理温度は300℃以上450℃以下の範囲に設定されることが好ましい。この場合、Ni膜5のNiとPt膜6のPtとの間の固相反応が良好に行われる。なお、特に、熱処理を行わない場合でも、オーミック接触を得ることができる。
また、Ni膜5、Pt膜6およびAu膜7からなるオーミック電極10によれば、高温による熱処理を行うことなくオーミック接触を得ることができる。したがって、高温の熱処理による半導体素子の劣化が防止され、半導体素子の信頼性の向上が実現される。
本発明者は、第1の実施の形態に係るオーミック電極10の熱処理温度を検証すべく、以下の試験を行った。
初めに、上記同様の手順で、オーミック電極10を有する半導体素子を、熱処理温度を変えて複数作製した(第1の試料群)。各々の熱処理温度は、Ni膜5、Pt膜6およびAu膜7の堆積時温度(熱処理なし)、390℃、410℃、430℃、450℃および470℃である。
次に、p型GaAs層2上にCr膜およびAu膜からなるオーミック電極を有する半導体素子を、熱処理温度を変えて複数作製した(第2の試料群)。各々の熱処理温度は、Cr膜およびAu膜の堆積時温度(熱処理なし)、390℃、410℃、430℃ならびに450℃である。
さらに、p型GaAs層2上にAuZn(金亜鉛)合金膜およびAu膜からなるオーミック電極を有する半導体素子を、熱処理温度を変えて複数作製した(第3の試料群)。各々の熱処理温度は、AuZn合金膜およびAu膜の堆積時温度(熱処理なし)、390℃、410℃、430℃ならびに450℃である。
上記のように作製された第1〜第3の試料群について、各々の接触抵抗を測定した。この測定結果を図2に示す。
図2は、オーミック電極の構成および熱処理温度と接触抵抗との関係を示すグラフである。縦軸は接触抵抗を示し、横軸は熱処理温度を示す。
図2の実線に示すように、本実施の形態に係るオーミック電極10を有する第1の試料群はNi膜5、Pt膜6およびAu膜7の堆積時温度から470℃にかけて安定して低い値(約1.0×10-6Ω−cm2 )を示している。
一方、図2の一点鎖線に示すように、Cr膜およびAu膜からなるオーミック電極を有する第2の試料群は、Cr膜およびAu膜の真空蒸着温度で第1の試料群に比べ非常に高い値(約1.8×10-3Ω−cm2 )を示している。そして、熱処理温度が450℃に近づくにつれ接触抵抗は徐々に低下し、第1の試料群とほぼ同じ値で安定している。
他方、図2の破線に示すように、AuZn合金膜およびAu膜からなるオーミック電極を有する第3の試料群は、AuZn合金膜およびAu膜の真空蒸着温度で第1の試料群に比べ非常に高い値(約1.3×10-3Ω−cm2 )を示している。そして、熱処理温度が430℃に近づくにつれ接触抵抗は徐々に低下し、430℃から470℃においては第1の試料群とほぼ同じ値で安定している。
このように、本実施の形態に係る半導体素子では、オーミック電極10がNi膜5、Pt膜6およびAu膜7により構成されていることにより、高温による熱処理を行うことなく十分なオーミック接触が得られることが明らかとなった。したがって、高温の熱処理による半導体素子の劣化が防止され、半導体素子の信頼性の向上が実現される。
なお、上述のように、NiとPtとの間の固相反応は、約300℃から約450℃の範囲内で良好に起こることから、本実施の形態に係る半導体素子の製造時においては、熱処理の温度を300℃以上450℃以下とすることが好ましい。
この場合、Ni膜5のNiとPt膜6のPtとの間の固相反応が良好に行われ、Ni膜5のNiがp型GaAs層2へ過剰に拡散することが十分に防止される。
ところで、p型GaAs層2へのNiの拡散が完全に防止されると、Ni膜5とp型GaAs層2との間でオーミック接触を得ることができなくなる。このようなNiの拡散状態は、特にNi膜5およびPt膜6の厚さに応じて変化する。また、Ni膜5およびPt膜6の厚さは、オーミック電極10の熱処理時の各層の反応状態にも影響を及ぼす。すなわち、Ni膜5の厚さが大きすぎ、Pt膜6の厚さが小さすぎると、Ni膜5のNiとPt膜6のPtとの固相反応が限界を超え、Ni膜5のNiがp型GaAs層2へ過剰に拡散されやすくなる。
本発明者は、Ni膜5およびPt膜6の厚さがオーミック電極10に与える影響、オーミック電極10がPt膜6を含まない場合のNiの状態変化の検証および従来のオーミック電極との比較を行うべく以下の試験を行った。
初めに、上記同様の手順で、オーミック電極10を有する半導体素子(試料A)を作製した。なお、オーミック電極10の熱処理は電気炉490℃の還元ガス雰囲気中で5分間行った。
上述のように、オーミック電極10のNi膜5の厚さは20nmであり、Pt膜6の厚さは100nmであり、Au膜7の厚さは300nmである。この場合のオーミック電極10の形成状態を金属顕微鏡により観察した。
図3は、厚さ20nmのNi膜5、厚さ100nmのPt膜6および厚さ300nmのAu膜7からなるオーミック電極10の形成状態を示す金属顕微鏡写真である。
図3によれば、本例のオーミック電極10は表面(輪郭部)の状態が極めて滑らかに形成されていることがわかる。これにより、厚さ20nmのNi膜5、厚さ100nmのPt膜6および厚さ300nmのAu膜7からなるオーミック電極10においては、Niのp型GaAs層2およびPt膜6への拡散が良好に行われ、安定したオーミック接触が得られることが明らかとなった。
次に、上記同様の手順で、Ni膜5、Pt膜6およびAu膜7の厚さが変化したオーミック電極10を有する半導体素子(試料B)を作製した。なお、オーミック電極10の熱処理は電気炉410℃の還元ガス雰囲気中で5分間行った。
本例では、オーミック電極10のNi膜5の厚さは100nmであり、Pt膜6の厚さは50nmであり、Au膜7の厚さは300nmである。この場合のオーミック電極10の形成状態を金属顕微鏡により観察した。
図4は、厚さ100nmのNi膜5、厚さ50nmのPt膜6および厚さ300nmのAu膜7からなるオーミック電極10の形成状態を示す金属顕微鏡写真である。
図4によれば、本例のオーミック電極10は表面(輪郭部)の状態が若干荒れているが、後述のボールアップ現象が発生していない。これにより、厚さ100nmのNi膜5、厚さ50nmのPt膜6および厚さ300nmのAu膜7からなるオーミック電極10においては、Ni膜5のNiのp型GaAs層2およびPt膜6への拡散が良好に行われ、安定したオーミック接触が得られることが明らかとなった。
続いて、上記同様の手順で、Pt膜6を除き、厚さ20nmのNi膜5および厚さ300nmのAu膜7からなるオーミック電極を有する半導体素子(試料C)を作製した。なお、オーミック電極に対する熱処理は電気炉490℃の還元ガス雰囲気中で5分間行った。
そして、オーミック電極10がPt膜6を含まない(すなわち、Pt膜6が0nm)場合のオーミック電極の形成状態を金属顕微鏡により観察した。
図5は、厚さ20nmのNi膜5および厚さ300nmのAu膜7からなるオーミック電極の形成状態を示す金属顕微鏡写真である。
図5によれば、本例のオーミック電極は表面(輪郭部)にボールアップ現象が生じている。ここで、ボールアップ現象とは、オーミック電極とp型GaAs層2とのオーミック接触が安定して行われない状態をいう。このボールアップ現象は、Ni膜5のNiとAu膜7のAuとが反応して合金化することにより発生する。
このようなボールアップ現象が生じると、オーミック電極とp型GaAs層2との間で十分なオーミック接触を得ることができない。
最後に、上記同様の手順で、Ni膜5、Pt膜6およびAu膜7に代えて、厚さ100nmのAuZn合金膜および厚さ500nmのAu膜を順に積層して形成されたオーミック電極を有する半導体素子(試料D)を作製した。なお、オーミック電極に対する熱処理は電気炉490℃の還元ガス雰囲気中で5分間行った。この場合のオーミック電極の形成状態を金属顕微鏡により観察した。
図6は、厚さ100nmのAuZn合金膜および厚さ500nmのAu膜からなるオーミック電極の形成状態を示す金属顕微鏡写真である。
図6によれば、本例のオーミック電極は表面(輪郭部)に限らず全体に渡って顕著にボールアップ現象が生じている。このボールアップ現象は、AuZn合金膜とp型GaAs層2との間で不均一な反応が生じることにより発生する。
このようなボールアップ現象が生じると、オーミック電極とp型GaAs層2との間で十分なオーミック接触を得ることができない。
このように、本発明者が作製した試料A〜Dの金属顕微鏡観察結果から、本発明に係るオーミック電極10はNi膜5、Pt膜6およびAu膜7から形成されることにより、安定したオーミック接触を得ることができることがわかった。
また、上記試料A,B,Cの金属顕微鏡観察結果から、本実施の形態に係るオーミック電極10においては、Pt膜6が厚さが50μm以上の範囲で含まれることが好ましいことがわかった。この場合、Pt膜6が厚さが50μm以上の範囲で含まれることにより、Ni膜5のNiがPt膜6を突き抜けてAu膜7のAuと反応し、合金化することが防止される。
さらに、上記試料A,Bの金属顕微鏡観察結果から、本実施の形態に係るオーミック電極10においては、Ni膜5が厚さが100μm以下の範囲で形成されることが好ましいことがわかった。
なお、Ni膜5が100μm以上の場合、Ni膜5のNiとPt膜6のPtとの固相反応が限界を超える場合がある。この場合、Ni膜5のNiがp型GaAs層2へ過剰に拡散するので、p型GaAs層2が劣化し、半導体素子の信頼性が低下する。
また、Ni膜5が10nm以下の場合、長時間の熱処理時にp型GaAs層2のGa(ガリウム)およびAs(ヒ素)がNi膜5を突き抜けてPt膜6のPtと反応し、ボールアップ現象が生じる。
これらより本実施の形態に係るオーミック電極10においては、Ni膜5の厚さは10nm以上100nm以下であることが好ましい。
本実施の形態に係るオーミック電極10においては、上述のように、Ni膜5の厚さが10nm以上100nm以下で形成され、Pt膜6の厚さが50μm以上で形成されることが好ましいので、各層の厚さを極端に薄くする必要がない。したがって、製造時におけるNi膜5の厚さの制御が容易となる。
以上、本実施の形態において、Au膜7の厚さは特に限定されない。また、オーミック電極10のPt膜6に代えてPd(パラジウム)膜を用いてもよい。この場合、350℃での熱処理によっても十分なオーミック接触が得られる。さらにこの場合、Pd膜8の厚さが50μmより小さいと、Ni膜5の厚さ10μmより小さくしなければならないので、Pd膜8の厚さは50μm以上であることが好ましい。
図7は、第1の実施の形態に係る半導体素子においてTi膜を付加した場合の構造を示す模式的断面図である。
ここでは、n型GaAs基板1へのp型GaAs層2の形成の後、p型GaAs層2上に厚さ2nmのTi膜11を真空蒸着法等で形成する。そして、Ti膜11上に厚さ20nmのNi膜5、厚さ100nmのPt膜6および厚さ300nmのAu膜7からなる上述のオーミック電極10を形成する。
この場合、p型GaAs層2とNi膜5との間にTi膜11が形成されることにより、p型GaAs層2とNi膜5との接着強度が向上する。
なお、Ti膜11に代えてCr膜を用いてもよい。この場合も上記同様、p型GaAs層2とNi膜5との間にCr膜が形成されることにより、p型GaAs層2とNi膜5との接着強度が向上する。
ここで、p型GaAs層2とNi膜5との間に形成されるTi膜11またはCr膜の厚さは2nm以下であることが好ましい。Ti膜11またはCr膜の厚さが2nm以下であることにより、Ni膜5がp型GaAs層2に対してTi膜11またはCr膜を介してオーミック接触することが可能となっている。
(第2の実施の形態)
本実施の形態においては、本発明に係る半導体素子の一例として、半導体レーザ素子について説明する。
本実施の形態においては、本発明に係る半導体素子の一例として、半導体レーザ素子について説明する。
図8は、第2の実施の形態に係る半導体レーザ素子の構造を示す模式的断面図である。
第2の実施の形態に係る半導体レーザ素子は、例えば次のように作製される。
初めに、n型GaAs基板1上に素子構成層20をMOCVD法により形成する。素子構成層20は、バッファ層、n型コンタクト層、n型クラッド層、活性層およびp型クラッド層を含む。p型クラッド層は、平坦部とその平坦部上の中央部に形成されたリッジ部とを有する。
次に、リッジ部上に厚さ300nmのp型キャップ層としてp型GaAs層21をMOCVD法により形成する。ここで、p型GaAs層21の不純物濃度は、例えば3×1019cm-3である。
続いて、上記p型GaAs層21を含むリッジ部の両側面および素子構成層20の上面にn型電流ブロック層としてn型GaAs層22をMOCVD法により形成する。
その後、p型GaAs層21およびn型GaAs層22上にオーミック電極10を形成する。オーミック電極10の形成は第1の実施の形態と同様である。
p型GaAs層21およびn型GaAs層22上に、フォトリソグラフィ法、リフトオフ法および真空蒸着法により厚さ15nmのNi膜5、厚さ100nmのPt膜6および厚さ3μmのAu膜7を順に形成する。
これにより形成される電極パターンに対し、還元ガス雰囲気中で熱処理を行う。熱処理は、例えば電気炉390℃の還元ガス雰囲気中で5分間行う。
その後、n型GaAs基板1の下面に、例えばAuGe膜、Ni膜およびAu膜からなるオーミック電極50を形成する。これにより、本実施の形態に係る半導体レーザ素子が完成する。
上記のオーミック電極10は、Ni膜5とp型GaAs層21との接触面積が小さいにもかかわらず十分なオーミック接触が得られる。特に、上述のように、電気炉390℃の還元ガス雰囲気中で5分間の熱処理を行うことにより、オーミック接触の安定化が図られるとともに、Ni膜5とp型GaAs層21との間の接着強度がさらに向上する。
なお、本実施の形態に係るオーミック電極10は、第1の実施の形態の図2の試験結果に示すように、熱処理の温度が300℃であってもオーミック接触の安定化が図られる。
以上のように、本実施の形態に係るオーミック電極10は半導体レーザ素子に対しても好適に利用可能である。
本実施の形態に係る半導体レーザ素子においても、第1の実施の形態に示すようにPt膜6に代えて、Pd膜8を用いてもよい。この場合にも、十分に安定したオーミック接触を容易に得ることができ、信頼性が向上する。
(第3の実施の形態)
本実施の形態においても、第2の実施の形態と同様に、本発明に係る半導体素子の一例として、半導体レーザ素子について説明する。
本実施の形態においても、第2の実施の形態と同様に、本発明に係る半導体素子の一例として、半導体レーザ素子について説明する。
図9は、第3の実施の形態に係る半導体レーザ素子の構造を示す模式的断面図である。
第3の実施の形態に係る半導体レーザ素子は、例えば次のように作製される。
初めに、第2の実施の形態と同様に、n型GaAs基板1上に素子構成層20をMOCVD法により形成する。
次に、リッジ部上に厚さ300nmのp型キャップ層としてp型GaAs層21をMOCVD法により形成する。ここで、p型GaAs層21の不純物濃度は、例えば3×1019cm-3である。
続いて、上記p型GaAs層21を含むリッジ部の両側面および素子構成層20の上面にn型電流ブロック層としてSiO2 膜23をP−CVD(プラズマ−CVD法)により形成する。
その後、p型GaAs層21およびSiO2 膜23上にフォトリソグラフィ法、リフトオフ法および真空蒸着法により、厚さ1nmのTi膜11、厚さ30nmのNi膜5、厚さ100nmのPt膜6および厚さ3μmのAu膜7を順に形成する。
これにより形成される電極パターンに対し、還元ガス雰囲気中で熱処理を行う。熱処理は、例えば電気炉390℃の還元ガス雰囲気中で5分間行う。
その後、n型GaAs基板1の下面に、例えばAuGe膜、Ni膜およびAu膜からなるオーミック電極50を形成する。これにより、本実施の形態に係る半導体レーザ素子が完成する。
上記のオーミック電極10は、Ni膜5とp型GaAs層21との接触面積が小さいにもかかわらず十分なオーミック接触が得られる。また、n型GaAs基板1とSiO2 膜23との間にTi膜11が形成されているので、Ni膜5とp型GaAs層21との接着強度がさらに向上し、n型GaAs基板1とSiO2 膜23との接着強度もTi膜11により向上する。
特に、上述のように、電気炉390℃の還元ガス雰囲気中で5分間の熱処理を行うことにより、オーミック接触の安定化がさらに図られるとともに、Ni膜5とp型GaAs層21との間の接着強度およびn型GaAs基板1とSiO2 膜23との間の接着強度がTi膜11によりさらに向上する。
なお、本実施の形態に係るオーミック電極10は、第2の実施の形態の図2の試験結果に示すように、熱処理の温度が300℃であってもオーミック接触の安定化が図られる。
以上のように、本実施の形態に係るオーミック電極10は半導体レーザ素子に対しても好適に利用可能である。
上記では、第1の実施の形態に示すようにPt膜6に代えてPd膜8を用いてもよい。この場合にも、十分に安定したオーミック接触を容易に得ることができ、信頼性が向上する。
また、第1の実施の形態に示すようにTi膜11に代えてCr膜を用いてもよい。この場合にも、Cr膜によりNi膜5とp型GaAs層21との接着強度がさらに向上し、n型GaAs基板1とSiO2 膜23との接着強度も向上する。
(第4の実施の形態)
本実施の形態においても、第2の実施の形態と同様に、本発明に係る半導体素子の一例として、半導体レーザ素子について説明する。
本実施の形態においても、第2の実施の形態と同様に、本発明に係る半導体素子の一例として、半導体レーザ素子について説明する。
図10は、第4の実施の形態に係る半導体レーザ素子の構造を示す模式的断面図である。
第4の実施の形態に係る半導体レーザ素子は、例えば次のように作製される。
初めに、第2の実施の形態と同様に、n型GaAs基板1上に素子構成層20をMOCVD法により形成する。
次に、リッジ部上に厚さ300nmのp型キャップ層としてp型GaAs層21をMOCVD法により形成する。ここで、p型GaAs層21の不純物濃度は、例えば9×1019cm-3である。
続いて、上記p型GaAs層21を含むリッジ部の両側面および素子構成層20の上面にn型電流ブロック層としてn型GaAs層24をMOCVD法により形成する。そして、p型GaAs層21およびn型GaAs層24の上にコンタクト層として厚さ3μmのp型GaAs層25をMOCVD法により形成する。
その後、p型GaAs層25上にフォトリソグラフィ法、リフトオフ法および真空蒸着法により厚さ100nmのNi膜5、厚さ100nmのPd膜8および厚さ500nmのAu膜7を順に形成する。
これにより形成される電極パターンに対し、還元ガス雰囲気中で熱処理を行う。熱処理は、例えば電気炉400℃の還元ガス雰囲気中で5分間行う。
その後、n型GaAs基板1の下面に、例えばAuGe膜、Ni膜およびAu膜からなるオーミック電極50を形成する。これにより、本実施の形態に係る半導体レーザ素子が完成する。
上記のオーミック電極10には、Pd膜8が用いられている。これにより、Ni膜5のNiがPd膜8のPdと固相反応し、Ni膜5のNiがPd膜8側へ拡散する。それにより、p型GaAs層25へNi膜5のNiが過剰に拡散することが防止される。なお、Ni膜5のNiはp型GaAs層25へオーミック接触するために必要な程度のみ拡散する。その結果、NiからなるNi膜5による安定したオーミック接触が得られる。
特に、上述のように、電気炉400℃の還元ガス雰囲気中で5分間の熱処理を行うことにより、オーミック接触の安定化がさらに図られる。
なお、図示していないが、本実施の形態に係るオーミック電極10は、熱処理の温度が350℃であってもオーミック接触の安定化が図られることを試験により確認した。
以上のように、本実施の形態に係るオーミック電極10は半導体レーザ素子に対しても好適に利用可能である。
本実施の形態に係る半導体レーザ素子において、オーミック電極10は、Pd膜8に代えて、Pt膜6を用いてもよい。この場合にも、十分に安定したオーミック接触を容易に得ることができ、信頼性が向上する。
以上、第1〜第4の実施の形態に示すように、本発明に係る半導体素子は、オーミック電極10がNi膜5、Pt膜6およびAu膜7またはNi膜5、Pd膜8およびAu膜7により形成されている。
このように、10nmを超える厚さのNi膜5が直接または薄いTi膜11もしくはCr膜を介してp型GaAs層2,21,25上に形成され、浅いpn接合を有する半導体素子においてもオーミック電極10が形成されるので、安定したオーミック接触を得ることができるとともに、簡単な構成で高い信頼性が実現されている。
以上、第1〜第4の実施の形態において、p型GaAs層2,21,25はp型半導体に相当し、オーミック電極10はオーミック電極に相当し、Ni膜5は第1の金属膜に相当し、Pt膜6およびPd膜8は第2の金属膜に相当し、Au膜7は第3の金属膜に相当し、Ti膜11またはCr膜は第4の金属膜に相当する。
本発明に係る半導体素子およびその製造方法は、各種電子機器等に利用することができる。
1 n型GaAs基板
2,21,25 p型GaAs層
5 Ni膜
6 Pt膜
7 Au膜
8 Pd膜
10 オーミック電極
11 Ti膜
2,21,25 p型GaAs層
5 Ni膜
6 Pt膜
7 Au膜
8 Pd膜
10 オーミック電極
11 Ti膜
Claims (6)
- ガリウムおよびヒ素を含むp型半導体と、
前記p型半導体上に形成されたオーミック電極とを備え、
前記オーミック電極は、
ニッケルからなる第1の金属膜と、
パラジウムまたは白金からなる第2の金属膜と、
金からなる第3の金属膜とをこの順に含むこと特徴とする半導体素子。 - 前記第1の金属膜の厚さは10nm以上100nm以下であることを特徴とする請求項1記載の半導体素子。
- 前記第2の金属膜の厚さは50nm以上であることを特徴とする請求項1または2記載の半導体素子。
- 前記オーミック電極は、
前記p型半導体と前記第1の金属膜との間にチタンまたはクロムからなり厚さ2nm以下の第4の金属膜をさらに含むことを特徴とする請求項1〜3のいずれかに記載の半導体素子。 - ガリウムおよびヒ素を含むp型半導体上に、ニッケルからなる第1の金属膜を形成する工程と、
前記第1の金属膜上に、パラジウムまたは白金からなる第2の金属膜を形成する工程と、
前記第2の金属膜上に、金からなる第3の金属膜を形成する工程とを備えたこと特徴とする半導体素子の製造方法。 - 前記第3の金属膜の形成後に、熱処理を行う工程をさらに備えたことを特徴とする請求項5記載の半導体素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003338976A JP2005109058A (ja) | 2003-09-30 | 2003-09-30 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003338976A JP2005109058A (ja) | 2003-09-30 | 2003-09-30 | 半導体素子およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005109058A true JP2005109058A (ja) | 2005-04-21 |
Family
ID=34534285
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003338976A Pending JP2005109058A (ja) | 2003-09-30 | 2003-09-30 | 半導体素子およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005109058A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011044546A (ja) * | 2009-08-20 | 2011-03-03 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
2003
- 2003-09-30 JP JP2003338976A patent/JP2005109058A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011044546A (ja) * | 2009-08-20 | 2011-03-03 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2967743B2 (ja) | n型窒化ガリウム系半導体のコンタクト電極及びその形成方法 | |
JP3705016B2 (ja) | 透光性電極用膜及びiii族窒化物系化合物半導体素子 | |
KR940006688B1 (ko) | In을 포함한 Ⅲ-Ⅴ족 화합물 반도체소자의 전극구조 및 그 형성방법 | |
JPH02275624A (ja) | オーミック電極の製造方法 | |
US5144410A (en) | Ohmic contact for III-V semiconductor devices | |
JPS6190445A (ja) | 半導体装置 | |
US10515804B1 (en) | Single conductor alloy as diffusion barrier system and simultaneous ohmic contact to n- and p-type silicon carbide | |
JP2005109058A (ja) | 半導体素子およびその製造方法 | |
US9147779B2 (en) | Solar cell by-pass diode with improved metal contacts | |
US6486050B1 (en) | Method of manufacturing III-nitride semiconductor devices | |
CN207165577U (zh) | 一种SiC欧姆接触结构 | |
JPH03289156A (ja) | 半導体装置およびその製造方法 | |
JP3309745B2 (ja) | GaN系化合物半導体発光素子及びその製造方法 | |
US20180277375A1 (en) | Manufacturing method of a semiconductor device | |
JPH10256184A (ja) | p型窒化物半導体の電極および前記電極を有する半導体素子およびその製造方法 | |
JP2000101134A (ja) | 窒化物半導体素子の製造方法および窒化物半導体素子 | |
RU2391741C1 (ru) | Способ формирования многослойного омического контакта фотоэлектрического преобразователя (варианты) | |
JPH06326051A (ja) | オーミック電極及びその形成方法 | |
JP2746241B2 (ja) | アロイ・オーミック・コンタクト電極及びその形成方法 | |
JPS58223375A (ja) | 半導体装置の製造方法 | |
JP2002261044A (ja) | 半導体装置の製造方法および半導体装置 | |
JPH02192120A (ja) | 半導体装置及びその製造方法 | |
JPH0246773A (ja) | 化合物半導体装置およびその電極形成方法 | |
JPH02137370A (ja) | GaAs半導体装置の製造方法 | |
JPS6154620A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050719 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061018 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061226 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070417 |