KR940006688B1 - In을 포함한 Ⅲ-Ⅴ족 화합물 반도체소자의 전극구조 및 그 형성방법 - Google Patents

In을 포함한 Ⅲ-Ⅴ족 화합물 반도체소자의 전극구조 및 그 형성방법 Download PDF

Info

Publication number
KR940006688B1
KR940006688B1 KR1019900008874A KR900008874A KR940006688B1 KR 940006688 B1 KR940006688 B1 KR 940006688B1 KR 1019900008874 A KR1019900008874 A KR 1019900008874A KR 900008874 A KR900008874 A KR 900008874A KR 940006688 B1 KR940006688 B1 KR 940006688B1
Authority
KR
South Korea
Prior art keywords
layer
compound semiconductor
semiconductor device
iii
ohmic metal
Prior art date
Application number
KR1019900008874A
Other languages
English (en)
Other versions
KR910002000A (ko
Inventor
다까시 야노
나오유끼 야마바야시
Original Assignee
스미도모덴기고오교오 가부시기가이샤
나까하라 쯔네오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미도모덴기고오교오 가부시기가이샤, 나까하라 쯔네오 filed Critical 스미도모덴기고오교오 가부시기가이샤
Publication of KR910002000A publication Critical patent/KR910002000A/ko
Application granted granted Critical
Publication of KR940006688B1 publication Critical patent/KR940006688B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

내용 없음.

Description

In을 포함한 III-V족 화합물 반도체소자의 전극구조 및 그 형성방법
제1도는 본 발명자들이 샘플로 제작한 Ti단층의 스토퍼층을 지닌 종래의 전극구조의 열처리전의 적층구조체를 도시한 단면도.
제2도는 제1도의 적층구조체를 열처리한 후의 전극구조를 마이크로오제분광분석해서 그 전극구조의 깊이방향의 원소분포를 조사한 결과를 도시한 그래프.
제3도는 AuGeNi합금막을 저항가열증착법에 의해 형성하고, 그 직후에 마이크로오제분광분석해서 그 합금막의 깊이방향의 원소분포를 조사한 결과를 도시한 그래프.
제 4도는 Smithells Metals reference book(제 6판)에서 인용한 Ni와 Ti의 평형상태도.
제5도는 본 발명의 전극구조를 도시한 단면도.
제6도는 Smithells Metals reference book(제 6판)에서 인용한 Au와 Ni의 평형상태도.
제7도는 제5도의 전극의 형성방법을 도시한 도면.
제8도는 본 발명의 실시예 ①에 관한 전극구조의 단면도.
제9도는 제8도의 전극을 열처리전에 마이크로오제분광분석해서 그 구조의 깊이방향의 원소분포를 조사한 결과를 도시한 그래프.
제l0도는 제8도의 전극을 열처리한 후에 마이크로오제분광분석해서 그 구조의 깊이방향의 원소분포를 조사한 결과를 도시한 그래프.
제11도는 본 발명의 실시예 ②의 전극구조의 단면도.
제12도는 본 발명의 실시예 ③의 전극구조의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : In을 포함한 N형 III-V족 화합물 반도체 기판 2 : 옴금속층
3 : 분리층 4 : 스토퍼층
5 : 본딩층
본 발명은 와이어본딩성이 우수하고, 저옴성(low ohmic)인 In을 포함한 N형 III-V족 화합물 반도체소자의 전극구조 및 그 형성방법에 관한 것이다.
여기에서, In을 포함한 III-V족 화합물 반도체란 InP, InSb등의 반도체를 의미한다.
반도체와 금속의 접합은 그대로에서는 쇼트키적이 된다. FET의 소스, 드레인, 바이폴라트랜지스터의 이미터, 콜렉터, 베이스, 발광다이오드의 캐소드, 애노드 등은 옴접속한 전극이어야만 한다. 이것은 순·역방향으로 전류가 흘러 저항률이 대칭적이고 또한 저저항이어야만 한다. 이 성질을 간단히 저옴성이라 칭하기로 한다.
N형 III-V족 화합물 반도체소자의 접속전극으로서는, 종래 Au, Ge, Ni의 단체 또는 이들을 포함하는 합금이 사용되어 왔다. 예를 들면 문헌 Graham ＆Steeds ; lnst.Phys.Conf.Ser.No.67 : Section 10, pp507(1983), Kuan, Batson, Jackson, Rupprecht, ＆Wilkie ; J.Appl.phys.54,16952(1983)등에 기재되어 있다.
이들 재료를 사용한 종래의 전극에서는, 반도체와 옴(Ohmic)접속을 취하기 위한 옴금속층과 Au와이어를 본딩하기 위한 본딩층을 필요로 한다. 옴접속층은 AuGeNi등으로 이루어지나 단순히 중착하는 것만으로는 옴접속으로 되지 않는다. 옴접속으로 하기 위하여 열처리해서 반도체의 일부와 금속을 합금화하지 않으면 않된다. 이 때 반도체 구성원소의 열부 특히 Ⅲn족 원소가 열에 의해서 최상층의 본딩층에까지 확산된다. 전극표면에 Ⅲ족 원소가 고용(固溶)하면 최상층의 본딩층이 경화한다. 또 석출원소가 산화한다. 이 때문에 Au와이어가 본딩되기 어렵게 된다. 예를 들면 본딩되어도 이 강도가 약하다.
옴접속으로 하기 위하여 열에 의해서 확산시키는 것은 필요하지만, 이것이 본딩층에까지 이르는 것은 바람직하지 않다.
반도체와 전극의 계면근방만 상호확산시키고, 그래서, 반도체 구성원소의 전극 표면에의 확산을 억제하는 연구가 필요하다. 그 연구의 예로서,
① 열처리후에 상층전극으로서 재차 Au층을 형성한다.
② 열저리온도를 가능한 한 낮게 한다.
③ 반도체나 옴금속층의 구성원소의 전극표면에의 확산을 저지하기 위한 중간층(이하 "스토퍼층"이라 한다)을 형성하여 전극을 3층이상으로 구성한다.
는 등의 연구가 시도되고 있다.
그러나, ①은 공정이 복잡하고, ②는 전극의 저옴성을 손상할 염려가 있다.
공정, 구조의 간략화의 관점에서는, 전극형성후에 열광열처리하는 ③이 가장 바람직하다. 그러나 스토퍼층의 재료의 선택이 어렵다.
III-V족 화합물 반도체의 옴접속전극의 스토퍼층재료로서는 Ti, Mo, Cr, W등이 알려져 있다(Vandenberg ＆Temkin ; J.Appl.Phys.55, 3676(1984)).
[종래예 I ; Mo단층의 경우]
이중 N형 III-V족 화합물 반도체의 저옴성전극의 스토퍼층으로서는 Mo를 이용한 예가 있다(일본국 특공소 63-60526호). Mo층을 옴금속층의 AuGeNi층과 본딩의 Au층 사이에 형성하여 상호 확산을 방지하도록 하는 것이다. Mo는 융점이 3163℃로 매우 높고 열처리에 대해서 안정하여, 유효한 스토퍼층으로서 기능하지만, 전극형상가공법에 대한 제약이 있다.
① Mo층은 일반적으로 전자빔증착법에 의해서 형성한다. 융점과 열전도율이 높은 재료이므로, 증착중의 시료표면의 온도가 높아진다. 그 온도는 포토레지스트(감광성 내식막)의 내열온도(약 120℃)보다 높다.
통상의 재료에서는 전극은, 전극을 형성하고 싶지 않은 부분을 미리 포토레지스트로 피복하고 그 상부로부터 전극층을 형성한 후 포토레지스트를 제거하여 소망의 형상의 전극을 얻는다. 이것을 리프트오프프로세스라 한다. Mo를 사용할 경우 포토레지스트를 도포하고 나서 Mo를 증착할 수 없으므로 리프트오프프로세스를 사용할 수 없다.
여기에서 포토레지스트란 유기 감광재료로 반도체나 전극의 형상가공에 이용된다.
② 전극형상가공법으로서 다음에 고려되는 것은 에칭에 의한 방법이다. 전극층을 일정하게 형성한 후 남겨 놓고 싶은 부분을 포토레지스트로 피복하고 에칭액 또는 에칭가스로 불필요한 부분을 제거한다고 하는것이다. 그러나, Mo는 화학적으로도 안정하고 포토레지스트보다 강하므로, 포토레지스트를 에칭시키지 않고 Mo만을 에칭하는 바와 같은 에칭액, 포토레지스트의 조합은 아직 없다.
[종래예 II ; Ti단층의 경우]
여기에서 본 발명자들은 Ti를 스토퍼층으로서 사용한 저옴성의 전극을 샘플로 제작하였으나, Ti단층에서는 스토퍼층으로서 기능하지 않는 것을 알게 되었다.
제1도에 샘플로 제작한 이 종래의 전극을 표시하였다.
InP기판상에 AuGeNi합금막, Ti막, Au막의 순으로 형성하있다(이하 AuGeNi/ Ti/Au와 같이 줄여서 기재할 경우도 있다). 그리고 옴금속층과 반도체의 합금화를 위하여 380℃에서 열처리하였다. 이 결과 전극표면은 변색하있고, Au와이어를 본딩하기가 곤란하였다. 전극을 마이크로오제분광분석법에 의해서 분석한바, 다음과 같은 3가지 사실을 알게 되었다.
① 기판구성재료인 In이 전극최표면층의 Au층까지 확산하고 있다.
② AuGeNi층은 단층이 아니라, 열처리전에 이미 AuGe, Au층과 GeNi층으로 분리되고 있다. 즉, 본래의 AuGeNi의 합금층에 함유되는 농도보다 훨씬 고농도의 Ni와 Ti가 직접 접하고 있다.
③ 열처리에 의해서 주로 Ni와 Ti가 반응해서 양자의 금속간 화합물을 형성한다.
상기 ①, ②, ③에 대해서 도면을 참조해서 설명하면 다음과 같다.
제2도는 상기 구조로 열처리를 거친 전극을 마이크로오제분광분석법에 의해서 그 전극구조의 깊이방향의 원소분포를 조사한 결과이다.
마이크로오제분광분석법이란, 오제전자분광을 이용한 시료구성원소의 측정법이다. 수 keV∼수십 keV의 전자를 시료에 명중시켜 내각전자를 방출시킨다. 이 전자궤도를 채우기 위하여 보다 바깥쪽 궤도의 전자가 이 궤도에 떨어지고 그 에너지에 의해서 다른 전자가 여기되어 외부로 방출된다. 이것을 "오제전자"라 한다. 방출된 전자의 에너지와 전자선강도를 측정한다. 오제전자의 에너지는 원소에 의해서 정해지고 있으므로, 전자의 에너지분석을 하면 시료표면에 존재하는 원소의 분포을 알 수 있다. "마이크로"란 시료표면의 좁은 범위에 입사전자를 집중시키는 것이 가능하도록 한 것을 의미한다. 이것만으로는 표면의 원소분포밖에 알 수 없으므로, Ar로 시료표면을 스퍼터링해서 표면을 깎아내서 새롭게 노출된 표면을 더욱 마이크로오제분광분석한다. 제2도에서 가로축은 스퍼터시간이지만, 이것은 최외표면으로부터 깊이를 의미한다. 단 대상원소에 따라서 스퍼터속도가 다르므로 스퍼터시간과 깊이는 반드시 비례하지 않는다.
제2도로부터 열처리후의 전극에 있어서 반도체 구성원소인 In의 전극의 최외표면에까지 도달하고 있는것을 알 수 있다. 이것은 Ti가 스토퍼층으로서는 그다지 쑬모가 없음을 말해주고 있다. 이것이 ①의 사실을 뒷받침하고 있다.
제3도는 InP기판상에 AuGeNi층만을 형성하고 그대로 열처리하지 않고 마이크로오제분광분석법을 행한것이다. 이 도면으로부터 AuGeNi층은 형성직후부터 단층이 아니라, 표면쪽의 Ge, Ni층과, 기판쪽의 Au,Ge층의 적어도 2층으로 분리되어 있는 것을 알 수 있다. 이것은 상기 ②의 사실을 설명하는 것이다
제2도로부터, 또한, Ti와 Ni의 피크위치와 프로필이 일치하고 있는 것을 알 수 있다. 이것으로부터 Ti와 Ni의 얼마간의 화합물이 생기고 있음을 용이하게 상상된다. 이것은 ③의 사실을 설명하는 것이다. 더욱상태도에 의해서 보충한다.
제4도는 Smithells Metals reference book(제6판)에서 인용한 Ti와 Ni의 평형상태도이다. 가로축은 Ti의 원자%이고, 왼쪽단부가 Ni l00%, 오른쪽단부가 Ti l00%이다.
Ni도 Ti도 화학적으로 매우 활성인 금속이다. 제4도로부터 양자는 복수종류의 금속간 화합물을 형성하는 것을 알 수 있다.
상기 ①, ②, ③의 사실로부터 Ti층이 극히 고농도의 Ni와 직접 접하고 있고, 열처리에 의해서 Ni와 Ti는 반응해서 변질되어 Ti는 확산을 억제할 수 없게 된다. 그 결과 Ti층은 Au, 이어서 In의 침입을 허가하고, 그 다음에는 In이 전극최외표면의 Au에까지 도달해 버리는 것으로 여겨진다.
따라서, 본 발명의 목적은, 와이어본딩성이 우수하고, 저옴성으로서, 형상가공이 용이한 In을 포함한 N형 III-V족 화합물 반도체의 전극구조를 제공하는데 있다. 이 때문에 스토퍼층을 이루는 원소가, 열처리동안, 반도체 원소, 옴금속층원소의 표면방향으로의 확산을 억제할 수 있도록 하는 것을 과제로 하고 있다.
본 발명의 In을 포함한 III-V족 화합물 반도체소자의 전극구조는, In을 포함한 N형 III-V즉 화합물 반도체소자상에 형성된 적층구조체를 열처리함으로써 형성되는 전극구조에 있어서, 상기 적층구조체가 상기 반도체소자상에 형성된 적어도 Ni를 함유하는 옴금속층과, 본딩와이어가 접속되는 Au로 이루어진 본딩층과, 상기 옴금속층과 본딩층과의 사이에 삽입되는 반도체 구성원소 및 옴금속층의 구성원소의 전극표면에의 확산을 억제하기 위한 Ti로 이루어진 스토퍼층과, 상기 옴금속층과 상기 스토퍼층과의 사이에 삽입되어 상기 옴금속층으로부터 상기 스토퍼층을 분리하는 Au 또는 Pt로 이루어진 분리층을 포함하고 있는 것을 특징으로 한다
또, 본 발명의 In을 포함한 III-V족 화합물 반도체소자의 전극형성방법은, In을 포함한 N형 III-V족화합물 반도체소자상에 전극구조를 형성하는 방법에 있어서, 적어도 Ni를 함유하는 옴금속층, Au 또는 Pt로 이루어진 분리층, Ti로 이루어진 스토퍼층, Au로 이루어진 본딩층을 이 순서대로 상기 In을 포함한 III-V족 화합물 반도체소자상에 형성하고, 이것을 300℃∼500℃에서 열처리하여 옴금속층과 반도체를 합금화하는 것을 특징으로 한다.
이하, 도면을 참조하면서 본 발명의 실시예에 대해서 설명한다.
제5도에 본 발명의 전극구조를 표시한다. In을 포함한 N형 III-V족 화합물 반도체 기판(1)상에, 적어도 Ni를 함유하는 옴금속층(2), Au 또는 Pt로 이루어진 분리층(3), Ti로 이루어진 스토퍼층(4), Au로 이루어진 본딩층(5)을 형성한 것이 본 발명의 전극이다.
옴금속층(2)의 두께는 예를 들면 10nm∼500nm의 법위내에서, 접촉저항이나, 시트저항 등의 요구특성에 의해 결정된다.
또, 분리층(3)의 Au, Pt, 스토퍼층(4)의 Ti의 두께는 열처리온도와, 옴금속층의 막두께에 의존해서 결정된다. 예를 들면 옴금속층의 두께가 100nm, 열처리 온도가 300∼400℃일 때는, 분리층의 Au 또는 Pt의두께는 10∼300nm이고, 스토퍼층(4) 의 Ti의 두께는 30∼300nm이다.
이들 분리층, 스토퍼층의 두께는 Au이외의 원소가 스토퍼층을 통해서 본딩층속으로 확산되지 않고, 또 본딩층의 Au가 기판쪽으로 확산되지 않도록 결정된다.
본 발명의 전극구조는 이상과 같은 구조를 지님으로써 다음과 같은 작용이 있다.
즉, 옴금속층에는 적어도 Ni가 함유되어 있으므로, 열처리에 의해 반도체 구성원소의 열부와 옴금속층이 상호 확산하여 합금화된다. 이것에 의해 옴접속이 얻어진다.
스토퍼층은 Ti로 이루어져, 열처리중에 반도체 구성원소 특히 III족 원소의 확산을 방지하고 이것이 전극의 최외표면에 확산하는 것을 억제한다. 또, 본딩층의 Au가 내부에 확산하는 것을 방지하는 작용도 있다.
분리층은 스토퍼층의 Ti가 열처리중에 옴금속층의 Ni와 화학반응하여 금속간 화합물을 형성하는 것을 방지한다. 이 때문에 스토퍼층이 층으로서 유지되고, 반도체 구성원소 등의 확산을 유효하게 방지할 수 있다. 따라서, 본 발명의 신규한 점은 주로 이것이다.
제6도는 Au와 Ni의 평형상태도로서, Smithells Metals reference book(제6판)에서 인용한 것이다. 세로축은 온도, 가로축은 Ni와 Au의 중량%를 표시한다. 이 도면으로부터 Au와 Ni는 금속간 화합물을 형성하지 않는 것을 알 수 있다. 또, Au중의 Ni의 확산속도는 비교적 느리다. 500℃이하의 열처리에서는 Ni는 Au에 차단되어 Ti층까지 거의 도달하지 않는다. 그 때문에, Ti층이 열처리중에도 그대로 유지되어 스토퍼층으로서의 기능을 유지한다.
본딩층의 Au층은, 열처리중에 전극내부로부터 다른 원소가 확산되지 않으므로 순수한 Au 그대로 된다. 따라서 와이어본딩성은 양호하다.
스토퍼층으로서 Ti를 사용할 경우에는 형상가공성이 양호하다고 하는 이점이 있다. 예를 들면 Ti는 완층불산으로 용이하게 에칭할 수 있다. Ti를 전자빔증착할 때의 기판온도도 낮으므로 포토레지스트를 사용하는 것이 가능하다. 즉, 리프트오프프로제스가 가능하다. 이 때문에 형상가공성이 좋다.
제7도에 의해서 본 발명의 전극구조의 형성방법을 설명한다. 먼저, In을 포함한 III-V족 화합물 반도체상에, 적어도 Ni를 함유하는 단층으로 이루어진 옴금속층을 예를 들면 저항가열증착법에 의해서 형성한다. 다음에 분리층의 Au를 예를 들면 저항가열증착법에 의해서 형성한다. 그 다음에 Ti를 전자빔가열증착법에 의해서 형성한다. 또 본딩층의 Au도 마찬가지로 형성한다. 전극은 소망의 형상가공을 행한 후 300∼500℃의 온도범위에서 열처리한다.
이와 같이 해서 와이어본딩성이 우수하고, 저옴성의 전극을 얻는 것이 가능하며, 또 Ti를 스토퍼층으로하면 전극의 형상가공성이 우수하다.
다음에, 본 발명의 실시예에 대해 첨부도면을 참조하면서 구체적으로 설명한다.
[실시예 1]
제8도에 본 발명의 실시예 1에 관한 전극구조의 단면도를 표시한다.
In을 포함한 III-V족 화합물 반도체로서 InP를 사용하고, 그 InP기판(1) 표면에,
옴금속층으로서의 AuGeNi합금막(2) 110nm
분리층으로서의 Au막(3) 200nm
스토퍼층으로서의 Ti막(4) 100nm
본딩층으로서의 Au막(5) 300nm
을 이 순서대로 진공중에서 형성하여 적층구조체를 얻었다. 이 적층구조체를 형상가공한 후, 질소분위기중에서 360℃, 5분간의 열처리를 실시하여 옴금속층과 반도체의 열부를 합금화하였다.
그후, 직경이 30μm인 Au와이어를 전극에 압착하고, Au와이어와 이 전극의 밀착강도를 인장시험한 결괴, 전체의 시험샘플은 강도 10g이상에서 Au와이어가 파단되었다. 이들 시험샘플중에서 전극과 Au와이어의 계면이 박리된 것은 없었으며, 본 실시예의 전극구조는 매우 양호한 밀착강도를 가진 것이 확인되었다.
본 발명의 분리층, 스토퍼층의 효과를 확인하기 위하여, 이 시료를 마이크로오제분광분석하였다. 제9도는 열처리전의 결과를 표시한 것이고, 제10도는 열처리후의 결과를 표시한 것이다. 가로축은 스퍼터시간이며, 이것은 앞서 기술한 바와 같이 표면으로부터의 깊이에 대응하고 있다. 그러나 스퍼터속도는 물질에 따라 다로므로 깊이와 스퍼터시간이 리니어한 것은 아니다. 세로축은 신호강도이며 임의의 스케일이다.
먼저, 제9도에 있어서 깊은 쪽으로부터, 차례로 InP/AuGeNi/Au/Ti/Au라고 하는 바와 같이 거의 형성한 대로의 원소분포가 얻어졌다. 단, 앞서 설명한 바와 같이 AuGeNi층에서는 GeNi는 보다 바깥쪽으로, Au는 보다 안쪽으로 분포하고 있다.
다음에, 제10도는 열처리후의 결과이므로 원소본포가 상당히 변화하고 있다.
스토퍼층의 Ti가 분리층의 Au속으로 상당히 깊게 확산하고 있다. 확산의 말미에서 Ni와 프로필이 겹치고 있으므로, 여기에서는 Ni와 Ti의 금속간 화합물이 생기고 있는 것으로 여겨진다. 그러나 Ti의 대부분은 계속해서 스토퍼층의 위치에 잔존해서 장벽으로서의 기능을 유지하고 있다.
옴금속층의 Au와 분리층의 Au가 혼연일체화해서 원래의 분리층, 스토퍼층, 옴금속층에 이르는 완만한 피크를 나타내고 있다.
옴금속층의 Ni가 분리층의 Au에 차단되어서 대부분 확산되지 않는다. 이것이 스토퍼층에 이르러 스토퍼층의 Ti의 장벽을 파괴한다고 하는 것이 아니다. 순수한 금층이 최외표면을 덮고 있어, In이 최외표면에 나타나는 것은 아니다. 순수한 Au이므로 와이어본딩성은 양호하다.
이와 같이 분리층이 Ni와 Ti를 분리해서, Ti가 In의 확산을 방지하고 있어, 분리층, 스토퍼층이 유효하게 기능하고 있는 것을 알 수 있다.
[실시예 2]
실시예 1의 분리층의 Au대신에 두께 100nm의 Pt를 전자빔증작하였다(제11도 참조). 다른 조건은 실시예1과 마찬가지이다. InP기판상의 구조는,
옴금속층으로서의 AuGeNi합금막 110nm
분리층으로서의 Pt막 100nm
스토퍼층으로서의 Ti막 100nm
본딩층으로서의 Au막 300nm
이다. Pt는 원소주기율표에서 Au에 인접하게 위치하고, 마찬가지로 면심입방격자를 지닌다. 그리고 화학적으로 극히 안정하다는 등 Au와 물성적으로 양호하게 유사하다. 이 점에서 분리층으로서 Au와 마찬가지 기능을 하고 마찬가지 효과가 있음을 확인하였다.
[실시예 3]
실시예 1의 옴금속층의 AuGeNi대신에 두께 100nm의 AuGe합금, 두께 50nm의 Ni를 이 순서대로 형성하였다. 다른 조건은 실시예 1과 동일하다.
제12도에 그 단면도를 도시한다. InP기판상의 구조는,
옴금속층으로서의 AuGe함금막 100nm
Ni막 50nm
분리층으로서의 Au막 200nm
스토퍼층으로서의 Ti막 100nm
본딩층으로서의 Au막 300nm
이다. 이 구조에서는 양호한 와이어본딩성, 저옴성이 얻어졌다.
이상, 본 발명은 In을 포함한 N형 III-V족 화합물 반도체위에, Ni를 함유하는 옴금속층, Au, Pt의 분리층, Ti의 스토퍼층, Au의 본딩층을 형성한 전극으로서, 분리층이 Ti를 Ni로부터 분리하여 열처리중에 있어서도 이들 원소가 반응하지 않는다. 또, 열처리를 거쳐도 스토퍼층은 존재한다. 이것은 반도체 원소 특히 III족 원소 In의 확산을 방지한다. 따라서, 최외표면의 Au는 순수한 채로 보존되어 와이어본딩성이 양호하다.
옴금속층은 Ni를 함유하므로 저옴성으로 된다. 본 발명에 의하면, Au와이어와 전극의 밀착력이 우수한 저옴성의 In을 포함한 N형 III-V족 화합물 반도체의 전극을 형성할 수 있어 유용한 발명이다.

Claims (11)

  1. In을 포함한 N형 III-V족 화합물 반도체소자위에 형성된 적층구조체를 열처리함으로써 형성되는 전극구조에 있어서, 상기 적층구조체가, 상기 반도체소자위에 형성된 적어도 Ni를 함유하는 옴금속층과, 본딩와이어가 접속되는 Au로 이루어진 본딩층과, 상기 옴금속층과 상기 본딩층과의 사이에 삽입되어 반도체소자구성원소 및 옴금속층의 구성원소의 전극표면에의 확산을 억제하기 위한 Ti로 이루어진 스토퍼층과, 상기 옴금속층과 상기 스토퍼층과의 사이에 삽입되어 상기 옴금속층으로부터 상기 스토퍼층을 분리하는 Au또는 Pt로 이루어진 분리층을 포함하고 있는 것을 특징으로 하는 In을 포함한 III-V즉 화합물 반도체소자의 전극구조.
  2. 제1항에 있어서, 상기 옴금속층이 AuGeNi합금층인 것을 특징으로 하는 In을 포함한 III-V족 화합물 반도체소자의 전극구조.
  3. 제1항에 있어서, 상기 III-V족 화합물 반도체소자가 InP이고, 상기 옴금속층이 AuGeNi합금층이고, 상기 본딩층이 Au층이고, 상기 분리층이 Au층인 것을 특징으로 하는 In을 포함한 III-V즉 화합물 반도체소자의 전극구조.
  4. 제1항에 있어서, 상기 In을 포함한 III-V족 화합물 반도체소자가 InP이고, 상기 옴금속층이 AuGeNi합금층이고, 상기 본딩층이 Au층이고, 상기 스토퍼층이 Ti층이고, 상기 분리층이 Pt층인 것을 특징으로 하는 In을 포함한 III-V족 화합물 반도체소자의 전극구조.
  5. 제1항에 있어서, 상기 옴금속이, AuGe합금과 Ni의 2층으로 이루어진 것을 특징으로 하는 In을 포함한 III-V족 화합물 반도체소자의 전극구조.
  6. 제1항에 있어서, 상기 III-V족 화합물 반도체소자가 InP이고, 상기 옴금속층이 AuGe합금층 및 Ni층으로 이루어지고, 상기 본딩층이 Au층이고, 상기 스토퍼층이 T)층이고, 상기 분리층이 Pt층인 것을 특징으로 하는 In을 포함한 III-V족 화합물 반도체소자의 전극구조.
  7. 제1항에 있어서, 상기 III-V족 화합물 반도체소자상에 전극구조를 형성하는 방법에 있어서, 상기반도체소자상에 적어도 Ni를 함유한 옴금속층, Au 또는 Pt로 이루어진 분리층, Ti로 이루어진 스토퍼층, Au로 이루어진 본딩층을 이 순서대로 상기 In을 포함한 III-V족 화합물 반도체소자상에 형성하는 제1공정과, 이와 같이 해서 얻어진 적층구조체를 300℃∼1500℃에서 열처리해서 옴금속층과 반도체를 합금화하는제2공정으로 이루어진 것을 특징으로 하는 In을 포함한 III-V족 화합물 반도체소자의 전극구조 형성방법.
  8. 제1항에 있어서, 상기 옴금속층이 Ni단층으로 이루어진 것을 특징으로 하는 In을 포함한 III-V족화합물 반도체소자의 전극구조.
  9. 제1항에 있어서, 상기 옴금속층이 Au, Ge, Ni의 3층으로 이루어진 것을 특징으로 하는 In을 포함한 III-V족 화합물 반도체소자의 전극구조.
  10. 제1항에 있어서, 상기 옴금속층이 AuNi합금을 함유하는 것을 특징으로 하는 In을 포함한 III-V족화합물 반도체소자의 전극구조.
  11. 제1항에 있어서, 상기 옴금속층이 GeNi합금을 함유하는 것을 특징으로 하는 In을 포함한 III-V족화합물 반도체소자의 전극구조.
KR1019900008874A 1989-06-16 1990-06-16 In을 포함한 Ⅲ-Ⅴ족 화합물 반도체소자의 전극구조 및 그 형성방법 KR940006688B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP15551689 1989-06-16
JP1-155516 1989-06-16

Publications (2)

Publication Number Publication Date
KR910002000A KR910002000A (ko) 1991-01-31
KR940006688B1 true KR940006688B1 (ko) 1994-07-25

Family

ID=15607765

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900008874A KR940006688B1 (ko) 1989-06-16 1990-06-16 In을 포함한 Ⅲ-Ⅴ족 화합물 반도체소자의 전극구조 및 그 형성방법

Country Status (7)

Country Link
US (1) US5077599A (ko)
EP (1) EP0402936B1 (ko)
JP (1) JPH0387067A (ko)
KR (1) KR940006688B1 (ko)
AU (1) AU636616B2 (ko)
CA (1) CA2019026C (ko)
DE (1) DE69015458T2 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5160793A (en) * 1991-06-07 1992-11-03 Eastman Kodak Company Shallow ohmic contacts to n-Alx Ga1-x As
JP3115148B2 (ja) * 1993-03-31 2000-12-04 株式会社東芝 半導体装置の製造方法
US5523623A (en) * 1994-03-09 1996-06-04 Matsushita Electric Industrial Co., Ltd. Ohmic electrode for a p-type compound semiconductor and a bipolar transistor incorporating the ohmic electrode
US5646069A (en) * 1995-06-07 1997-07-08 Hughes Aircraft Company Fabrication process for Alx In1-x As/Gay In1-y As power HFET ohmic contacts
JP3022765B2 (ja) * 1996-03-27 2000-03-21 日本電気株式会社 半導体装置及び半導体素子の実装方法
DE60038524D1 (de) * 1999-02-18 2008-05-21 Furukawa Electric Co Ltd Elektrode für halbleiteranordnung und verfahren zum herstellen
KR100376424B1 (ko) * 1999-08-05 2003-03-15 청인산업개발(주) 폐유리를 이용한 보도블럭 시공방법
DE10329364B4 (de) * 2003-06-30 2007-10-11 Osram Opto Semiconductors Gmbh Elektrischer Kontakt für ein optoelekronisches Bauelement und Verfahren zu dessen Herstellung
WO2008120432A1 (ja) * 2007-03-28 2008-10-09 Panasonic Corporation オーミック電極構造体および半導体素子
JP5237628B2 (ja) * 2007-12-28 2013-07-17 スタンレー電気株式会社 半導体素子の製造方法
JP2009224499A (ja) * 2008-03-14 2009-10-01 Sumitomo Electric Ind Ltd 電極構造および半導体装置
WO2011078252A1 (ja) * 2009-12-22 2011-06-30 株式会社トクヤマ III族窒化物半導体のｎ型コンタクト電極およびその形成方法
US8829567B2 (en) * 2012-12-28 2014-09-09 Sematech, Inc. Metal alloy with an abrupt interface to III-V semiconductor
WO2019143569A1 (en) * 2018-01-16 2019-07-25 Princeton Optronics, Inc. Ohmic contacts and methods for manufacturing the same
DE102019006099B4 (de) * 2019-08-29 2022-03-17 Azur Space Solar Power Gmbh Stapelförmige Mehrfachsolarzelle mit einer ein Mehrschichtsystem umfassenden Metallisierung

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5654047A (en) * 1979-10-08 1981-05-13 Nec Corp Compound semiconductor device
JPS5713756A (en) * 1980-06-27 1982-01-23 Nec Corp Electrode for semiconductor device
JPS5890773A (ja) * 1982-11-01 1983-05-30 Toshiba Corp 化合物半導体の電極
JPS605559A (ja) * 1983-06-23 1985-01-12 Nec Corp 半導体素子の電極構造
JPS60242619A (ja) * 1984-05-16 1985-12-02 Nippon Telegr & Teleph Corp <Ntt> 半導体オ−ム性電極の形成方法
JPH0658896B2 (ja) * 1984-06-15 1994-08-03 株式会社日立製作所 半導体装置の製造方法
JPS6360526A (ja) * 1986-08-30 1988-03-16 Sharp Corp 半導体装置の製造方法
JPS63252471A (ja) * 1987-04-09 1988-10-19 Toshiba Corp 化合物半導体電極構体

Also Published As

Publication number Publication date
KR910002000A (ko) 1991-01-31
DE69015458D1 (de) 1995-02-09
EP0402936A2 (en) 1990-12-19
US5077599A (en) 1991-12-31
JPH0387067A (ja) 1991-04-11
CA2019026A1 (en) 1990-12-16
DE69015458T2 (de) 1995-08-24
EP0402936A3 (en) 1991-05-02
CA2019026C (en) 1998-01-06
AU5713490A (en) 1990-12-20
AU636616B2 (en) 1993-05-06
EP0402936B1 (en) 1994-12-28

Similar Documents

Publication Publication Date Title
KR940006688B1 (ko) In을 포함한 Ⅲ-Ⅴ족 화합물 반도체소자의 전극구조 및 그 형성방법
US4186410A (en) Nonalloyed ohmic contacts to n-type Group III(a)-V(a) semiconductors
JP2967743B2 (ja) ｎ型窒化ガリウム系半導体のコンタクト電極及びその形成方法
US6326294B1 (en) Method of fabricating an ohmic metal electrode for use in nitride compound semiconductor devices
JP2000164928A (ja) 半導体発光素子およびその製造方法
US6852612B2 (en) Semiconductor device and method for fabricating the same
KR100351195B1 (ko) 화합물반도체의오믹콘택트제조방법
US5179041A (en) Method for manufacturing an electrode structure for III-V compound semiconductor element
JP3123226B2 (ja) オーミック電極及びその形成方法
JPH02192119A (ja) 電極形成方法
DE19954319C1 (de) Verfahren zum Herstellen von mehrschichtigen Kontaktelektroden für Verbindungshalbeiter und Anordnung
Zheng et al. Shallow ohmic contacts to n‐type GaAs and Al x Ga1− x As
Smith et al. Stable ohmic contacts to n-GaAs using ion-beam mixing
JPH0945635A (ja) 半導体装置の製造方法，及び半導体装置
JP2002261044A (ja) 半導体装置の製造方法および半導体装置
JPS60242619A (ja) 半導体オ−ム性電極の形成方法
JPH0246773A (ja) 化合物半導体装置およびその電極形成方法
JPS63234562A (ja) 半導体装置の電極
JP2713697B2 (ja) ｐ型化合物半導体用オーミック電極及びそれを用いたバイポーラトランジスタ、並びにそれらの製造方法
JP3142592B2 (ja) 合金電極形成方法
JPH0888197A (ja) ２−６族化合物半導体用電極
JPH07115185A (ja) 半導体の電極
JPH0645588A (ja) オーミック電極及びその形成方法
JPS6150363A (ja) オ−ミツク電極
JP2599433B2 (ja) オーミック電極の形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030708

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee