JP3022765B2 - 半導体装置及び半導体素子の実装方法 - Google Patents

半導体装置及び半導体素子の実装方法

Info

Publication number
JP3022765B2
JP3022765B2 JP7266796A JP7266796A JP3022765B2 JP 3022765 B2 JP3022765 B2 JP 3022765B2 JP 7266796 A JP7266796 A JP 7266796A JP 7266796 A JP7266796 A JP 7266796A JP 3022765 B2 JP3022765 B2 JP 3022765B2
Authority
JP
Japan
Prior art keywords
semiconductor device
package
layer
metal
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP7266796A
Other languages
English (en)
Other versions
JPH09266343A (ja
Inventor
阿喜宏 矢野
祐司 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP7266796A priority Critical patent/JP3022765B2/ja
Priority to TW086103501A priority patent/TW359043B/zh
Priority to US08/824,408 priority patent/US5965946A/en
Priority to KR1019970012130A priority patent/KR100255540B1/ko
Publication of JPH09266343A publication Critical patent/JPH09266343A/ja
Application granted granted Critical
Publication of JP3022765B2 publication Critical patent/JP3022765B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01044—Ruthenium [Ru]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子がパッ
ケージ上に搭載された半導体装置に関し、特に、高温に
晒されても位置精度が保証された半導体装置に関する。
【０００２】
【従来の技術】セラミックパッケージやプラスチック封
止パッケージ用リードフレームのダイパッドの位置に素
子を取り付けることをダイボンディング（die bonding)
という。このダイボンディングにより、素子とパッケー
ジとの機械的及び電気的接続、並びに素子の発生する熱
の放散を容易にすることができる。一般に、ダイボンデ
ィングに要求される事項は、素子裏面との接合部でオー
ミック接合がとれること、機械的・化学的に安定な接合
が得られることである。
【０００３】また、このダイボンディングの方法、即
ち、半導体素子をパッケージ上に搭載する方法の代表的
なものとしては、樹脂接着法、Ａｕ−Ｓｉ共晶合金法、
半田接着法、Ａｕ−Ａｕ共晶法が挙げられる。
【０００４】ところで、近年、半導体素子の高集積化及
び高密度実装化に伴い、パッケージと半導体素子及び隣
り合う半導体素子間の搭載位置精度としては、μｍオー
ダーが要求されている。
【０００５】また、半導体素子がパッケージ上に搭載さ
れた後、該半導体素子及びパッケージが高温に晒される
ような場合においては、耐熱性のあるダイボンディング
の方法が要求されている。
【０００６】このようなケースとしては、例えば、電界
放出型電子源をＣＲＴ等に用いる場合などが挙げられ
る。
【０００７】ここで、前述のダイボンディングの方法の
内、接合部に関して、高温耐熱性及び位置精度に関する
要求を満たしているのは、Ａｕ−Ａｕ共晶法のみであ
る。したがって、以下では、Ａｕ−Ａｕ共晶法について
のみ説明する。
【０００８】Ａｕ−Ａｕ共晶法とは、半導体素子のＳｉ
基板裏面に形成されたＡｕと、パッケージ上に形成され
た金とを加重をかけながらこすり合わせ（スクラブ
し）、Ａｕ−Ａｕ共晶を形成して、半導体素子とパッケ
ージとを接合する方法である。また、スクラブの方法と
しては、超音波をかけて該超音波の振幅によりこすり合
わせる方法（超音波スクラブ）と、機械的に加重をかけ
ながら振幅させる方法（加圧スクラブ）との二通りがあ
る。
【０００９】いずれにしても、接着剤となるＡｕの融点
が１０６４．４３℃と高いため、一旦接合してしまえ
ば、高温下に晒されても接合面において位置ずれを生じ
る問題は無い。また、超音波スクラブの際の超音波の振
幅は、±１μｍ程度であり、接合時の位置ずれがほとん
どない。
【００１０】従来、Ａｕ−Ａｕ共晶法で接合する場合、
半導体素子は、半導体素子のＳｉ基板のパッケージに搭
載する面上に金属層と、該金属層上にＡｕ−Ａｕ共晶の
ためのＡｕ層を有していた。また、金属層とは、Ａｕと
Ｓｉ間の拡散を防止するためのバリアメタルであり、通
常、Ｔｉなどによって形成されるのが普通である。
【００１１】尚、Ａｕ−Ａｕ共晶法以外の前述したダイ
ボンディングの方法のいずれかを用いて、半導体素子を
パッケージに搭載するものの例としては、特開平６−１
７７１３５号（以下、引用例１）、特開平７−２６３７
８８号（以下、引用例２）に開示されているものが挙げ
られる。
【００１２】引用例１は、パッケージ（サブマウント）
上に半導体レーザを搭載する場合の方法を開示している
ものである。また、半導体レーザとパッケージとは、最
終的にＡｕ−Ｓｎ半田を用いて接合されている。
【００１３】更に、引用例１において、バリア金属とし
ては、Ｗ、Ｍｏ、Ｃｒ、及びＲｕが挙げられている。ま
た、バリア金属を設けてある理由は、半田層の溶融温度
が上昇してしまうのを防ぐためであるとされている。即
ち、引用例１においては、基板からシリコンがＡｕ−Ｓ
ｎ共晶半田へ流れ込むと、半田層の溶融温度が上昇して
しまうため、バリア金属を設けることにより、シリコン
のＡｕ−Ｓｎ共晶半田への流れ込みを防止し、半田層の
溶融温度の上昇を防いでいるのである。
【００１４】以上のことから明らかなように、引用例１
は、パッケージ上に半導体素子を搭載して半導体装置を
形成した後、該半導体装置が例えば４００℃以上の高温
に晒されるような状況における位置精度を考慮されてい
ないと言える。
【００１５】何故なら、半田の溶融温度は、通常４００
℃以下であるからである。その上、引用例１において
は、バリア金属が半田層の溶融温度の上昇を防ぐために
設けられているからである。
【００１６】従って、引用例１の半導体装置は、半導体
素子がパッケージ上へ搭載されて半導体装置が形成され
た後、該半導体装置が例えば４００℃以上の高温に晒さ
れるような状況において、接合部が再溶融することにな
り、当然ながら接合部において位置ずれが生じることに
なる。
【００１７】引用例２は、パッケージ（ヒートシンク）
上に半導体レーザを搭載する場合の方法を開示している
ものである。また、半導体レーザとパッケージとは、最
終的に低融点半田材を用いて接合されている。
【００１８】更に、バリア金属としては、Ｎｉ、Ｗ、及
びＭｏが挙げられている。また、バリア金属を設けてあ
る理由は、ヒートシンクのＣｕが半導体レーザ素子内部
に拡散するのを防ぐためであるとしている。Ｃｕがレー
ザ素子内部に拡散すると、レーザ出力の劣化を招いてし
まうことになるからである。即ち、バリア金属を設ける
理由は、接合部の耐熱性と何等関係がないと言える。
【００１９】以上のことから明らかなように、引用例２
の半導体装置は、パッケージ上に半導体素子を搭載して
半導体装置を形成した後、該半導体装置が例えば４００
℃以上の高温に晒されるような状況における位置精度を
考慮されていないと言える。
【００２０】何故なら、引用例２において用いられてい
る低融点半田の融点は２００℃程度であるからである。
また、バリア金属は、接合部の耐圧性を考慮するもので
はないからである。
【００２１】従って、引用例２の半導体装置は、半導体
素子がパッケージ上へ搭載されて半導体装置が形成され
た後、該半導体装置が例えば４００℃以上の高温に晒さ
れるような状況において、接合部が再溶融することにな
り当然ながら接合部において位置ずれが生じることにな
る。
【００２２】上述したように引用例１及び２に記載の半
導体装置におけるパッケージと半導体素子との接合部
は、高温に弱い。それに対して、Ａｕ−Ａｕ共晶法によ
り接合された場合のパッケージと半導体素子とを接合部
は、前述の通り、高温に強い。即ち、Ａｕ−Ａｕ共晶法
は、耐熱性が良いため、高温下においても接合部に関し
て位置精度が高いと言える。
【００２３】
【発明が解決しようとする課題】しかしながら、従来、
Ａｕ−Ａｕ共晶法は、半導体素子をパッケージに搭載し
た後、高温に晒されるような状況において、上述の接合
面における位置精度とは別の問題を生じることが判明し
た。
【００２４】即ち、このような半導体素子を、パッケー
ジに搭載した後、３７０℃以上の高温下に晒してしてし
まうと、半導体素子のＳｉとＡｕとが拡散反応を起こ
す。これは、従来のバリアメタルでは、高温時にＡｕと
Ｓｉとの拡散を防止することができないためである。例
えば、Ｔｉからなるバリアメタルは、３７０℃以上の温
度下においては、ＳｉとＡｕとの拡散を防止することが
できないことが判った。
【００２５】また、ＡｕとＳｉが相互に拡散されると、
Ａｕ−Ｓｉ共晶合金が形成されることと同じ効果を奏す
る。
【００２６】Ａｕ−Ｓｉ共晶合金の融点は、３７０℃と
共晶合金の中では、比較的低い。従って、３７０℃以上
の高温下において、ＡｕとＳｉとが相互に拡散するとい
うことは、Ａｕ−Ｓｉ共晶合金が溶融している状態にあ
ることになる。言い換えると、Ａｕ−Ａｕ共晶による接
合部は高温に強いものの、従来構造のバリアメタル付近
は高温に弱いということができる。即ち、半導体素子を
パッケージにＡｕ−Ａｕ共晶法により搭載した後、高温
に晒されるような状況において、従来構造のバリアメタ
ルを有していると、バリアメタル付近において位置精度
の問題が生じていた。
【００２７】ここで、電界放出型電子源をパッケージに
搭載する際にＡｕ−Ａｕ共晶法を適用する場合を考察し
て見る。
【００２８】電界放出型電子源をＣＲＴに用いるような
場合、半導体素子である電界放出型電子源をパッケージ
上に搭載した後、ＣＲＴとして全体をガラス封着するた
めに半導体素子及びパッケージは４００〜５００℃前後
の熱にさらされる。また、その後ガラス容器内の真空引
きをする際（排気工程）において、半導体素子及びパッ
ケージは、４００〜５５０℃程度の高温下にさらされる
ことになる。半導体素子とパッケージとが高温に晒され
るということは、半導体素子とパッケージとの接合部が
高温に晒されるということを意味している。
【００２９】即ち、Ａｕ−Ａｕ共晶法によって接合され
ていても、Ｔｉなどのバリアメタル付近においてパッケ
ージ上において半導体素子の位置ずれが生じることにな
る。このことは、例えば、電界放出型電子源をＣＲＴに
用いるような場合において、色むら、或いは、所謂、ミ
スコンバージェンスによる色ズレが生じるという問題を
引き起こすこととなる。
【００３０】また、他の半導体素子においても、位置ず
れが激しいとボンディングパッドとパッケージのボンデ
ィング部との距離が離れてしまうことになり、ボンディ
ングし難くなるという問題を引き起こすこととなる。
【００３１】本発明の目的は、接合面の耐熱性が良く位
置精度の高いＡｕ−Ａｕ共晶法により、半導体素子がパ
ッケージに搭載されて半導体装置が形成された後、高温
に晒されてもバリアメタル付近での位置ずれが生じない
半導体装置を提供することにある。
【００３２】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、以下に示す構造を有する半導体装置
及び半導体素子の実装方法を提供する。
【００３３】即ち、本発明によれば、パッケージに搭載
されるべき面を備えたＳｉ基板と、前記Ｓｉ基板の前記
パッケージに搭載される面上に形成された第１の金属層
と、前記第１の金属層上に形成された第２の金属層とを
備えた半導体素子において、前記第２の金属層は、Ａｕ
からなり、前記第１の金属層は、６００℃以上の高温に
おいてＡｕとＳｉ間の拡散を防止できるバリアメタルで
あることを特徴とする半導体素子が得られる。
【００３４】ここで、前記第１の金属層は、例えば、Ｍ
ｏ，Ｗ，及びＣｒからなる群から選ばれた金属であり、
重量で９９．９％以上含有されていることが望ましい。
【００３５】また、本発明によれば、少なくとも一つ以
上の前記半導体素子をパッケージ上に形成された金属被
覆層を介して搭載されてなる半導体装置が得られる。
【００３６】ここで、前記パッケージは、例えば、セラ
ミック、コバール、及び鉄−ニッケル合金のいずれか一
つを主体とするものである。
【００３７】また、金属被覆層は、例えば、Ｎｉまたは
Ｃｒがパッケージ上にメッキされてなるものである。
【００３８】また、前記半導体素子としては、例えば、
電界放出型電子源が挙げられる。
【００３９】更に、本発明によれば、前記半導体素子と
して電界放出型電子源を用いた半導体装置を備えた電界
放出型電子銃及び該電界放出型電子銃を備えた陰極線管
が得られる。
【００４０】また、本発明によれば、前記半導体装置を
提供するために、パッケージと、該パッケージに搭載す
る少なくとも一つ以上の半導体素子を用意する第１のス
テップと、前記半導体素子の前記パッケージにマウント
する面上に、６００℃以上の高温において半導体とＡｕ
との拡散を防ぐことができる金属からなる第１の金属層
を形成する第２のステップと、前記第１の金属層上に、
Ａｕからなる第１のＡｕ層を形成する第３のステップ
と、前記パッケージ上に、Ｎｉ又はＣｒをメッキしてＮ
ｉ層又はＣｒ層を形成する第４のステップと、該Ｎｉ層
上又は該Ｃｒ層上に、Ａｕをメッキして第２のＡｕ層を
形成する第５のステップと、前記第１のＡｕ層と前記第
２のＡｕ層とを重ね合わせてスクラブし、Ａｕ−Ａｕ共
晶を形成して、前記パッケージと前記半導体素子とを接
合する第６のステップとを備えたことを特徴とする半導
体素子の実装方法が得られる。
【００４１】ここで、前記第２のステップにおいて、前
記半導体素子の前記パッケージにマウントする面上に前
記第１の金属層を形成する方法は、蒸着またはスパッタ
による。
【００４２】また、前記第６のステップにおいて、前記
第１のＡｕ層と前記第２のＡｕ層とを重ね合わせてスク
ラブする方法は、例えば、加圧スクラブまたは超音波ス
クラブによる。
【００４３】更に、本発明によれば、前記半導体素子の
実装方法を用いて、半導体素子を実装することにより、
位置ずれが１０μｍ以下である半導体装置が得られる。
【００４４】
【発明の実施の形態】以下に、電子放出源として電界放
出型電子源を用いた陰極線管（以下、ＣＲＴ）を例にと
り、本発明の実施の形態を説明する。
【００４５】本実施の形態に係る半導体装置は、電界放
出型陰極とゲート電極などを備えた電界放出型電子源と
して動作する半導体素子を、パッケージに搭載した構成
を備えている。
【００４６】本実施の形態に係る半導体装置を説明する
にあたって、電界放出型電子源の特徴等とＣＲＴの製造
工程などについて説明する。
【００４７】電界放出型電子源は、微小冷陰極及びそれ
に対応するゲート電極が多数個マトリックス状に配設さ
れた半導体素子であり、ここでは、このような電界放出
型電子源を用いてＣＲＴの電子銃を構成するものとす
る。電界放出型電子源のように冷陰極を用いた場合、従
来のＣＲＴに用いられている電子源のように熱陰極を用
いた場合に比べて、次に挙げるような様々な利点を有し
ている。まず、微小冷陰極の集積度を上げることにより
陰極電流密度を熱陰極に比較して大きくできると共に、
電界放出型電子源自身、半導体プロセスの微細加工技術
を用いることにより、（微小冷陰極とゲート電極の高密
度化及び、陰極−ゲート電極間距離を短くできるの
で、）低い駆動電圧により大電流を制御できるという利
点がある。更に、電界放出型電子源は、半導体製造技術
を利用して製造でき高精度かつ多量生産に適しており、
且つ、加熱が不要であるため瞬時起動できる。更に、放
出電子速度分布の広がりが小さいという特性も備えてい
る。
【００４８】また、このような特徴を有する電界放出型
電子源を用いてＣＲＴの電子銃を構成する場合、Ｒ、
Ｇ、Ｂに夫々対応する電界放出型電子源を一つのパッケ
ージ上に搭載することになる。ここで、Ｒ、Ｇ、Ｂに対
応する電界放出型電子源が所定の位置から変位している
と色むら等の問題が生じる。例えば、Ｒに対応する電界
放出型電子源が所定の位置から変位している場合、本来
光らせるべきＲに対応する画素だけでなく、近傍の画素
をも光らせてしまう。或いは、Ｒ、Ｇ、Ｂ三本の電子ビ
ームを色選別電極であるシャドウマスク面上で空間的に
重ね合わせるコンバージェンスの誤差による色ズレが生
じることになる。従って、電界放出型電子源を用いたＣ
ＲＴにおいても、Ｒ、Ｇ、Ｂに対応した電界放出型電子
源のパッケージ上における搭載位置は高い位置精度が要
求される。
【００４９】更に、ＣＲＴを構成する場合、各電界放出
型電子源のパッケージに対する実装は次のようにして行
われる。まず、Ｒ、Ｇ、Ｂに対応する電界放出型電子源
を夫々パッケージ上にマウントする。次に、各電界放出
型電子源を構成する半導体素子の夫々のゲート電極をパ
ッケージのパッドに配線する、所謂、ワイヤーボンディ
ングを行う。続いて、これら半導体素子が搭載されたパ
ッケージを備えた電子銃の組み込みを行う。以後、ファ
ネルと呼ばれるガラス管のネック部に、電子銃を封入し
（封入工程）、ファネル内を真空にする（排気工程）こ
とによってＣＲＴを製造する。
【００５０】ここで、電界放出型電子源のパッケージ上
への搭載に関して、位置精度の観点から３つのポイント
がある。まず、Ｒ、Ｇ、Ｂに対応する各電界放出型電子
源をパッケージ上にマウントする工程において、当然な
がら、搭載当初の位置精度が高いことが望ましい。次
に、前述の封入工程においては、４００〜５００℃前
後、前述の排気工程においては、４００〜５５０℃前後
の高温に晒されるため、搭載後においても耐熱性に優れ
たボンディング方法により個々の電界放出型電子源をパ
ッケージ上へ搭載する必要がある。
【００５１】次に、以上述べてきたことを踏まえた上
で、本発明の実施の形態にかかる半導体装置について、
図面を用いて説明する。
【００５２】本発明の実施の形態においては、Ａｕ−Ａ
ｕ共晶法によりＲ、Ｇ、Ｂに対応する各電界放出型電子
源を形成する半導体素子をパッケージ上に搭載する。Ａ
ｕ−Ａｕ共晶法が、前述の通り、接合部に関して、最も
耐熱性に優れており、位置精度が高いためである。
【００５３】また、Ｒ、Ｇ、Ｂに対応する各電界放出型
電子源１は、図１に示されるように、パッケージに搭載
されるべき面上に、６００℃以上の高温においてもＡｕ
とＳｉの相互拡散を防ぐことができる金属からなる第１
の金属層２を有しており、また、この第１の金属層２上
に、Ａｕ−Ａｕ共晶法による接合のためのＡｕからなる
第２の金属層（後述するパッケージ側のＡｕ層と区別す
るために第１のＡｕ層とも呼ぶ）３を有している。
【００５４】ここで、第１の金属層２は、例えば、Ｍ
ｏ、Ｗ、及びＣｒのいずれか一つからなるバリアメタル
である。このバリアメタルは重量で９９．９％以上、好
ましくは、９９．９９％以上の純度を有している。
【００５５】一方、パッケージ４は、図２に示されるよ
うに、各電界放出型電子源１が搭載されるべき面上に、
Ｎｉからなる金属被覆層（Ｎｉ層）５を有しており、該
金属被覆層５上にＡｕ−Ａｕ共晶のためのＡｕ層（前述
の第１のＡｕ層と区別するために第２のＡｕ層と呼ぶ）
６を有している。
【００５６】ここで、金属被覆層５は、ＣｒからなるＣ
ｒ層でも良い。
【００５７】次に、図３及び図４を参照して、Ｒ、Ｇ、
Ｂに対応する３つの各電界放出型電子源１がパッケージ
４上に搭載されてなる本発明に係る半導体装置を説明す
る。
【００５８】即ち、各電界放出型電子源１は、Ｓｉ基板
と、Ｓｉ基板上に形成された第１の金属層２と、該第１
の金属層２上に形成されたＡｕ層（Ａｕ−Ａｕ共晶形成
後のＡｕ層）３及び６とを備えており、Ａｕ層３及び６
を介して、パッケージ４上の金属被覆層５と接合されて
いる。ここで、金属被覆層５は、Ａｕ層３及び６とパッ
ケージとの密着性を高めるためのものであり、且つ、Ａ
ｕがパッケージ４に拡散するのを防ぐ機能を有してい
る。
【００５９】また、このような半導体装置を製造する方
法、即ち電界放出型電子源１をパッケージ４上に搭載す
る方法は、次のようなステップからなる。
【００６０】まず、第１のステップとしては、パッケー
ジ４と、該パッケージ４に搭載するＲ、Ｇ、Ｂに対応す
る３つの各電界放出型電子源１を用意する。ここで、パ
ッケージ４は、例えば、セラミック、コバール、及び鉄
−ニッケル合金のいずれか一つを主体としたものであ
る。
【００６１】次に、第２のステップとして、各電界放出
型電子源１のパッケージ４にマウントする面上に、６０
０℃以上の高温においてＳｉとＡｕとの拡散を防ぐこと
ができる金属からなる第１の金属層２を形成する。ここ
で、６００℃以上の高温においてＳｉとＡｕとの拡散を
防ぐことができる金属としては、前述したように、Ｍ
ｏ、Ｗ、及びＣｒを使用する。また、第１の金属層２を
形成する方法としては、蒸着及びスパッタなどが挙げら
れる。
【００６２】更に、第３のステップとして、各電界放出
型電子源１の第１の金属層２上に、Ａｕからなる第１の
Ａｕ層３を、例えば、蒸着及びスパッタなどにより、形
成する。
【００６３】続いて、第４のステップとして、パッケー
ジ４上に、ＮｉをメッキしてＮｉ層を金属被覆層５とし
て形成する。次に、第５のステップとして、該金属被覆
層５上に、Ａｕをメッキして第２のＡｕ層６を形成す
る。ここで、金属被覆層５は、ＣｒをメッキしてなるＣ
ｒ層でも良い。
【００６４】最後に、第６のステップとして、第１のＡ
ｕ層３と第２のＡｕ層６とを重ね合わせてスクラブし、
Ａｕ−Ａｕ共晶を形成して、Ｒ、Ｇ、Ｂに対応する各電
界放出型電子源１とパッケージ４とを接合する。ここ
で、スクラブの方法としては、超音波スクラブ及び加圧
スクラブなどが挙げられる。
【００６５】超音波スクラブは、数十〜数百グラムの加
重をかけながら超音波により振幅を与えて素子をパッケ
ージにこすり合わせるものであり、その振幅は±１μｍ
程度である。
【００６６】また、加圧スクラブは、数百〜数千グラム
の加重をかけながら機械の動作により、素子をパッケー
ジにこすり合わせるものであり、その振幅は、機械精度
により異なるが、約数十μｍ程度である。
【００６７】このような方法を用いて実装すると、接合
時に位置ずれがほとんど生じない半導体装置が得られ
る。
【００６８】また、このようにして得られた半導体装置
を用いて電界放出型電子銃を構成した場合、本実施の形
態による半導体装置は耐熱性に優れているため、前述し
たようにＣＲＴの製造過程の際、高温に晒されても位置
ずれを生じることがない。
【００６９】これは、本実施の形態のように、Ｍｏ、
Ｗ、Ｃｒなどからなるバリアメタルを有していると、６
００℃以上の高温下においてもＡｕとＳｉとの相互拡散
を防止することができるためである。従って、封入工程
（４００〜５００℃）及び排気工程（４００〜５５０
℃）の高温下に晒されても第１の金属層２がＡｕ層とＳ
ｉとの相互拡散を防止するため、高温下においてＡｕ−
Ｓｉ共晶化して溶け出すことなく、従来構造のような位
置ずれを生じることは無い。
【００７０】これに対して、従来構造のように、Ｔｉか
らなるバリアメタルを備えている場合には、上記した高
温下におけるＡｕとＳｉとの相互拡散を防止することが
できないため、電界放出型電子銃を構成できない。
【００７１】尚、本実施例においては、半導体素子１を
電界放出型電子源１とし、複数の電界放出型電子源１を
パッケージ４に搭載後、ＣＲＴに組み込むケースについ
て説明してきたが、耐熱性が要求され、又は、Ｓｉ中へ
のＡｕの拡散が性能上問題とされるような半導体素子の
全てについて適用可能なのは言うまでもない。
【００７２】
【実施例】実施例として、本発明の構造を有する半導体
装置を作製し、次のような条件の下で、本発明の効果を
確認した。
【００７３】第１の金属層としてＭｏ、Ｗ、Ｃｒのいず
れかの金属からなるバリアメタル層を１０００〜数１０
０００×１０-8ｃｍ形成した。また、第２の金属層（第
１のＡｕ層）として数１０００〜数１００００×１０-8
ｃｍ形成した。その上で、本発明の半導体装置を作製
し、５５０℃において３０分間放置したが、本発明にお
けるバリアメタルが、ＡｕとＳｉとの相互拡散を防ぐた
め、再溶融することがなく、従って、位置ずれも生じな
かった。
【００７４】
【発明の効果】本発明によれば、接合面の接合性、コン
タクト性が良く位置精度の高いＡｕ−Ａｕ共晶法によ
り、半導体素子がパッケージに搭載されて半導体装置が
形成された後、高温に晒されてもバリアメタル付近での
位置ずれが生じない半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態の電界放出型電子源並びに
第１及び第２の金属層を示す断面図である。
【図２】本発明の実施の形態のパッケージ並びに金属被
覆層及び第２のＡｕ層を示す断面図である。
【図３】本発明の実施の形態の半導体装置を示す断面図
である。
【図４】本発明の実施の形態の半導体装置を示す斜視図
である。
【符号の説明】
１ 半導体素子（電界放出型電子源） ２ 第１の金属層 ３ 第２の金属層（第１のＡｕ層） ４ パッケージ ５ 金属被覆層（Ｎｉ層） ６ 第２のＡｕ層
フロントページの続き (56)参考文献 特開 平５−166854（ＪＰ，Ａ) 実開 昭63−55433（ＪＰ，Ｕ)

Claims (23)

    (57)【特許請求の範囲】
  1. 【請求項１】 パッケージに搭載されるべき面を備えた
    Ｓｉ基板と、前記Ｓｉ基板の前記パッケージに搭載され
    る面上に形成された第１の金属層と、前記第１の金属層
    上に形成された第２の金属層とを備えた半導体素子にお
    いて、 前記第２の金属層は、Ａｕからなり、 前記第１の金属層は、６００℃以上の高温においてＡｕ
    とＳｉ間の拡散を防止できるバリアメタルであることを
    特徴とする半導体素子。
  2. 【請求項２】 請求項１に記載の半導体素子において、 前記第１の金属層は、Ｍｏ，Ｗ，及びＣｒからなる群か
    ら選ばれた金属であることを特徴とする半導体素子。
  3. 【請求項３】 請求項２に記載の半導体素子において、 前記選ばれた金属は、重量で９９．９％以上含有されて
    いることを特徴とする半導体素子。
  4. 【請求項４】 請求項３に記載の半導体素子において、 前記選ばれた金属は、重量で９９．９９％以上含有され
    ていることを特徴とする半導体素子。
  5. 【請求項５】 少なくとも一つ以上の半導体素子をパッ
    ケージ上に形成された金属被覆層を介して搭載されてな
    る半導体装置において、 前記半導体素子は、Ｓｉ基板と、前記Ｓｉ基板上に形成
    された第１の金属層と、該第１の金属層上に形成された
    第２の金属層とを備え、 前記半導体素子は、前記第２の金属層を介して、前記パ
    ッケージ上の前記金属被覆層と接合されており、 前記第２の金属層は、Ａｕからなり、 前記第１の金属層は、６００℃以上の高温においてＡｕ
    とＳｉ間の拡散を防止できるバリアメタルであり、 前記金属被覆層は、前記第２の金属層と前記パッケージ
    との密着性を高めるためのものであり、且つ、Ａｕが前
    記パッケージに拡散するのを防ぐためのものであること
    を特徴とする半導体装置。
  6. 【請求項６】 請求項５に記載の半導体装置において、 前記第１の金属層は、Ｍｏ，Ｗ，及びＣｒからなる群か
    ら選ばれた金属であることを特徴とする半導体装置。
  7. 【請求項７】 請求項６に記載の半導体装置において、 前記選ばれた金属は、重量で９９．９％以上含有されて
    いることを特徴とする半導体装置。
  8. 【請求項８】 請求項７に記載の半導体装置において、 前記選ばれた金属は、重量で９９．９９％以上含有され
    ていることを特徴とする半導体装置。
  9. 【請求項９】 請求項５乃至請求項８のいずれかに記載
    の半導体装置において、 前記パッケージは、セラミック、コバール、及び鉄−ニ
    ッケル合金のいずれか一つを主体としていることを特徴
    とする半導体装置。
  10. 【請求項１０】 請求項５乃至請求項９のいずれかに記
    載の半導体装置において、 前記金属被覆層は、Ｎｉ及びＣｒのいずれか一方からな
    ることを特徴とする半導体装置。
  11. 【請求項１１】 請求項５乃至請求項１０のいずれかに
    記載の半導体装置において、 前記半導体素子は、電界放出型電子源であることを特徴
    とする半導体装置。
  12. 【請求項１２】 請求項１１に記載の半導体装置を備え
    たことを特徴とする電界放出型電子銃。
  13. 【請求項１３】 請求項１２に記載の電界放出型電子銃
    を備えたことを特徴とする陰極線管。
  14. 【請求項１４】 少なくとも一つ以上の半導体素子をパ
    ッケージ上に形成された金属被覆層を介して搭載した半
    導体装置において、 前記パッケージと、該パッケージに搭載する少なくとも
    一つ以上の半導体素子を用意する第１のステップと、 前記半導体素子の前記パッケージにマウントする面上
    に、６００℃以上の高温においてＳｉとＡｕとの拡散を
    防ぐことができる金属からなる第１の金属層を形成する
    第２のステップと、 該第１の金属層上にＡｕからなる第１のＡｕ層を形成す
    る第３のステップと、 前記パッケージ上に、ＮｉをメッキしてＮｉ層を形成す
    る第４のステップと、 該Ｎｉ層上に、Ａｕをメッキして第２のＡｕ層を形成す
    る第５のステップと、 前記第１のＡｕ層と前記第２のＡｕ層とを重ね合わせて
    スクラブし、Ａｕ−Ａｕ共晶を形成して、前記パッケー
    ジと前記半導体素子とを接合する第６のステップとを備
    えたことを特徴とする半導体素子の実装方法。
  15. 【請求項１５】 請求項１４に記載の半導体素子の実装
    方法において、 前記第４及び第５のステップは、 前記パッケージ上に、ＣｒをメッキしてＣｒ層を形成す
    る第４のステップと、 該Ｃｒ層上に、Ａｕをメッキして第２のＡｕ層を形成す
    る第５のステップとすることを特徴とする半導体素子の
    実装方法。
  16. 【請求項１６】 請求項１４又は１５のいずれかに記載
    の半導体素子の実装方法において、 前記第２のステップは、 前記半導体素子の前記パッケージにマウントする面上
    に、６００℃以上の高温において半導体とＡｕとの拡散
    を防ぐことができる金属を蒸着させて第１の金属層を形
    成する第４のステップとすることを特徴とする半導体素
    子の実装方法。
  17. 【請求項１７】 請求項１４又は１５のいずれかに記載
    の半導体素子の実装方法において、 前記第２のステップは、 前記半導体素子の前記パッケージにマウントする面上
    に、６００℃以上の高温において半導体とＡｕとの拡散
    を防ぐことができる金属をスパッタして第１の金属層を
    形成する第４のステップとすることを特徴とする半導体
    素子の実装方法。
  18. 【請求項１８】 請求項１６又は請求項１７のいずれか
    に記載の半導体素子の実装方法において、 前記第１の金属層は、Ｍｏ，Ｗ，及びＣｒのいずれか一
    つからなることを特徴とする半導体素子の実装方法。
  19. 【請求項１９】 請求項１４乃至請求項１８のいずれか
    に記載の半導体素子の実装方法において、 前記第６のステップは、 前記第１のＡｕ層と前記第２のＡｕ層とを重ね合わせ
    て、加重をかけながらスクラブすることにより、Ａｕ−
    Ａｕ共晶を形成して、前記パッケージと前記半導体素子
    とを接合する第６のステップとすることを特徴とする半
    導体素子の実装方法。
  20. 【請求項２０】 請求項１４乃至請求項１８のいずれか
    に記載の半導体素子の実装方法において、 前記第６のステップは、 前記第１のＡｕ層と前記第２のＡｕ層とを重ね合わせ
    て、超音波を印加しながらスクラブすることにより、Ａ
    ｕ−Ａｕ共晶を形成して、前記パッケージと前記半導体
    素子とを接合する第６のステップとすることを特徴とす
    る半導体素子の実装方法。
  21. 【請求項２１】 請求項１４乃至請求項２０のいずれか
    に記載の半導体素子の実装方法において、 前記半導体素子の前記パッケージ上における搭載される
    べき所定の位置と、前記半導体素子の前記パッケージ上
    における搭載された実際に位置との位置ずれは、２０μ
    ｍ以下であることを特徴とする半導体素子の実装方法。
  22. 【請求項２２】 請求項２１に記載の半導体装置におい
    て、 前記位置ずれは、１０μｍ以下であることを特徴とする
    半導体素子の実装方法。
  23. 【請求項２３】 請求項２２に記載の半導体装置におい
    て、 前記位置ずれは、５μｍ以下であることを特徴とする半
    導体素子の実装方法。
JP7266796A 1996-03-27 1996-03-27 半導体装置及び半導体素子の実装方法 Expired - Lifetime JP3022765B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP7266796A JP3022765B2 (ja) 1996-03-27 1996-03-27 半導体装置及び半導体素子の実装方法
TW086103501A TW359043B (en) 1996-03-27 1997-03-20 Package having Au layer, semiconductor device having Au layer and method of mounting the semiconductor device
US08/824,408 US5965946A (en) 1996-03-27 1997-03-26 Package having Au layer semiconductor device having Au layer
KR1019970012130A KR100255540B1 (ko) 1996-03-27 1997-03-27 금층을 가진 패키지, 금층을 가진 반도체 소자 및 반도체 소자의 장착 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7266796A JP3022765B2 (ja) 1996-03-27 1996-03-27 半導体装置及び半導体素子の実装方法

Publications (2)

Publication Number Publication Date
JPH09266343A JPH09266343A (ja) 1997-10-07
JP3022765B2 true JP3022765B2 (ja) 2000-03-21

Family

ID=13495954

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7266796A Expired - Lifetime JP3022765B2 (ja) 1996-03-27 1996-03-27 半導体装置及び半導体素子の実装方法

Country Status (4)

Country Link
US (1) US5965946A (ja)
JP (1) JP3022765B2 (ja)
KR (1) KR100255540B1 (ja)
TW (1) TW359043B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104319242B (zh) * 2014-10-27 2017-05-31 中国兵器工业集团第二一四研究所苏州研发中心 厚膜基板无焊料共晶贴装方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4131623B2 (ja) * 2001-09-12 2008-08-13 三洋電機株式会社 電極構造およびその製造方法
DE102004036961B3 (de) * 2004-07-30 2006-04-20 Osram Opto Semiconductors Gmbh Verfahren zum Verbinden eines Halbleiterchips mit einem Substrat
US7816155B2 (en) * 2007-07-06 2010-10-19 Jds Uniphase Corporation Mounted semiconductor device and a method for making the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3551997A (en) * 1967-10-06 1971-01-05 Rca Corp Methods for electroless plating and for brazing
US4068022A (en) * 1974-12-10 1978-01-10 Western Electric Company, Inc. Methods of strengthening bonds
US3982908A (en) * 1975-11-20 1976-09-28 Rca Corporation Nickel-gold-cobalt contact for silicon devices
JPS586143A (ja) * 1981-07-02 1983-01-13 Matsushita Electronics Corp 半導体装置
US4772935A (en) * 1984-12-19 1988-09-20 Fairchild Semiconductor Corporation Die bonding process
US4835593A (en) * 1986-05-07 1989-05-30 International Business Machines Corporation Multilayer thin film metallurgy for pin brazing
JPH0612313B2 (ja) * 1986-08-26 1994-02-16 トヨタ自動車株式会社 四輪駆動車用シヤシダイナモ
US4757934A (en) * 1987-02-06 1988-07-19 Motorola, Inc. Low stress heat sinking for semiconductors
US4935805A (en) * 1988-05-16 1990-06-19 Eaton Corporation T-type undercut electrical contact on a semiconductor substrate
US5047832A (en) * 1989-03-10 1991-09-10 Sumitomo Electric Industries, Ltd. Electrode structure for III-V compound semiconductor element and method of manufacturing the same
JPH0387067A (ja) * 1989-06-16 1991-04-11 Sumitomo Electric Ind Ltd ３―５族化合物半導体素子の電極構造及びその形成方法
JP2760107B2 (ja) * 1989-12-07 1998-05-28 住友電気工業株式会社 セラミックス基板の表面構造およびその製造方法
JPH05166854A (ja) * 1991-12-12 1993-07-02 Toshiba Corp 半導体装置
US5234153A (en) * 1992-08-28 1993-08-10 At&T Bell Laboratories Permanent metallic bonding method
WO1994014190A1 (en) * 1992-12-10 1994-06-23 Kabushiki Kaisha Toyota Chuo Kenkyusho Surface structure for soldering and non-flux soldering method using the same
JPH07263788A (ja) * 1994-03-18 1995-10-13 Shimadzu Corp 半導体レーザ装置
US5559817A (en) * 1994-11-23 1996-09-24 Lucent Technologies Inc. Complaint layer metallization

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104319242B (zh) * 2014-10-27 2017-05-31 中国兵器工业集团第二一四研究所苏州研发中心 厚膜基板无焊料共晶贴装方法

Also Published As

Publication number Publication date
JPH09266343A (ja) 1997-10-07
KR100255540B1 (ko) 2000-05-01
US5965946A (en) 1999-10-12
KR970067960A (ko) 1997-10-13
TW359043B (en) 1999-05-21

Similar Documents

Publication Publication Date Title
JP2984068B2 (ja) 半導体装置の製造方法
JP3271475B2 (ja) 電気素子の接合材料および接合方法
JPH08264697A (ja) 半導体リードフレーム構造およびその製造方法
JP2000031204A (ja) 半導体パッケージの製造方法
JPS61204953A (ja) ハ−メチツクシ−ルカバ−及びその製造方法
JPH08191114A (ja) 樹脂封止型半導体装置およびその製造方法
KR930006850B1 (ko) 반도체장치의 제조방법
US5105258A (en) Metal system for semiconductor die attach
JP3022765B2 (ja) 半導体装置及び半導体素子の実装方法
JP2000357699A (ja) 半導体装置
JP3804747B2 (ja) 半導体装置の製造方法
JP3261912B2 (ja) バンプ付き半導体装置およびその製造方法
JP3278533B2 (ja) 樹脂封止型半導体装置の製造方法
US3553828A (en) Lead assembly structure for semiconductor devices
JP2003068975A (ja) 半導体装置およびその製造方法
JP3284055B2 (ja) 半導体素子、半導体装置、および半導体装置の検査方法
JPH04103149A (ja) パッケージ封止方法および半導体装置
JPH05218454A (ja) 半導体装置
JP3826989B2 (ja) 半導体装置およびその製造方法
JPH08307192A (ja) 表面弾性波デバイス
JPH07201731A (ja) 半導体装置の製造方法
JP4668608B2 (ja) 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
JP2001308138A (ja) 半導体装置及びその製造方法
JP2001068575A (ja) 半導体装置用のシールリングとそれを用いた半導体装置の製造方法
JPS6378430A (ja) 半導体陰極の接点形成方法および半導体陰極が設けられた電子管の製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19981021