JPH05218454A - 半導体装置 - Google Patents
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- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Abstract
(57)【要約】
【目的】プレーナ構造の半導体装置において、外装ケー
ス引出し電極とチップ主表面側電極メタル間のソルダー
流れによるガードリング表面のクラック発生を防止でき
る構造を提供する。 【構成】チップ主表面電極メタル６上に、ガードリング
３を覆うような２次パッシベーションを行い、外装ケー
ス引出電極１２との接合領域を開孔し、ここにソルダー
ダム１５を形成し、ソルダー１０のチップ外周への不均
一な流れを防止した構造とする。 【効果】ソルダー流れによるチップ表面のクラック発生
を防止でき、製品の熱ストレス等に対する信頼性の向上
が可能となる。
ス引出し電極とチップ主表面側電極メタル間のソルダー
流れによるガードリング表面のクラック発生を防止でき
る構造を提供する。 【構成】チップ主表面電極メタル６上に、ガードリング
３を覆うような２次パッシベーションを行い、外装ケー
ス引出電極１２との接合領域を開孔し、ここにソルダー
ダム１５を形成し、ソルダー１０のチップ外周への不均
一な流れを防止した構造とする。 【効果】ソルダー流れによるチップ表面のクラック発生
を防止でき、製品の熱ストレス等に対する信頼性の向上
が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は小・中電力用の半導体装
置に関し、特にチップサイズの大きい（□３ｍｍ以上）
プレーナ型定電圧ダイオードチップと外装ケース（ＪＥ
ＤＥＣ，Ｄ０−８，Ｄ０−８系）上部電極との接続方法
に関するものである。
置に関し、特にチップサイズの大きい（□３ｍｍ以上）
プレーナ型定電圧ダイオードチップと外装ケース（ＪＥ
ＤＥＣ，Ｄ０−８，Ｄ０−８系）上部電極との接続方法
に関するものである。
【０００２】
【従来の技術】従来、この種の電力用半導体装置のチッ
プ主表面電極構造は、ｎ形（又はＰ形）のＳｉ基板主表
面にＰ形（又はｎ形）の不純物を熱拡散等で注入し、ガ
ードリング（以降Ｇ・Ｒと記す）接合及び主接合（以降
Ｍ・Ｊと記す）形成後真空蒸着又はスパッタ等で密着用
メタル（Ｔｉ，Ｍｏ，Ｃｒ等），配線用メタル（Ａｇ，
Ｎｉ等）をＧ・Ｒ外周又はＧ・Ｒ外側のフィールド酸化
膜（ＳｉＯ2 等）迄（オーバレイ）形成する構造を有し
ていた。
プ主表面電極構造は、ｎ形（又はＰ形）のＳｉ基板主表
面にＰ形（又はｎ形）の不純物を熱拡散等で注入し、ガ
ードリング（以降Ｇ・Ｒと記す）接合及び主接合（以降
Ｍ・Ｊと記す）形成後真空蒸着又はスパッタ等で密着用
メタル（Ｔｉ，Ｍｏ，Ｃｒ等），配線用メタル（Ａｇ，
Ｎｉ等）をＧ・Ｒ外周又はＧ・Ｒ外側のフィールド酸化
膜（ＳｉＯ2 等）迄（オーバレイ）形成する構造を有し
ていた。
【０００３】次に、外装ケースへの接続はＮｉメッキの
Ｃｕベンド線又はＡｇリード線を用い、Ｐｂ−Ｓｎ系等
のソフトソルダーで還元性のベルト炉により３００〜３
７０℃のリフローはんだ付けを行っていた。
Ｃｕベンド線又はＡｇリード線を用い、Ｐｂ−Ｓｎ系等
のソフトソルダーで還元性のベルト炉により３００〜３
７０℃のリフローはんだ付けを行っていた。
【０００４】尚、ここで、ソフトソルダー（主にＰｂ−
Ｓｎ系）によるはんだリフローを用いているのは、チッ
プのダイボンディングと上部電極リードのボンディング
をカーボン治具等を用い同時に行ない、しかもダイボン
ディングによるチップの応力破壊を避けるためである。
Ｓｎ系）によるはんだリフローを用いているのは、チッ
プのダイボンディングと上部電極リードのボンディング
をカーボン治具等を用い同時に行ない、しかもダイボン
ディングによるチップの応力破壊を避けるためである。
【０００５】図４は従来の半導体装置の断面図である。
図４により更に詳しく説明する。図４においてｎ型Ｓｉ
基板１にフィールド酸化膜（ＳｉＯ2 ）２を形成し、こ
れにフォトリソグラフィ（以降Ｐ・Ｒと記す）により部
分開孔後、ホウ素（Ｂ）等のＰ型不純物を熱拡散し、Ｇ
・Ｒ（Ｐ層）３，Ｍ・Ｊ（Ｐ+ 層）４を各々形成する。
図４により更に詳しく説明する。図４においてｎ型Ｓｉ
基板１にフィールド酸化膜（ＳｉＯ2 ）２を形成し、こ
れにフォトリソグラフィ（以降Ｐ・Ｒと記す）により部
分開孔後、ホウ素（Ｂ）等のＰ型不純物を熱拡散し、Ｇ
・Ｒ（Ｐ層）３，Ｍ・Ｊ（Ｐ+ 層）４を各々形成する。
【０００６】更に、電極メタルとして真空蒸着又はスパ
ッタ等の薄膜形成法でＳｉＯ2 と密着性の強いチタン
（Ｔｉ）を密着用メタル５として、また外装ケースへの
引出し電極であるＣｕベンド線又はＡｇリード線とはん
だ付け性のよい銀（Ａｇ）を配線用メタル６として形成
する。
ッタ等の薄膜形成法でＳｉＯ2 と密着性の強いチタン
（Ｔｉ）を密着用メタル５として、また外装ケースへの
引出し電極であるＣｕベンド線又はＡｇリード線とはん
だ付け性のよい銀（Ａｇ）を配線用メタル６として形成
する。
【０００７】ここで、Ｇ・Ｒ接合３の電極界面７とＧ・
Ｒ表面の薄い酸化膜８は密着用メタル５と強い密着性が
ある。
Ｒ表面の薄い酸化膜８は密着用メタル５と強い密着性が
ある。
【０００８】次に、素子組立において、このチップをス
タッド型外装ケースのテラス等ダイボンディング面９
に、ソフトソルダー（主にＰｂ−Ｓｎ系）１０で、チッ
プ裏面電極メタル１１をマウントすると同時に、上部電
極Ａｇリード１２をソルダー１０でチップ主表面の電極
メタル６還元性のベルト炉を用い、所定温度（３００〜
３５０℃），時間でボンディングする。
タッド型外装ケースのテラス等ダイボンディング面９
に、ソフトソルダー（主にＰｂ−Ｓｎ系）１０で、チッ
プ裏面電極メタル１１をマウントすると同時に、上部電
極Ａｇリード１２をソルダー１０でチップ主表面の電極
メタル６還元性のベルト炉を用い、所定温度（３００〜
３５０℃），時間でボンディングする。
【０００９】従来のこの構造では上部電極１２のボンデ
ィング時ソルダー１０がチップ外周部のＧ・Ｒ表面酸化
膜８を完全に覆い、配線メタル６の最外周迄不均一に拡
がるため、ソルダー１０とＧ・Ｒ表面の薄い酸化膜８の
熱膨張収縮差による内部応力が大きく、図３に示すよう
に、この薄いＧ・Ｒ表面の酸化膜８又はＧ・Ｒ接合３の
電極界面７に応力によるクラック１３が生じやすい。
ィング時ソルダー１０がチップ外周部のＧ・Ｒ表面酸化
膜８を完全に覆い、配線メタル６の最外周迄不均一に拡
がるため、ソルダー１０とＧ・Ｒ表面の薄い酸化膜８の
熱膨張収縮差による内部応力が大きく、図３に示すよう
に、この薄いＧ・Ｒ表面の酸化膜８又はＧ・Ｒ接合３の
電極界面７に応力によるクラック１３が生じやすい。
【００１０】
【発明が解決しようとする課題】上述した従来の構造で
は、チップ主表面の電極メタルが応力荷重に最も弱いＧ
・Ｒ接合部表面及びＧ・Ｒ表面の薄い酸化膜を完全に覆
っているので、外装ケース上部電極とチップ主表面電極
メタルのデスクはんだのリフロー時ソルダーが、この応
力荷重に弱い部位迄不均一に拡がるため、ソルダーとチ
ップ主表面酸化膜（ＳｉＯ2 ）の熱膨張収縮差（Ｐｂ−
Ｓｎ系：β＝２〜３×１０-5，ＳｉＯ2 ：β＝３〜５×
１０-7約１００倍）起因の内部応力が大きく温度サイク
ル等の熱ストレスで、Ｇ・Ｒ表面の薄い酸化膜又はＧ・
Ｒ接合表面にクラックが生じやすく、素子の特性が劣化
すると云う問題点があった。
は、チップ主表面の電極メタルが応力荷重に最も弱いＧ
・Ｒ接合部表面及びＧ・Ｒ表面の薄い酸化膜を完全に覆
っているので、外装ケース上部電極とチップ主表面電極
メタルのデスクはんだのリフロー時ソルダーが、この応
力荷重に弱い部位迄不均一に拡がるため、ソルダーとチ
ップ主表面酸化膜（ＳｉＯ2 ）の熱膨張収縮差（Ｐｂ−
Ｓｎ系：β＝２〜３×１０-5，ＳｉＯ2 ：β＝３〜５×
１０-7約１００倍）起因の内部応力が大きく温度サイク
ル等の熱ストレスで、Ｇ・Ｒ表面の薄い酸化膜又はＧ・
Ｒ接合表面にクラックが生じやすく、素子の特性が劣化
すると云う問題点があった。
【００１１】本発明の目的は、ソルダー流れによるチッ
プ表面のクラック発生を防止でき、製品の熱ストレス等
に対する信頼性の向上を達成できる半導体装置を提供す
ることにある。
プ表面のクラック発生を防止でき、製品の熱ストレス等
に対する信頼性の向上を達成できる半導体装置を提供す
ることにある。
【００１２】
【課題を解決するための手段】上述した従来の構造に対
し、本発明は、チップ主表面の電極メタル上にガラス被
膜，ＣＶＤ酸化膜又はポリイミド膜等の２次パシベーシ
ョン膜を形成し、Ｇ・Ｒ接合表面又はＧ・Ｒ表面の薄い
酸化膜へのソルダー流れを押さえるためのソルダーダム
を設け、ソルダーの不均一な拡がりを防止する構造を有
している。
し、本発明は、チップ主表面の電極メタル上にガラス被
膜，ＣＶＤ酸化膜又はポリイミド膜等の２次パシベーシ
ョン膜を形成し、Ｇ・Ｒ接合表面又はＧ・Ｒ表面の薄い
酸化膜へのソルダー流れを押さえるためのソルダーダム
を設け、ソルダーの不均一な拡がりを防止する構造を有
している。
【００１３】あるいは、チップ主表面側の電極メタルを
主接合外周から３０μｍ以内のＧ・Ｒ表面の酸化膜内部
に制限することで、ソルダーの拡がりをこの部位迄に制
限しＧ・Ｒ接合表面及びＧ・Ｒ表面の酸化膜への熱応力
荷重を出来るだけ小さくする構造を備えていることであ
る。
主接合外周から３０μｍ以内のＧ・Ｒ表面の酸化膜内部
に制限することで、ソルダーの拡がりをこの部位迄に制
限しＧ・Ｒ接合表面及びＧ・Ｒ表面の酸化膜への熱応力
荷重を出来るだけ小さくする構造を備えていることであ
る。
【００１４】
【実施例】次に本発明について、図面を参照して説明す
る。図１は本発明の一実施例の半導体装置の断面図であ
る。
る。図１は本発明の一実施例の半導体装置の断面図であ
る。
【００１５】図１に示す本発明の第１の実施例では、チ
ップ主表面配線用メタル６形成迄は、図４に示した従来
構造と同じである。
ップ主表面配線用メタル６形成迄は、図４に示した従来
構造と同じである。
【００１６】配線用メタル６形成後にスピンナー塗布等
によるガラス被膜（Ｓｐｉｎ−ｏｎ−Ｇｌａｓｓ）又
は、ポリイミド膜を２次パシベーション膜１４として更
にＰ・Ｒにより、上部電極接続領域を開孔し、高さ１〜
１００μｍ程度のソルダーダム１５を形成することで、
ソルダー流れをこのソルダーダム１５で押さえる構造と
なっているため、Ｇ・Ｒ接合部３の電極界面７及びＧ・
Ｒ表面の薄い酸化膜８には、ソルダー流れによる内部応
力は、発生せずクラック１３は生じない構造である。
によるガラス被膜（Ｓｐｉｎ−ｏｎ−Ｇｌａｓｓ）又
は、ポリイミド膜を２次パシベーション膜１４として更
にＰ・Ｒにより、上部電極接続領域を開孔し、高さ１〜
１００μｍ程度のソルダーダム１５を形成することで、
ソルダー流れをこのソルダーダム１５で押さえる構造と
なっているため、Ｇ・Ｒ接合部３の電極界面７及びＧ・
Ｒ表面の薄い酸化膜８には、ソルダー流れによる内部応
力は、発生せずクラック１３は生じない構造である。
【００１７】図２は、本発明の他の実施例による半導体
装置の断面図である。尚各部分の名称は図１と同じであ
る。図２によると、本発明の第２の実施例では、チップ
主表面の電極メタル形成において、密着用メタル（Ｔ
ｉ）５，配線用メタル（Ａｇ）６をＭ・Ｊ外周から３０
μｍ以内のＧ・Ｒ表面の薄い酸化膜７中間部迄に制限す
ることで、素子組立におけるソルダー流れ１０を、この
Ｇ・Ｒ表面の薄い酸化膜７内部に制限することで、この
部位の内部応力を小さくし、図３に示すクラック１３の
発生を防止する構造であり、しかも製造上も電極メタル
のＰ・Ｒマスクの寸法を変更するだけで済み、簡略な構
造である。
装置の断面図である。尚各部分の名称は図１と同じであ
る。図２によると、本発明の第２の実施例では、チップ
主表面の電極メタル形成において、密着用メタル（Ｔ
ｉ）５，配線用メタル（Ａｇ）６をＭ・Ｊ外周から３０
μｍ以内のＧ・Ｒ表面の薄い酸化膜７中間部迄に制限す
ることで、素子組立におけるソルダー流れ１０を、この
Ｇ・Ｒ表面の薄い酸化膜７内部に制限することで、この
部位の内部応力を小さくし、図３に示すクラック１３の
発生を防止する構造であり、しかも製造上も電極メタル
のＰ・Ｒマスクの寸法を変更するだけで済み、簡略な構
造である。
【００１８】
【発明の効果】以上説明したように本発明は、電力用半
導体装置のチップ主表面電極メタルと外装ケース引出し
電極の接続において、チップ主表面のＧ・Ｒ上部の電極
メタルを覆うようにチップ外周部にガラス被膜，ポリイ
ミド膜等のパシベーション膜で、ソルダーダムを形成す
ること、あるいは、チップ主表面の電極メタルを主接合
外周から３０μｍ以内Ｇ・Ｒ表面上の酸化膜内に制限す
ることでソルダー流れを制限し、製法上２回の不純物拡
散による格子歪等で、応力荷重に弱いＧ・Ｒ接合表面又
は、Ｇ・Ｒ拡散の部分酸化膜開孔で、酸化膜が薄い（フ
ィールド酸化膜の１／２程度）Ｇ・Ｒ表面上の酸化膜へ
加えられるマウントソルダーの不均一な拡がり起因の密
着メタルを介した内部応力を緩和させ、この部位の熱ス
トレスによる応力破壊を防止すると云う効果がある。
導体装置のチップ主表面電極メタルと外装ケース引出し
電極の接続において、チップ主表面のＧ・Ｒ上部の電極
メタルを覆うようにチップ外周部にガラス被膜，ポリイ
ミド膜等のパシベーション膜で、ソルダーダムを形成す
ること、あるいは、チップ主表面の電極メタルを主接合
外周から３０μｍ以内Ｇ・Ｒ表面上の酸化膜内に制限す
ることでソルダー流れを制限し、製法上２回の不純物拡
散による格子歪等で、応力荷重に弱いＧ・Ｒ接合表面又
は、Ｇ・Ｒ拡散の部分酸化膜開孔で、酸化膜が薄い（フ
ィールド酸化膜の１／２程度）Ｇ・Ｒ表面上の酸化膜へ
加えられるマウントソルダーの不均一な拡がり起因の密
着メタルを介した内部応力を緩和させ、この部位の熱ス
トレスによる応力破壊を防止すると云う効果がある。
【図１】本発明の一実施例の断面図である。
【図２】本発明の他の実施例の断面図である。
【図３】従来の半導体装置における特性劣化品の電極除
去後のチップパターンを示す図である。
去後のチップパターンを示す図である。
【図４】従来の半導体装置の一例の断面図である。
１ ｎ型Ｓｉ基板 ２ フィールド酸化膜（ＳｉＯ2 ） ３ ガードリング（Ｐ層） ４ 主接合（Ｐ+ 層） ５ 密着用メタル（Ｔｉ） ６ 配線用メタル（Ａｇ） ７ ガードリング電極界面 ８ ガードリング表面酸化膜（ＳｉＯ2 ） ９ 外装ケースダイボンディング面 １０ ソルダー（Ｐｂ−Ｓｎ系） １１ チップ裏面電極メタル １２ 外装ケース引出し上部電極（Ａｇリード線） １３ チップ表面クラック １４ ２次パッシベーション膜 １５ ソルダーダム １６ 裏面コンタクト層（ｎ+ 層）
Claims (2)
- 【請求項１】 プレーナ構造のガードリングを有する半
導体チップ主表面の電極メタルに、外装ケースへの引出
し電極リードをＰｂ−Ｓｎ系等のソルダーで接続する構
造の半導体装置において、チップ主表面の前記ガードリ
ング上部の電極メタルを覆うようにチップ外周部に、ガ
ラス被膜，酸化膜又はポリイミド膜等の２次パシベーシ
ョンを行い、フォトリソグラフィ等で、前記上部電極リ
ードの接続領域を開孔し、ここにソルダーダムを備えて
いることを特徴とする半導体装置。 - 【請求項２】 前記チップ主表面側の電極メタルを主接
合外周から３０μｍ以内のガードリング表面上の、酸化
膜内に制限した構造を有することを特徴とする請求項１
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007202A JPH05218454A (ja) | 1992-01-20 | 1992-01-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007202A JPH05218454A (ja) | 1992-01-20 | 1992-01-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218454A true JPH05218454A (ja) | 1993-08-27 |
Family
ID=11659445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4007202A Withdrawn JPH05218454A (ja) | 1992-01-20 | 1992-01-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218454A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202930A (ja) * | 2005-01-20 | 2006-08-03 | Mitsubishi Electric Corp | 半導体装置 |
| JP2006278441A (ja) * | 2005-03-28 | 2006-10-12 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2007305757A (ja) * | 2006-05-11 | 2007-11-22 | Mitsubishi Electric Corp | 半導体装置 |
| JP2013098266A (ja) * | 2011-10-31 | 2013-05-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US9881846B2 (en) | 2015-10-23 | 2018-01-30 | Fuji Electric Co., Ltd. | Semiconductor device |
-
1992
- 1992-01-20 JP JP4007202A patent/JPH05218454A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202930A (ja) * | 2005-01-20 | 2006-08-03 | Mitsubishi Electric Corp | 半導体装置 |
| JP2006278441A (ja) * | 2005-03-28 | 2006-10-12 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2007305757A (ja) * | 2006-05-11 | 2007-11-22 | Mitsubishi Electric Corp | 半導体装置 |
| JP2013098266A (ja) * | 2011-10-31 | 2013-05-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US9881846B2 (en) | 2015-10-23 | 2018-01-30 | Fuji Electric Co., Ltd. | Semiconductor device |
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