JPS6346984B2 - - Google Patents
Info
- Publication number
- JPS6346984B2 JPS6346984B2 JP54165565A JP16556579A JPS6346984B2 JP S6346984 B2 JPS6346984 B2 JP S6346984B2 JP 54165565 A JP54165565 A JP 54165565A JP 16556579 A JP16556579 A JP 16556579A JP S6346984 B2 JPS6346984 B2 JP S6346984B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- layer
- palladium
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000010936 titanium Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 9
- 239000005360 phosphosilicate glass Substances 0.000 claims description 9
- 229910052763 palladium Inorganic materials 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 7
- 229910052709 silver Inorganic materials 0.000 claims description 7
- 239000004332 silver Substances 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000009713 electroplating Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000007789 sealing Methods 0.000 description 5
- 239000011651 chromium Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910008458 Si—Cr Inorganic materials 0.000 description 1
- 229910010977 Ti—Pd Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明はDHD（ダブル・ヒートシンク・ダイオ
ード）封止半導体装置の製造法に関し、特に、パ
ラジウム配線層に銀バンプ電極を形成する方法に
関する。
ード）封止半導体装置の製造法に関し、特に、パ
ラジウム配線層に銀バンプ電極を形成する方法に
関する。
DHD封止ダイオードは第２図を参照しガラス
管１１の中に半導体素子とこれをはさんでそれぞ
れにリード１８を接続した２つのヒートシンク
（放熱体）１２を挿入し、ヒートシンク部分でガ
ラスを溶着封止するものである。この封止の際に
かなりの高温（600℃程度）に加熱するため、Si
（シリコン）半導体素子の電極等は封止温度に耐
える金属を使用する必要があり、例えば配線金属
としてCr（クロム）／Ag（銀）が一部で採用され
ているが、その場合に(1)Si−Cr界面に酸化物を
生じ易く、オーミツク・コンタクトの形成が不安
定である、(2)封止温度が高いためCr／Agの相互
拡散を生じ、Ag膜の硬度が大きくなるため配線
の一部で段切れを生じ易い、(3)封止温度が高いた
めSi／Cr／Agの相互拡散が生じて接触抵抗が増
加する等の欠点が生じる。
管１１の中に半導体素子とこれをはさんでそれぞ
れにリード１８を接続した２つのヒートシンク
（放熱体）１２を挿入し、ヒートシンク部分でガ
ラスを溶着封止するものである。この封止の際に
かなりの高温（600℃程度）に加熱するため、Si
（シリコン）半導体素子の電極等は封止温度に耐
える金属を使用する必要があり、例えば配線金属
としてCr（クロム）／Ag（銀）が一部で採用され
ているが、その場合に(1)Si−Cr界面に酸化物を
生じ易く、オーミツク・コンタクトの形成が不安
定である、(2)封止温度が高いためCr／Agの相互
拡散を生じ、Ag膜の硬度が大きくなるため配線
の一部で段切れを生じ易い、(3)封止温度が高いた
めSi／Cr／Agの相互拡散が生じて接触抵抗が増
加する等の欠点が生じる。
本発明は上記した欠点を取除くためになされた
ものであり、その目的は耐熱性が良く、配線と半
導体との間の接触性がよく、かつ、強度にすぐれ
た電極構造をもつDHD半導体装置の製造法を提
供することにある。
ものであり、その目的は耐熱性が良く、配線と半
導体との間の接触性がよく、かつ、強度にすぐれ
た電極構造をもつDHD半導体装置の製造法を提
供することにある。
上記目的を達成するため、本発明のDHD封止
半導体装置の製造法によれば、シリコン基板の一
主面に選択的にある導電型の半導体領域を形成す
る工程と、前記シリコン基板の一主面上に形成さ
れた絶縁膜上に延在し、かつ該絶縁膜の開孔部を
通して前記半導体領域にコンタクトするようにチ
タンの下層膜を形成するとともに、そのチタン膜
上に重ねられたパラジウムの上層膜を形成する工
程と、前記パラジウム膜を覆つてリンシリケート
ガラス膜を形成する工程と、前記リンシリケート
膜を選択的にエツチングすることによつて前記パ
ラジウム膜の一部を露出する開孔部を形成し、該
開孔部に電気メツキにより銀バンプ電極を形成す
る工程とを有することを特徴とする。以下、本発
明の実施例について図面を参照して説明する。
半導体装置の製造法によれば、シリコン基板の一
主面に選択的にある導電型の半導体領域を形成す
る工程と、前記シリコン基板の一主面上に形成さ
れた絶縁膜上に延在し、かつ該絶縁膜の開孔部を
通して前記半導体領域にコンタクトするようにチ
タンの下層膜を形成するとともに、そのチタン膜
上に重ねられたパラジウムの上層膜を形成する工
程と、前記パラジウム膜を覆つてリンシリケート
ガラス膜を形成する工程と、前記リンシリケート
膜を選択的にエツチングすることによつて前記パ
ラジウム膜の一部を露出する開孔部を形成し、該
開孔部に電気メツキにより銀バンプ電極を形成す
る工程とを有することを特徴とする。以下、本発
明の実施例について図面を参照して説明する。
第１図ａ〜ｅは本発明によるDHD型ダイオー
ドをその電極形成プロセスを示す実施例である。
ドをその電極形成プロセスを示す実施例である。
(a) n+Si基板１の一主面にｎエピタキシヤル層２
を成長させ、このｎ層表面に酸化膜（SiO2膜）
３をマスクとしてＢ（ボロン）の選択拡散を行
なうことによりｎ層とpn接合をつくるｐ拡散
層４を形成する。
を成長させ、このｎ層表面に酸化膜（SiO2膜）
３をマスクとしてＢ（ボロン）の選択拡散を行
なうことによりｎ層とpn接合をつくるｐ拡散
層４を形成する。
(b) ｐ拡散層４の表面をエツチ窓開し、Ti（チタ
ン）をスパツタ（又は蒸着）することにより、
厚さ1500〜2000ÅのTi膜５を形成する。
ン）をスパツタ（又は蒸着）することにより、
厚さ1500〜2000ÅのTi膜５を形成する。
(c) Ti膜の上にPd（パラジウム）をスパツタ（又
は蒸着）することにより厚さ2000〜4000Åの
Pd膜６を形成する。
は蒸着）することにより厚さ2000〜4000Åの
Pd膜６を形成する。
(d) Pd膜の表面にCVD（気相化学析出）法により
PSG（リンシリケートガラス）膜７を形成し、
ホトエツチにより一部にスルーホール８を形成
する。
PSG（リンシリケートガラス）膜７を形成し、
ホトエツチにより一部にスルーホール８を形成
する。
(e) n+基板面にもAu（Sb）−Ag等による電極９を
形成し、両極に通電して電気メツキによりアノ
ード側にAgバンプ電極１０を形成する。
形成し、両極に通電して電気メツキによりアノ
ード側にAgバンプ電極１０を形成する。
第２図は上記Agバンプ電極を有するダイオー
ド素子をガラス管１１中で両スタツド（ヒートシ
ンク）１２の間に介挿して600℃以上でDHD封止
した半導体装置の形態を示すものである。
ド素子をガラス管１１中で両スタツド（ヒートシ
ンク）１２の間に介挿して600℃以上でDHD封止
した半導体装置の形態を示すものである。
第３図は本発明のプロセスを第４図に等価回路
図で示すように一つのSiチツプ１４上にプレナ技
術によりpn接合ダイオードとnpnトランジスタ１
５を組み込んだ集積回路に応用した例を示し、配
線電極としてTi−Pdの２層配線金属が用いられ、
ダイオードの電極にAgバンプ１０が形成される。
図で示すように一つのSiチツプ１４上にプレナ技
術によりpn接合ダイオードとnpnトランジスタ１
５を組み込んだ集積回路に応用した例を示し、配
線電極としてTi−Pdの２層配線金属が用いられ、
ダイオードの電極にAgバンプ１０が形成される。
以上実施例で述べた本発明によれば、(1)Si基板
と接触する第１層の金属としてTiを用いること
により耐熱性が大きく、SiやSiO2との密着性の
よい配線が得られる、(2)第２層金属としてPdを
用いることにより、第１層のTiの酸化を良く防
止するとともに耐熱性にも優れた金属配線が得ら
れる、(3)PPd膜表面にPSG膜を生成し、その後
PSGをエツチ除去することでPd表面を粗なる面
とし、この上にAgメツキを成長させることでメ
ツキ電極の強度を増大させることができる。(4)本
発明によれば、銀バンプ電極が形成される位置は
リンシリケートガラス膜に形成された開孔部によ
つて決定され、銀バンプ電極が形成される部分以
外のTi−Pdの金属層は配線として使用すること
ができる。
と接触する第１層の金属としてTiを用いること
により耐熱性が大きく、SiやSiO2との密着性の
よい配線が得られる、(2)第２層金属としてPdを
用いることにより、第１層のTiの酸化を良く防
止するとともに耐熱性にも優れた金属配線が得ら
れる、(3)PPd膜表面にPSG膜を生成し、その後
PSGをエツチ除去することでPd表面を粗なる面
とし、この上にAgメツキを成長させることでメ
ツキ電極の強度を増大させることができる。(4)本
発明によれば、銀バンプ電極が形成される位置は
リンシリケートガラス膜に形成された開孔部によ
つて決定され、銀バンプ電極が形成される部分以
外のTi−Pdの金属層は配線として使用すること
ができる。
本発明は通常のDHDダイオードの他、リニア
技術を応用した定電圧ダイオードに広く応用でき
るものである。
技術を応用した定電圧ダイオードに広く応用でき
るものである。
第１図ａ〜ｅは本発明による半導体装置の電極
形成プロセスを示す各工程の断面図、第２図は完
成したDHD封止ダイオードの断面図、第３図は
本発明の他の実施例を示す一部断面図、第４図は
第３図の等価回路図である。 １……n+Si基板、２……ｎエピタキシヤル層、
３……酸化膜、４……ｐ拡散層、５……Ti膜、
６……Pd膜、７……PSG膜、８……スルーホー
ル、９……基板側電極、１０……Agバンプ電極、
１１……ガラス管、１２……スタツド（ヒートシ
ンク）、１３……リード、１４……チツプ、１５
……npnトランジスタ。
形成プロセスを示す各工程の断面図、第２図は完
成したDHD封止ダイオードの断面図、第３図は
本発明の他の実施例を示す一部断面図、第４図は
第３図の等価回路図である。 １……n+Si基板、２……ｎエピタキシヤル層、
３……酸化膜、４……ｐ拡散層、５……Ti膜、
６……Pd膜、７……PSG膜、８……スルーホー
ル、９……基板側電極、１０……Agバンプ電極、
１１……ガラス管、１２……スタツド（ヒートシ
ンク）、１３……リード、１４……チツプ、１５
……npnトランジスタ。
Claims (1)
- １ シリコン基板の一主面に選択的に一導電型の
半導体領域を形成する工程と、前記シリコン基板
の一主面上に形成された絶縁膜上に延在し、かつ
該絶縁膜の開孔部を通して前記半導体領域にコン
タクトするようにチタンの下層膜を形成するとと
もに、そのチタン膜上に重ねられたパラジウムの
上層膜を形成する工程と、前記パラジウム膜を覆
つてリンシリケートガラス膜を形成する工程と、
前記リンシリケート膜を選択的にエツチングする
ことによつて前記パラジウム膜の一部を露出する
開孔部を形成し、該開孔部に電気メツキにより銀
バンプ電極を形成する工程とを有することを特徴
とするDHD封止半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16556579A JPS5688339A (en) | 1979-12-21 | 1979-12-21 | Dhd-sealed semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16556579A JPS5688339A (en) | 1979-12-21 | 1979-12-21 | Dhd-sealed semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5688339A JPS5688339A (en) | 1981-07-17 |
| JPS6346984B2 true JPS6346984B2 (ja) | 1988-09-20 |
Family
ID=15814771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16556579A Granted JPS5688339A (en) | 1979-12-21 | 1979-12-21 | Dhd-sealed semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5688339A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3343351A1 (de) * | 1983-11-30 | 1985-06-05 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement mit hoeckerartig, metallischen anschlusskontakten und mehrlagenverdrahtung |
| JPH063812B2 (ja) * | 1987-07-13 | 1994-01-12 | 株式会社東芝 | 半導体装置の製造方法 |
| US5656542A (en) * | 1993-05-28 | 1997-08-12 | Kabushiki Kaisha Toshiba | Method for manufacturing wiring in groove |
| JP3256623B2 (ja) * | 1993-05-28 | 2002-02-12 | 株式会社東芝 | 半導体装置の製造方法 |
| JP5060797B2 (ja) * | 2007-02-21 | 2012-10-31 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915382A (ja) * | 1972-03-27 | 1974-02-09 | ||
| JPS4940108A (ja) * | 1972-08-17 | 1974-04-15 | ||
| JPS5487470A (en) * | 1977-12-24 | 1979-07-11 | Fuji Electric Co Ltd | Manufacture of semiconductor device |
-
1979
- 1979-12-21 JP JP16556579A patent/JPS5688339A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915382A (ja) * | 1972-03-27 | 1974-02-09 | ||
| JPS4940108A (ja) * | 1972-08-17 | 1974-04-15 | ||
| JPS5487470A (en) * | 1977-12-24 | 1979-07-11 | Fuji Electric Co Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5688339A (en) | 1981-07-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3617824A (en) | Mos device with a metal-silicide gate | |
| US4899199A (en) | Schottky diode with titanium or like layer contacting the dielectric layer | |
| US3599060A (en) | A multilayer metal contact for semiconductor device | |
| JPH06105706B2 (ja) | 半導体装置 | |
| JPS6346984B2 (ja) | ||
| EP0513273A1 (en) | THERMOCOMPRESSION DIRECT GLUING PROCESS FOR THIN LAYERED ELECTRONIC POWER CHIPS. | |
| US4695869A (en) | GAAS semiconductor device | |
| JP2687017B2 (ja) | ショットキバリア半導体装置 | |
| JP2022179627A (ja) | 半導体素子および半導体装置 | |
| US4142202A (en) | Multi-layer metal connecting contact and method for making it | |
| JPS6381948A (ja) | 多層配線半導体装置 | |
| JPH08203906A (ja) | バンプ付き半導体装置およびその製造方法 | |
| JPH05218454A (ja) | 半導体装置 | |
| KR890003380B1 (ko) | 쇼트키 배리어 다이오우드(Schotiky barrier diode) | |
| JP3823826B2 (ja) | 半導体素子の製造方法 | |
| JPS6218060A (ja) | 半導体装置 | |
| JP2754693B2 (ja) | メッキ電極の製造方法 | |
| JPS6217379B2 (ja) | ||
| JPH0320898B2 (ja) | ||
| JPS61134063A (ja) | 半導体装置 | |
| JPH0682630B2 (ja) | 半導体素子の多層電極の製造方法 | |
| JP2022190416A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2945010B2 (ja) | 半導体装置 | |
| JPH0577185B2 (ja) | ||
| JPH0883918A (ja) | 半導体装置 |