JPS6346984B2 - - Google Patents
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- JPS6346984B2 JPS6346984B2 JP54165565A JP16556579A JPS6346984B2 JP S6346984 B2 JPS6346984 B2 JP S6346984B2 JP 54165565 A JP54165565 A JP 54165565A JP 16556579 A JP16556579 A JP 16556579A JP S6346984 B2 JPS6346984 B2 JP S6346984B2
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明はDHD(ダブル・ヒートシンク・ダイオ
ード)封止半導体装置の製造法に関し、特に、パ
ラジウム配線層に銀バンプ電極を形成する方法に
関する。
ード)封止半導体装置の製造法に関し、特に、パ
ラジウム配線層に銀バンプ電極を形成する方法に
関する。
DHD封止ダイオードは第2図を参照しガラス
管11の中に半導体素子とこれをはさんでそれぞ
れにリード18を接続した2つのヒートシンク
(放熱体)12を挿入し、ヒートシンク部分でガ
ラスを溶着封止するものである。この封止の際に
かなりの高温(600℃程度)に加熱するため、Si
(シリコン)半導体素子の電極等は封止温度に耐
える金属を使用する必要があり、例えば配線金属
としてCr(クロム)/Ag(銀)が一部で採用され
ているが、その場合に(1)Si−Cr界面に酸化物を
生じ易く、オーミツク・コンタクトの形成が不安
定である、(2)封止温度が高いためCr/Agの相互
拡散を生じ、Ag膜の硬度が大きくなるため配線
の一部で段切れを生じ易い、(3)封止温度が高いた
めSi/Cr/Agの相互拡散が生じて接触抵抗が増
加する等の欠点が生じる。
管11の中に半導体素子とこれをはさんでそれぞ
れにリード18を接続した2つのヒートシンク
(放熱体)12を挿入し、ヒートシンク部分でガ
ラスを溶着封止するものである。この封止の際に
かなりの高温(600℃程度)に加熱するため、Si
(シリコン)半導体素子の電極等は封止温度に耐
える金属を使用する必要があり、例えば配線金属
としてCr(クロム)/Ag(銀)が一部で採用され
ているが、その場合に(1)Si−Cr界面に酸化物を
生じ易く、オーミツク・コンタクトの形成が不安
定である、(2)封止温度が高いためCr/Agの相互
拡散を生じ、Ag膜の硬度が大きくなるため配線
の一部で段切れを生じ易い、(3)封止温度が高いた
めSi/Cr/Agの相互拡散が生じて接触抵抗が増
加する等の欠点が生じる。
本発明は上記した欠点を取除くためになされた
ものであり、その目的は耐熱性が良く、配線と半
導体との間の接触性がよく、かつ、強度にすぐれ
た電極構造をもつDHD半導体装置の製造法を提
供することにある。
ものであり、その目的は耐熱性が良く、配線と半
導体との間の接触性がよく、かつ、強度にすぐれ
た電極構造をもつDHD半導体装置の製造法を提
供することにある。
上記目的を達成するため、本発明のDHD封止
半導体装置の製造法によれば、シリコン基板の一
主面に選択的にある導電型の半導体領域を形成す
る工程と、前記シリコン基板の一主面上に形成さ
れた絶縁膜上に延在し、かつ該絶縁膜の開孔部を
通して前記半導体領域にコンタクトするようにチ
タンの下層膜を形成するとともに、そのチタン膜
上に重ねられたパラジウムの上層膜を形成する工
程と、前記パラジウム膜を覆つてリンシリケート
ガラス膜を形成する工程と、前記リンシリケート
膜を選択的にエツチングすることによつて前記パ
ラジウム膜の一部を露出する開孔部を形成し、該
開孔部に電気メツキにより銀バンプ電極を形成す
る工程とを有することを特徴とする。以下、本発
明の実施例について図面を参照して説明する。
半導体装置の製造法によれば、シリコン基板の一
主面に選択的にある導電型の半導体領域を形成す
る工程と、前記シリコン基板の一主面上に形成さ
れた絶縁膜上に延在し、かつ該絶縁膜の開孔部を
通して前記半導体領域にコンタクトするようにチ
タンの下層膜を形成するとともに、そのチタン膜
上に重ねられたパラジウムの上層膜を形成する工
程と、前記パラジウム膜を覆つてリンシリケート
ガラス膜を形成する工程と、前記リンシリケート
膜を選択的にエツチングすることによつて前記パ
ラジウム膜の一部を露出する開孔部を形成し、該
開孔部に電気メツキにより銀バンプ電極を形成す
る工程とを有することを特徴とする。以下、本発
明の実施例について図面を参照して説明する。
第1図a〜eは本発明によるDHD型ダイオー
ドをその電極形成プロセスを示す実施例である。
ドをその電極形成プロセスを示す実施例である。
(a) n+Si基板1の一主面にnエピタキシヤル層2
を成長させ、このn層表面に酸化膜(SiO2膜)
3をマスクとしてB(ボロン)の選択拡散を行
なうことによりn層とpn接合をつくるp拡散
層4を形成する。
を成長させ、このn層表面に酸化膜(SiO2膜)
3をマスクとしてB(ボロン)の選択拡散を行
なうことによりn層とpn接合をつくるp拡散
層4を形成する。
(b) p拡散層4の表面をエツチ窓開し、Ti(チタ
ン)をスパツタ(又は蒸着)することにより、
厚さ1500〜2000ÅのTi膜5を形成する。
ン)をスパツタ(又は蒸着)することにより、
厚さ1500〜2000ÅのTi膜5を形成する。
(c) Ti膜の上にPd(パラジウム)をスパツタ(又
は蒸着)することにより厚さ2000〜4000Åの
Pd膜6を形成する。
は蒸着)することにより厚さ2000〜4000Åの
Pd膜6を形成する。
(d) Pd膜の表面にCVD(気相化学析出)法により
PSG(リンシリケートガラス)膜7を形成し、
ホトエツチにより一部にスルーホール8を形成
する。
PSG(リンシリケートガラス)膜7を形成し、
ホトエツチにより一部にスルーホール8を形成
する。
(e) n+基板面にもAu(Sb)−Ag等による電極9を
形成し、両極に通電して電気メツキによりアノ
ード側にAgバンプ電極10を形成する。
形成し、両極に通電して電気メツキによりアノ
ード側にAgバンプ電極10を形成する。
第2図は上記Agバンプ電極を有するダイオー
ド素子をガラス管11中で両スタツド(ヒートシ
ンク)12の間に介挿して600℃以上でDHD封止
した半導体装置の形態を示すものである。
ド素子をガラス管11中で両スタツド(ヒートシ
ンク)12の間に介挿して600℃以上でDHD封止
した半導体装置の形態を示すものである。
第3図は本発明のプロセスを第4図に等価回路
図で示すように一つのSiチツプ14上にプレナ技
術によりpn接合ダイオードとnpnトランジスタ1
5を組み込んだ集積回路に応用した例を示し、配
線電極としてTi−Pdの2層配線金属が用いられ、
ダイオードの電極にAgバンプ10が形成される。
図で示すように一つのSiチツプ14上にプレナ技
術によりpn接合ダイオードとnpnトランジスタ1
5を組み込んだ集積回路に応用した例を示し、配
線電極としてTi−Pdの2層配線金属が用いられ、
ダイオードの電極にAgバンプ10が形成される。
以上実施例で述べた本発明によれば、(1)Si基板
と接触する第1層の金属としてTiを用いること
により耐熱性が大きく、SiやSiO2との密着性の
よい配線が得られる、(2)第2層金属としてPdを
用いることにより、第1層のTiの酸化を良く防
止するとともに耐熱性にも優れた金属配線が得ら
れる、(3)PPd膜表面にPSG膜を生成し、その後
PSGをエツチ除去することでPd表面を粗なる面
とし、この上にAgメツキを成長させることでメ
ツキ電極の強度を増大させることができる。(4)本
発明によれば、銀バンプ電極が形成される位置は
リンシリケートガラス膜に形成された開孔部によ
つて決定され、銀バンプ電極が形成される部分以
外のTi−Pdの金属層は配線として使用すること
ができる。
と接触する第1層の金属としてTiを用いること
により耐熱性が大きく、SiやSiO2との密着性の
よい配線が得られる、(2)第2層金属としてPdを
用いることにより、第1層のTiの酸化を良く防
止するとともに耐熱性にも優れた金属配線が得ら
れる、(3)PPd膜表面にPSG膜を生成し、その後
PSGをエツチ除去することでPd表面を粗なる面
とし、この上にAgメツキを成長させることでメ
ツキ電極の強度を増大させることができる。(4)本
発明によれば、銀バンプ電極が形成される位置は
リンシリケートガラス膜に形成された開孔部によ
つて決定され、銀バンプ電極が形成される部分以
外のTi−Pdの金属層は配線として使用すること
ができる。
本発明は通常のDHDダイオードの他、リニア
技術を応用した定電圧ダイオードに広く応用でき
るものである。
技術を応用した定電圧ダイオードに広く応用でき
るものである。
第1図a〜eは本発明による半導体装置の電極
形成プロセスを示す各工程の断面図、第2図は完
成したDHD封止ダイオードの断面図、第3図は
本発明の他の実施例を示す一部断面図、第4図は
第3図の等価回路図である。 1……n+Si基板、2……nエピタキシヤル層、
3……酸化膜、4……p拡散層、5……Ti膜、
6……Pd膜、7……PSG膜、8……スルーホー
ル、9……基板側電極、10……Agバンプ電極、
11……ガラス管、12……スタツド(ヒートシ
ンク)、13……リード、14……チツプ、15
……npnトランジスタ。
形成プロセスを示す各工程の断面図、第2図は完
成したDHD封止ダイオードの断面図、第3図は
本発明の他の実施例を示す一部断面図、第4図は
第3図の等価回路図である。 1……n+Si基板、2……nエピタキシヤル層、
3……酸化膜、4……p拡散層、5……Ti膜、
6……Pd膜、7……PSG膜、8……スルーホー
ル、9……基板側電極、10……Agバンプ電極、
11……ガラス管、12……スタツド(ヒートシ
ンク)、13……リード、14……チツプ、15
……npnトランジスタ。
Claims (1)
- 1 シリコン基板の一主面に選択的に一導電型の
半導体領域を形成する工程と、前記シリコン基板
の一主面上に形成された絶縁膜上に延在し、かつ
該絶縁膜の開孔部を通して前記半導体領域にコン
タクトするようにチタンの下層膜を形成するとと
もに、そのチタン膜上に重ねられたパラジウムの
上層膜を形成する工程と、前記パラジウム膜を覆
つてリンシリケートガラス膜を形成する工程と、
前記リンシリケート膜を選択的にエツチングする
ことによつて前記パラジウム膜の一部を露出する
開孔部を形成し、該開孔部に電気メツキにより銀
バンプ電極を形成する工程とを有することを特徴
とするDHD封止半導体装置の製造法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16556579A JPS5688339A (en) | 1979-12-21 | 1979-12-21 | Dhd-sealed semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16556579A JPS5688339A (en) | 1979-12-21 | 1979-12-21 | Dhd-sealed semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5688339A JPS5688339A (en) | 1981-07-17 |
JPS6346984B2 true JPS6346984B2 (ja) | 1988-09-20 |
Family
ID=15814771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16556579A Granted JPS5688339A (en) | 1979-12-21 | 1979-12-21 | Dhd-sealed semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5688339A (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3343351A1 (de) * | 1983-11-30 | 1985-06-05 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement mit hoeckerartig, metallischen anschlusskontakten und mehrlagenverdrahtung |
JPH063812B2 (ja) * | 1987-07-13 | 1994-01-12 | 株式会社東芝 | 半導体装置の製造方法 |
US5656542A (en) * | 1993-05-28 | 1997-08-12 | Kabushiki Kaisha Toshiba | Method for manufacturing wiring in groove |
JP3256623B2 (ja) * | 1993-05-28 | 2002-02-12 | 株式会社東芝 | 半導体装置の製造方法 |
JP5060797B2 (ja) * | 2007-02-21 | 2012-10-31 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4915382A (ja) * | 1972-03-27 | 1974-02-09 | ||
JPS4940108A (ja) * | 1972-08-17 | 1974-04-15 | ||
JPS5487470A (en) * | 1977-12-24 | 1979-07-11 | Fuji Electric Co Ltd | Manufacture of semiconductor device |
-
1979
- 1979-12-21 JP JP16556579A patent/JPS5688339A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4915382A (ja) * | 1972-03-27 | 1974-02-09 | ||
JPS4940108A (ja) * | 1972-08-17 | 1974-04-15 | ||
JPS5487470A (en) * | 1977-12-24 | 1979-07-11 | Fuji Electric Co Ltd | Manufacture of semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPS5688339A (en) | 1981-07-17 |
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