JPS61134063A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61134063A JPS61134063A JP59256644A JP25664484A JPS61134063A JP S61134063 A JPS61134063 A JP S61134063A JP 59256644 A JP59256644 A JP 59256644A JP 25664484 A JP25664484 A JP 25664484A JP S61134063 A JPS61134063 A JP S61134063A
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- Japan
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- oxide film
- electrode
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- semiconductor device
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野〕
本発明は、外装容器組立の必要上、平面から盛上ったバ
ンプ電極を有するシリコンダイオードまたはショットキ
バリアダイオードなどの半導体装置に関する。
ンプ電極を有するシリコンダイオードまたはショットキ
バリアダイオードなどの半導体装置に関する。
第２図に従来のこの種の半導体装置の断面図を示す。第
２図において、Ｎ型半導体基板層１の上部にＮ−エピタ
キシャル層２が形成され、エピタキシャル層２の表面（
形成されたシリコン酸化膜６の一部に開孔部が設けられ
、この開孔を通すＰ型不純物の熱拡散により、Ｐ型領域
３が形成され°Ｃいる。つぎに、Ｔｉ−Ｐｔ−Ａｕの多
層電極５が、Ｐ型領域３の全面およびその周囲のシリコ
ン酸化膜６の一部分Ｋ、真空蒸着またはメッキなどによ
り設けられ、さらに、Ｐ型領域３上の多層１１＆５の上
に、電解メッキなどにより選択的に銀バンプ電極７が形
成されている。°また、半導体基板■の裏面には、裏面
のオーミックコンタクトをとるための裏面電極８が設け
られている。
２図において、Ｎ型半導体基板層１の上部にＮ−エピタ
キシャル層２が形成され、エピタキシャル層２の表面（
形成されたシリコン酸化膜６の一部に開孔部が設けられ
、この開孔を通すＰ型不純物の熱拡散により、Ｐ型領域
３が形成され°Ｃいる。つぎに、Ｔｉ−Ｐｔ−Ａｕの多
層電極５が、Ｐ型領域３の全面およびその周囲のシリコ
ン酸化膜６の一部分Ｋ、真空蒸着またはメッキなどによ
り設けられ、さらに、Ｐ型領域３上の多層１１＆５の上
に、電解メッキなどにより選択的に銀バンプ電極７が形
成されている。°また、半導体基板■の裏面には、裏面
のオーミックコンタクトをとるための裏面電極８が設け
られている。
し発明が解決しようとする問題点〕
上記従来の半導体装置においては、銀バング電極の下地
金属として、銀メッキによるバンプ電極と密着性をよく
するためにＡｕを用いるが、組立時に加えられる熱のた
め、多層電極のＡｕがＰｔ−Ｔｉの層を突き抜けてシリ
コン中に拡散することによって、Ｐ−Ｎ接合を破壊する
という部属があったＯ 〔問題点を解決するための手段ｊ 上記問題点に対し、本発明では、バンプ電極の下面範囲
に下地金層のＡｕを制限し、かつ、前記Ａｕ部分と接合
表面との間にシリコン酸化膜を介在式せ、前記バンプ電
極と接合表面部との間の電気接続は、前記シリコン酸化
膜の外側を葎うＡｕのない多層金属によって行わせてい
る。
金属として、銀メッキによるバンプ電極と密着性をよく
するためにＡｕを用いるが、組立時に加えられる熱のた
め、多層電極のＡｕがＰｔ−Ｔｉの層を突き抜けてシリ
コン中に拡散することによって、Ｐ−Ｎ接合を破壊する
という部属があったＯ 〔問題点を解決するための手段ｊ 上記問題点に対し、本発明では、バンプ電極の下面範囲
に下地金層のＡｕを制限し、かつ、前記Ａｕ部分と接合
表面との間にシリコン酸化膜を介在式せ、前記バンプ電
極と接合表面部との間の電気接続は、前記シリコン酸化
膜の外側を葎うＡｕのない多層金属によって行わせてい
る。
つぎに本発明を実施例により説明する。
第１図は本発明の一実施例の断面図である。第１図にお
いて、Ｎ型シリコン基板層１、Ｎ−型エビタキ７ヤル層
２、Ｐ型領域３、シリコン酸化膜６は、第２図の従来例
と同様である。しかし、本例においては、Ｐ型領域３０
表面にシリコン酸化膜を成長させ、その酸化膜を選択的
に工、チングし、Ｐ型領域３の中央部の相当部分の酸化
膜６ａを残しその他は除去する。つぎに’ｒｉ−Ｐｔの
多層電極５ａを、酸化膜６ａを含むＰ型領域３の全面と
周囲の酸化膜６の一部分に真空蒸着により被着する。
いて、Ｎ型シリコン基板層１、Ｎ−型エビタキ７ヤル層
２、Ｐ型領域３、シリコン酸化膜６は、第２図の従来例
と同様である。しかし、本例においては、Ｐ型領域３０
表面にシリコン酸化膜を成長させ、その酸化膜を選択的
に工、チングし、Ｐ型領域３の中央部の相当部分の酸化
膜６ａを残しその他は除去する。つぎに’ｒｉ−Ｐｔの
多層電極５ａを、酸化膜６ａを含むＰ型領域３の全面と
周囲の酸化膜６の一部分に真空蒸着により被着する。
その後銀バンプ電極を形成するための下地金属として、
Ｐ属領域中央部の酸化ｇ６ａの範囲のみの多層電極５ａ
の上に、Ａｕ電極５ｂを選択的に形成する。この際ｓ
Ａｕ電極５ｂは酸化膜６ａよりはみ出さない大きさと
する。次に、Ａｕ電極５ｂ上に、電解メッキ等の方法に
より選択的に銀バンプ電極７を形成する。半導体素子の
裏面は従来構造と同じく裏面を極８が設けられている。
Ｐ属領域中央部の酸化ｇ６ａの範囲のみの多層電極５ａ
の上に、Ａｕ電極５ｂを選択的に形成する。この際ｓ
Ａｕ電極５ｂは酸化膜６ａよりはみ出さない大きさと
する。次に、Ａｕ電極５ｂ上に、電解メッキ等の方法に
より選択的に銀バンプ電極７を形成する。半導体素子の
裏面は従来構造と同じく裏面を極８が設けられている。
以上、本発明によれば、Ａｇバンプ電極を形成する為の
下地Ａｕ電極とシリコンとの間には、かなりの高温に於
いてもＡｕの拡散を遮断するＳｉ−〇２膜が設けられて
おり、組立中の加熱によっても接合の破壊を防ぐ事が出
来るため、半導体装置の品質向上に大きな効果が有る。
下地Ａｕ電極とシリコンとの間には、かなりの高温に於
いてもＡｕの拡散を遮断するＳｉ−〇２膜が設けられて
おり、組立中の加熱によっても接合の破壊を防ぐ事が出
来るため、半導体装置の品質向上に大きな効果が有る。
なお、上記実施例はシリコンのＰ−Ｎ接合半導体装置に
ついて説明したが、ショットキ形成金属と半導体の間の
ショットキ接合をもつ半導体装置のバンプを極部につい
Ｃも本発明は適用できる。
ついて説明したが、ショットキ形成金属と半導体の間の
ショットキ接合をもつ半導体装置のバンプを極部につい
Ｃも本発明は適用できる。
第１図は本発明の一実施例の断面図、第２図は従来の半
導体装置の断面図である。 １・・・・・Ｎ型シリコン基板層、２−・°・・・Ｎ′
″エピタキシャル層、３・・・・・・Ｐ型領域、４・・
・・・・ＰＡＩＮ接合、５・・・・・・多層金属層、５
ａ・・・・・・Ｔ ｉ−Ｐ Ｌ金属層、５ｂ・・・・・
・Ａｕ層、６・・・・・・クリコン酸化膜、５ａ・・・
・・・Ａｕ拡散防止酸化膜、７・・・・・・銀バンプ電
極、８９０１．１．裏面電極。 捲１図 烙Ｚ図
導体装置の断面図である。 １・・・・・Ｎ型シリコン基板層、２−・°・・・Ｎ′
″エピタキシャル層、３・・・・・・Ｐ型領域、４・・
・・・・ＰＡＩＮ接合、５・・・・・・多層金属層、５
ａ・・・・・・Ｔ ｉ−Ｐ Ｌ金属層、５ｂ・・・・・
・Ａｕ層、６・・・・・・クリコン酸化膜、５ａ・・・
・・・Ａｕ拡散防止酸化膜、７・・・・・・銀バンプ電
極、８９０１．１．裏面電極。 捲１図 烙Ｚ図
Claims (1)
- 半導体基板内の表面近傍に形成されたＰ−Ｎ接合また
はショットキ接合と、前記接合の表面側の半導体層また
はショットキバリア形成金属層に接続された銀バンプ電
極とを有する半導体装置において、前記銀バンプ電極の
下面は前記接合領域表面の中央部に形成されたシリコン
酸化膜の真上に位置され、かつ、前記接合表面側の半導
体層またはショットキバリア形成金属層とは、前記バン
プ電極下面範囲のみにあるＡｕ層を除いた残りの多層金
属層によりて接続されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256644A JPS61134063A (ja) | 1984-12-05 | 1984-12-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256644A JPS61134063A (ja) | 1984-12-05 | 1984-12-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134063A true JPS61134063A (ja) | 1986-06-21 |
Family
ID=17295466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59256644A Pending JPS61134063A (ja) | 1984-12-05 | 1984-12-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134063A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161735A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体装置 |
| JPH02202026A (ja) * | 1989-01-31 | 1990-08-10 | Matsushita Electric Ind Co Ltd | バンプ電極を備える半導体装置の製造方法 |
| US5854513A (en) * | 1995-07-14 | 1998-12-29 | Lg Electronics Inc. | Semiconductor device having a bump structure and test electrode |
-
1984
- 1984-12-05 JP JP59256644A patent/JPS61134063A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161735A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体装置 |
| JPH02202026A (ja) * | 1989-01-31 | 1990-08-10 | Matsushita Electric Ind Co Ltd | バンプ電極を備える半導体装置の製造方法 |
| US5854513A (en) * | 1995-07-14 | 1998-12-29 | Lg Electronics Inc. | Semiconductor device having a bump structure and test electrode |
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