JPH01102969A - 化合物半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は化合物半導体素子、特に、ゲート電極およびソ
ース電極ならびにドレイン電極上を被う層間絶縁膜と、
この層間絶縁膜を被うパッシベーション膜を有する化合
物半導体素子に関する。

〔従来の技術〕

低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（単にＧａＡｓ−ＭＥＳ・ＦＥＴとも称する。）が広く
知られている。

また、ゲート破壊を防止するＧａＡｓ−ＭＥＳ・ＦＥＴ
として、デュアルゲートの第１ゲートおよび第２ゲート
とソース間にそれぞれ保護ダイオードを組み込んだ構造
が知られている。たとえば、電気通信学会発行「電気通
信学会技術研究報告ＥＤ８４−８６Ｊ　　ＶｏＬ　　８
４、Ｎｏ、　　１８５、Ｐ７〜Ｐ１３には、保護ダイオ
ードをモノリシックに組み込んだ高周波特性が優れたＧ
ａＡｓ−ＭＥＳ−ＦＥＴについて記載されている。また
、この文献には、オーミック１掻およびゲート電極はそ
れぞれＡｕＧｅ／Ａｕ、Ｃｒ／Ｐｔ／Ａｕを用い、かつ
ＦＥＴとダイオードの接続はＴｉ／Ａｕで接続されてい
る旨記載されている。

また、ゲート電極のショットキー障壁接合（以下、単に
ショットキーとも称する。）の劣化を防止する技術とし
て、たとえば、特開昭５６−１００４８０号公報に記載
されている技術がある。この文献には、ゲート電極とし
て使用されるＡＩＬは、Ｓｉｎ、膜、ＳｉＮ膜等の表面
保護膜やＧａＡｓ基板等の半導体材料に比較して、熱膨
張率が１桁程度大きいため、熱が加わると熱膨張率の差
によって熱歪みが発生し、ゲート電極金属の剥がれ等に
よってショットキー障壁接合が破壊され、ゲートリーク
電流の増加、ゲート逆方向耐圧の低下。

ピンチオフ電圧の増大等の特性劣化や信鎖度低下が起き
る旨記載されている。そこで、この文献による技術では
、Ａｉの上下面に、半導体や表面保護膜の熱膨張率に近
い熱膨張率をもつＴｉのような金属を設け、半導体や表
面保護膜との間の熱歪みを緩和させている。

一方、本出願人は、ＡｆＬのゲート電極をＰＳＧＩＩＩ
（リンシリケートガラス膜）からなる層間絶縁膜で被い
、かつこの層間絶縁膜をＳｉＮ膜で被った構造のＧａＡ
ｓ　−ＭＥＳ　−ＦＥＴを提案（特願昭６１−３０６４
７９号）している。

〔発明が解決しようとする問題点〕

上記のように、ゲート電極のショットキー障壁接合の劣
化は、ゲート電極として使用されるＡＪＩＬと、ＳｉＯ
□膜、ＳｉＮ膜等の表面保護膜やＧａＡｓ基板等の半導
体材料との熱膨張率の違いによる熱歪みによって生じ易
い。

一方、ダイオードとＦＥＴを電気的に接続する配線層を
設ける構造にあっては、一般にこの配線層の下に層間絶
縁膜が設けられる。この場合、層間絶縁膜にＰＳＧ膜を
用い、ファイナルパッシベーション膜としてプラズマＳ
ｉＮ膜を用いた場合、各部の熱膨張率は、ＧａＡｓが５
．７Ｘ１０″″６（１／＠Ｃ）、ＡｆＬが２．５Ｘ１０
−’　　（１／”Ｃ）、ＰＳＧ膜が８．５Ｘ１０−７　
（１／’Ｃ）。

ＳｉＮ膜が４Ｘ１０−’　　（１／’″Ｃ）となること
から、熱膨張率の最も大きいＡｎのゲート電極を熱膨張
率の最も小さいＰＳＧ膜で被う構造となっているため、
ＧａＡｓ界面とショットキー障壁接合界面に熱応力によ
る歪みが生じて、その部分のｎ濃度が圧電効果によって
局部的に高くなり、耐圧が小さくなるということが本発
明者によってあきらかにされた。

本発明の目的は、ショットキー障壁接合耐圧が高く安定
した半導体素子を提供することにある。

本発明の他の目的は、ＧａＡｓ−ＭＥＳ−ＦＥＴの製造
歩留りの向上を達成することができる半導体素子を提供
することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、本発明のＧａＡｓ　−ＭＥＳ　−ＦＥＴにあ
っては、Ａｉのゲート電極上にＰＳＧ膜の層間絶縁膜お
よびＳｉＮ膜のパッシベーション膜を設ける構造におい
て、前記ゲート電極の少なくともＦＥＴを構成するソー
ス・ドレイン電極に対面するゲート電極部分はＰＳＧ膜
からなる層間絶縁膜で被うことなく、直接ファイナルパ
ッシベーション膜となるＳｉＮ膜で被われている。

〔作用〕

上記した手段によれば、ＡＩｌからなるゲート電極の少
なくともＦＥＴを構成するソース・ドレイン電極に対面
する部分は、直接ファイナルパッシベーション膜である
ＳｉＮ膜で被われ、ＳｉＮ膜よりもさらに熱膨張率が小
さいＰＳＧ膜からなる層間絶縁膜で被われていないため
、熱膨張率の高いＡＪＩＬのゲート電極には大きな熱歪
みが加わらず、圧電効果による局部的なチャネル層のｎ
形濃度の向上も起きず、ショットキー障壁接合耐圧の劣
化を防止できる。

〔実施例〕

以下図面を参照しｔ本発明の一実施例について説明する
。

第１図は本発明の一実施例による保護ダイオード付Ｇａ
Ａｓ　−ＭＥＳ−ＦＥＴの要部を示す模式図、第２図は
同じく模式的平面図、第３ｒＭは同じ＜ＧａＡｓ−ＭＥ
Ｓ−ＦＥＴの等価回路図、第４図〜第１３図は同じ＜Ｃ
；ａＡｓ−ＭＥＳ−ＦＥＴの製造方法を示す断面図であ
って、第４図はウェハを示す断面図、第５図はｎ◆導電
型領域が設けられたウェハの断面図、第６図は保護ダイ
オードを形成したウェハの断面図、第７図はソース電極
およびドレイン電極ならびにダイオードの電極が形成さ
れたウニへの断面図、第８図はゲート電極が設けられた
ウェハの断面図、第９図は層間絶縁膜が設けられたウェ
ハの断面図、第、１０図は層間絶縁膜が部分的に除去さ
れた状態を示すウェハの断面図、第１１図は配線層が設
けられたウェハの断面図、第１２図は配線状態を示すウ
ェハの断面図、第１３図はパッシベーション膜が設けら
れた完成状態のチップの断面図である。

なお、説明の便宜上、第５図〜第１３図では、ＦＥＴと
保護ダイオードを並列に表記することにする。

この実施例では、第３図に示されるような等価回路のＧ
ａＡｓ−ＭＥＳ−ＦＥＴに本発明を適用した例を示す、
このようなＧａＡｓ−ＭＥＳ−ＦＥＴのチップにあって
は、ソース、ドレイン、ゲート等の電極パターンは第２
図に示すようになっている０、すなわち、矩形のチップ
の右上部の隅にはドレイン電極（Ｄ）１のワイヤポンデ
ィングパッド２が設けられるとともに、右下部の隅には
ソース電極（Ｓ）３のワイヤポンディングパッド４が設
けられている。また、左下部には第１ゲート電極（ａｔ
　）５のワイヤポンディングパッド６が設けられるとと
もに、左上部には第２ゲート電極（Ｇ、’）７のワイヤ
ポンディングパッド８が設けられている。また、前記第
１ゲート電極５および第２ゲート電極７からそれぞれ細
（かつ長く延在するゲート９が、前記ドレイン電極ｌお
よびソース電極３の間に屈曲して延在し、デエアルゲー
トＭＥＳ　−ＦＥＴを構成している。この実施例では、
第１図に示されるように、ドレイン電極１とソース電極
３の間に延在するゲート電極部分（ゲート９）が、直接
ファイナルパッシベーション膜であるＳｉＮ膜で被われ
、層間！！！！縁膜であるＰＳＧ膜で被われない構造と
なっている。層間絶縁膜が取り除かれた領域ｌＯは、第
２図の二点鎖線枠で囲まれた領域である。

一方、前記チップ１１の右下隅のソース電極３からチッ
プ１１の下縁および左辺に沿うように細い配線層１２が
設けられている。この配線層１２は、配線層１２と前記
第１ゲート電極５および第２ゲート電極７との間にそれ
ぞれ設けられたダイオード（保護ダイオード）１３．１
４の一方の電極にそれぞれ電気的に接触している。また
、前記ダイオード１３の他方の電極と第１ゲート電極５
とは、上層がＡ１Ｓｉ層、下層がＴｉＷ層からなる配線
層１５で電気的に接続されている。また、前記ダイオー
ド１４の他方の電極と第２ゲート電極７とは、前記配線
層１５と同様に上層がＡｌＳｉ、下層がＴｉＷ層からな
る配線層１６で電気的に接続されている。なお、前記ダ
イオードはバックトウバック構造になっている。

また、第１図に示されるように、絶縁性のＧａＡｓ基板
２４の主面において、前記ソース電極３の下にはソース
領域１７が、前記ドレイン電極ｌの下にはドレイン領域
Ｉ８が、前記ゲート９の下にはチャネル領域１９がそれ
ぞれ設けられている。

また、２０はＳｉｎ、膜からなる絶縁膜、２１はＰＳＧ
膜（リンシリケートガラス膜）からなる層間絶縁膜、２
２はＳｉＮ膜からなるパッシベーション膜（ファイナル
パッシベーション膜）である。

このようなＧａＡｓ　−ＭＥＳ　−ＦＥＴにあっては、
熱膨張率αが大きいＡｆＬ（α＝２．５ＸｌＯ−’　　
（１，／″′Ｃ）〕からなる第１ゲート電極５および第
２ゲート電極７のＦＥＴを構成するゲート９部分は、熱
膨張率αの小さいＰＳＧ膜〔α＝８゜５Ｘ１０−’　　
（１／”　Ｃ”））に被われることなく直接ＳｉＮ膜〔
α＝４ＸｌＯ″″’（１／”Ｃ））に被われるため、Ｐ
ＳＧ膜に被われる場合に比較してＧａＡｓ界面とショッ
トキー障壁接合耐圧に生じる熱歪みは小さくなり、圧電
効果による局部的なチャネル層のｎ形濃度の向上も起き
ず、ショットキー障壁接合耐圧の劣化を防止できる。

つぎに、保護ダイオードを有するＧａＡｓ　−ＭＥＳ−
ＦＥＴの製造工程について、第４図〜第１３図を参照し
ながら説明する。

最初に、第４図に示されるように、半絶縁性のＧａＡｓ
基板２４からなるウェハ（化合物半導体薄板）２５が用
意される。その後、このウェハ２５の主面には、Ｓｉｎ
ｇのような絶縁膜２６が部分的に設けられるとともに、
この絶縁膜２６をマスクとしてＳｉがイオン注入され、
ＦＥＴのチャネル形成用にｎ形層２７が形成される。こ
のｎ形層２７は、不純物濃度が２〜３ＸＩＯ”ｃｍ″３
となるとともに、深さは０．４μｍ程度となっていつぎ
に、前記絶縁膜２６は除去される。その後、第５図に示
されるように、ウェハ２５の主面全域には、常用のホト
リソグラフィによって部分的にＳｉｎオからなる絶縁膜
２８が設けられ、マスクが形成される。その後、このウ
ェハ２５の主面はイオン注入によって、その主面にＳｉ
が高濃度に注入され、不純物濃度が１０　”ｃ　ｍ−’
程度で、深さが０．５μｍ程度のｎ◆形領領域２９各所
に形成される。このｎ＋十形領域２９、前記ｎ形層２７
の両端部分に形成され、ＦＥＴのソース領域１７および
ドレイン領域１８を形成する。また、前記ｎ◆形領領域
９はパックトウパック型のダイオード１３．１４を形成
するためのダイオード形成領域３０となる。

つぎに、ウェハ２５上の絶縁膜２８が除去されるととも
に、第６図に示されるように、ウェハ２５上に常用のホ
トリソグラフィによって、部分的にＳｉ０ｇ膜からなる
絶縁膜３１が設けられる。

この絶縁膜３１は、ダイオード形成のための拡散用マス
クであり、ウェハ２５の主面が露出する部分には、アン
プル拡散によって亜鉛が拡散され、前記ｎ◆形領領域９
からなるダイオード形成領域３０の表層部分に、ｐ十形
領域３２が２箇所形亭される。この結果、２個所の前記
ダイオード形成領域３０には、それぞれパックトウパッ
クのダイオード１３．１４が形成されることになる。な
お、同図では一方のダイオード１３部分のみが示されて
いる。

つぎに、前記ウェハ２５の主面を部分的に被う絶縁膜３
１は除去される。その後、第７図に示されるように、常
用のホトリソグラフィによって前記ウェハ２５の主面に
は、部分的に４０００〜５０００人程度の厚さのＳｉｎ
、膜からなる絶縁膜２０が設けられる。また、前記エツ
チング時にマスクとして使用された前記絶縁膜２０上に
載る図示しないホトレジスト膜が利用され、リフトオフ
法によって厚さ０．４μｍ〜０．６μｍ程度のＡｕＧｅ
／Ｎｉ／Ａｕからなる被膜が、露出するウェハ２５の主
面に形成される。この被膜は、ＦＥＴ３３におけるソー
ス電極３およびドレイン電極ｌを形成するとともに、ダ
イオード１３．１４の一対の電極３４．３５を形成する
。

つぎに、前記ホトレジスト膜が除去された後、再びウェ
ハ２５の主面には図示しないホトレジスト膜が部分的に
設けられ、かつこのホトレジストをマスクとして、前記
チャネル領域１９上の絶縁膜２０が部分的に除去される
。そして、第８図に示されるように、前記ホトレジスト
膜および絶縁膜２０をマスクとして、前記ｎ形層２７の
表層部分はリセスエッチングされて所望の厚さのチャネ
ル領域１９が形成される。前記リセスエッチングは、所
望のＦ、ＥＴ特性を得るために行われる。さらに、前記
図示しないホトレジスト膜は除去される。その後、リフ
トオフ法によって、前記リセス３６の底に細いＡｉから
なるゲート９が２本手行に形成される。このゲート９は
、１μｍ前後の厚さとなり、それぞれ第１ゲート電極５
および第２ゲート電極７となる。このＡｕ部分は、第２
図に示されるように、前記ソース電極３およびドレイン
電極１間に延在する細いゲート９部分と、ワイヤポンデ
ィングパッド６．８を有する幅広部３７゜３８とからな
っている。

つぎに、前記ウェハ２５の主面全域には、第９図に示さ
れるように、層間絶縁膜２１としてＰＳＧ膜が、たとえ
ば、５０００〜ａｏｏｏ人の厚さに形成される。

つぎに、これが重要なことであるが、第１θ図に示され
るように、前記ＰＳＧ膜２１は部分的に除去される。す
なわち、前記第１ゲート電極５および第２ゲート電極７
のソース電極３とドレイン電極１に対面するＦＥＴ３３
を構成するゲート９部分を被うＰＳＧ膜２１が除去され
る。たとえば、第２図の二点鎖線枠で取り囲まれる領域
が、層間絶縁膜が取り除かれた領域１０である。これは
、ゲート９にＰＳＧ膜２１の熱膨張・収縮の影響を加え
ないようにするためである。

また、前記ＰＳＧ膜２１の部分的除去の際、第１１図お
よび第１２図に示されているように、−部が除去されて
コンタクト孔が設けられる。このコンタクト孔は、次工
程で形成される配線層と、所定の電極とを電気的に接続
するために設けられる。すなわち、コンタク上孔は、前
記ダイオード１３．１４の電極３４．３５上のｐｓｃ膜
２１゜第１ゲート電極５および第２ゲート電極７の幅広
部３７．３８の上のＰＳＧ膜２１．前記ソース電極３の
上のＰＳＧ膜２１にそれぞれ設けられる。

なお、前記層間絶縁膜２１のエツチングは、ある程度の
厚さまでのエツチングをウェットエツチングで行い、そ
の後、ドライエツチングに変えて行う、これはエツチン
グ時間の短縮を図るためであるとともに、前記層間絶縁
膜２１をウェットエツチングで行なうと、ＡｆＬとＡｕ
との間に電位差があることから、Ａｎが溶出してしまう
、したがって、エツチングは途中からドライエツチング
で行う必要がある。

つぎに、第２図および第１１図ならびに第１２図に示さ
れるように、リフトオフ法によって配線層１２，１５．
１６が設けられる。この配線層１２．１５．１６は、２
０００人程度０厚さの高融点金属からなるＴｉＷ層と、
このＴｉＷ層上に設けられる１００００λ程度の厚さの
ＡｊＬＳｉ層とからなっている。前記配線層１２は、第
２図に示されるように、ソース電極３とダイオード１３
゜１４の一方の図示しない電極３５をそれぞれ電気的に
接続するようになっている。また、前記配線層１５は、
ダイオード１３の他方の図示しない電極３４と第１ゲー
ト電極５とを電気的に接続する。

さらに、前記配線層１６は、ダイオード１４の他方の電
極３４と第２ゲート電極７とを電気的に接続するように
なっている。これにより、第３図に示されるような等価
回路の半導体素子が形成される。

つぎに、ウェハ２５の主面全域には、ファイナルパッシ
ベーション膜２２として、プラズマＣｖＤ法によってプ
ラズマナイトライド膜（ＳｉＮ膜２２）が形成される。

このＳｉＮ膜２２は、５０００〜１２０００人の厚さに
形成される。このパッシベーション膜２２の形成により
、前記ゲート９は被覆される。また、前記パッシベーシ
ョン膜２２は部分的にエツチング除去され、第２図に示
されるようなワイヤポンディングパッド２，４゜６．８
が形成される。このＳｉＮ膜２２のエツチングはＣＦ、
や０８を用いたドライエツチングによって行われる。

その後、前記ウェハ２５は縦横に分断され、第２図に示
されるようなＧａＡｓ−ＭＥＳ−ＦＥＴチップ１１とな
る。

このような実施例によれば、つぎにのような効果が得ら
れる。

（１）本発明によれば、ＡｆＬのゲート電極において、
ＦＥＴを構成するゲート部分では層間絶縁膜であるＰＳ
Ｇ膜は除去され、ゲートは直接ファイナルパッシベーシ
ョン膜であるＳｉＮ膜で被われている。前記ＡｉはＡｎ
の熱膨張率よりも小さなＧａＡｓ基板の上に接合され、
かつＧａＡｓの熱膨張率に近領したＳｉＮ膜で被われて
いて、熱膨張率がＳｉＮ膜よりも極端に小さいＰＳＧ膜
で被われていないため、ＧａＡｓとＡｌとの接合性、す
なわち、ショットキー障壁接合の接合性は損なわれなく
なり、ショットキー障壁接合の耐圧は高くかつ安定する
という効果が得られる。

（２）上記（１）により、本発明のＧａｐｓ　−ＭＥＳ
　−ＦＥＴは、ＧａＡｓ基板とゲートとの接合性が熱に
よって損なわれないため、製造時に熱が加わるようなこ
とがあっても、ショットキー障壁接合部の損傷は起きな
いため、歩留りが向上するという効果が得られる。

（３）上記（２）により、本発明によれば、製造の歩留
り向上によって、ＧａＡｓ　・ＭＥＳ−ＦＥＴを安価に
提供することができるという効果が得られる。

（４）上記（１）により、本発明のＧａＡＳ−ＭＥＳ　
−ＦＥＴは、ＧａＡｓ基板とゲートとの接合性が熱によ
って損なわれないため、製品となって使用されても、そ
の使用時の熱によってショットキー障壁接合部分が劣化
しないため、信頷性が高くなるという効果が得られる。

（５）本発明のＧａＡｓ−ＭＥＳ　−Ｆ’ＥＴは、ゲー
ト電極は電気抵抗の少ないＡｎで構成されていることか
ら、ゲート抵抗の低減により、高周波特性の雑音指数（
ＮＦ）が低減されるという効果が得られる。

（６）上記（１）〜（５）により、本発明によれば、シ
ョットキー障壁接合の耐圧が高くかつ信頼性が高いＧａ
Ａｓ−ＭＥＳ−ＦＥＴを安価に提供することができると
いう相乗効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではな（、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、本発明はＧ　
ａ　Ａ　ＪＩ　Ａ　ｓを基板とした化合物半導体素子の
製造にも同様に適用できる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である保護ダイオード付Ｇ
ａＡｓ　−ＭＥＳ　−ＦＥＴの製造技術に適用した場合
について説明したが、それに限定されるものではなく、
ＧａＡｓ１Ｃ等の製造技術などに適用できる。

本発明は少なくとも砒化ガリウム等の化合物半導体装置
の製造技術には適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

本発明のＧａＡｓ−ＭＥＳ−ＦＥＴにあっては、熱膨張
率の高いＡｌｌからなるゲート電極において、少なくと
もＦＥＴを構成するソース・ドレイン電極に対面する部
分は、直接ファイナルパッシベーション膜であるＳｉＮ
膜で被われ、ＳｉＮ膜よりもさらに熱膨張率が小さいＰ
ＳＧ膜からなる層間絶縁膜で被われていないため、熱膨
張率の高いＡ吏のゲート電極には大きな熱歪みが加わら
ず、圧電効果による局部的なチャネル層のｎ形濃度の向
上も起きず、ショットキー障壁接合耐圧の劣化を防止で
きる。

【図面の簡単な説明】

第１図は本発明の一実施例による保護ダイオード付Ｇａ
Ａｓ−ＭＥＳ−ＦＥＴの要部を示す模式第２図は同じ＜
ＧａＡｓ−ＭＥＳ−ＦＥＴの要部を示す模式的平面図、 第３図は同じ＜ＧａＡｓ−ＭＥＳ−ＦＥＴの等価回路図
、 第４図は同じ＜ＧａＡｓ−ＭＥＳ−ＦＥＴの製造におけ
るウェハを示す断面図、 第５図は同じ（ｎ＋導電型領域が設けられたウェハの断
面図、 第６図は同じく保護ダイオードを形成したウェハの断面
図、 第７図は同じくソース電極およびドレイン電極ならびに
ダイオードの電極が形成されたウェハの断面図、 第８図は同じくゲート電極が設けられたウェハの断面図
、 第９図は同じく層間絶！！膜が設けられたウェハの断面
図、 第１Ｏ図は同じ（層間絶縁膜が部分的に除去された状態
を示すウェハの断面図、 第１１図は同こく配線層が設けとれたウェハの断面図、 第１２図は同じく配線状態を示すウェハの断面図、 第１３図は同じくパフシベーシッン膜が設けられた完成
状態のチップの断面図である。 １・・・ドレイン電極（Ｄ）、２・・・ワイヤポンディ
ングパッド、３・・・ソース電極（Ｓ）、４・・・ワイ
ヤポンディングパッド、５・・・第１ゲート電極（Ｇｌ
　）、６・・・ワイヤポンディングパッド、７・・・第
２ゲート電極（Ｇ２）、８・・・ポンディングパッド、
９・・・ゲート、１０・・・層間絶縁膜が取り除かれた
領域、１１・・・チップ、１２・・・配線層、１３．１
４・・・ダイオード、１５．１６・・・配線層、１７・
・・ソーＸ’　ｆｉｌ域、１８・・・ドレイン領域、１
９・・・チャネル領域、２０・・・Ｓｔｏｗ膜、２１・
・・層間絶縁膜（ＰＳＧ膜）、２２・・・パッジベージ
覆ンＷＡ（パッジベージ璽ン膜）、２４・・・ＧａＡｓ
基板、２５・・・ウェハ、２６・・・絶縁膜、２７・・
・ｎ形層、２８・・・絶縁膜、２９・・・ｎ＋形領領域
３０・・・絶縁膜、３２・・・ｐ◆形領領域３３・・・
ＦＥＴ、３４゜３５・・・電極、３６・・・リセス、３
７．３８・・・幅広部。

Claims (1)

1. 【特許請求の範囲】 １、基板主面のゲート電極およびソース電極ならびにド
   レイン電極を被う層間絶縁膜と、この層間絶縁膜を被う
   パッシベーション膜とを有する化合物半導体素子であっ
   て、少なくとも電界効果トランジスタを構成する前記ゲ
   ート電極部分上の層間絶縁膜は除去されてゲート電極は
   直接パッシベーション膜で被われていることを特徴とす
   る化合物半導体素子。 ２、前記ゲート電極と基板とはショットキー障壁接合を
   構成しているとともに、前記層間絶縁膜は基板の熱膨張
   率に比較して熱膨張率が大きい物質からなり、かつ前記
   パッシベーション膜は基板の熱膨張率に近似した熱膨張
   率の物質からなっていることを特徴とする特許請求の範
   囲第１項記載の化合物半導体素子。 ３、前記層間絶縁膜はＰＳＧ膜で構成され、前記パッシ
   ベーション膜はＳｉＮ膜で構成されていることを特徴と
   する特許請求の範囲第１項記載の化合物半導体素子。