JPH07297386A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
- Publication number
- JPH07297386A JPH07297386A JP6089285A JP8928594A JPH07297386A JP H07297386 A JPH07297386 A JP H07297386A JP 6089285 A JP6089285 A JP 6089285A JP 8928594 A JP8928594 A JP 8928594A JP H07297386 A JPH07297386 A JP H07297386A
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- Japan
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- electrode
- active region
- compound semiconductor
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Abstract
(57)【要約】
【目的】半絶縁性化合物半導体基板上に形成した電界効
果トランジスタのサイドゲート効果を低減して動作を安
定化する。 【構成】能動領域６の周囲を取囲んで設けた素子分離層
５の表面にゲート電極７と連結して形成したゲート引出
電極を大面積で接触させることにより、隣接デバイスの
電極電位の影響で生ずるサイドゲート効果を低減させ
る。
果トランジスタのサイドゲート効果を低減して動作を安
定化する。 【構成】能動領域６の周囲を取囲んで設けた素子分離層
５の表面にゲート電極７と連結して形成したゲート引出
電極を大面積で接触させることにより、隣接デバイスの
電極電位の影響で生ずるサイドゲート効果を低減させ
る。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体装置に関
し、特に選択ドープヘテロ構造を有するショットキー接
合型電界効果トランジスタに関する。
し、特に選択ドープヘテロ構造を有するショットキー接
合型電界効果トランジスタに関する。
【０００２】
【従来の技術】ＧａＡｓ，ＩｎＰ等の化合物半導体はＳ
ｉに比べて大きい電子移動度を有し、半絶縁性半導体基
板を用いることで低寄生容量が得られる等の特性を有
し、高速デバイスの材料として適している。
ｉに比べて大きい電子移動度を有し、半絶縁性半導体基
板を用いることで低寄生容量が得られる等の特性を有
し、高速デバイスの材料として適している。
【０００３】特に選択ドープヘテロ構造でチャネルに２
次元電子ガスを用いるジャンクションＦＥＴ、俗にＨＥ
ＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ
Ｔｒａｎｓｉｓｔｏｒ）と呼ばれるＦＥＴはその名の
通り、移動度が大きく、その特徴を活かしてマイクロ波
の増幅器として広範囲に使用されている。また、その集
積化であるデジタルＩＣとしての開発も行われ、１ＧＨ
ｚを越える周波数でのディジタル信号の処理用として使
われ始めている。
次元電子ガスを用いるジャンクションＦＥＴ、俗にＨＥ
ＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ
Ｔｒａｎｓｉｓｔｏｒ）と呼ばれるＦＥＴはその名の
通り、移動度が大きく、その特徴を活かしてマイクロ波
の増幅器として広範囲に使用されている。また、その集
積化であるデジタルＩＣとしての開発も行われ、１ＧＨ
ｚを越える周波数でのディジタル信号の処理用として使
われ始めている。
【０００４】半絶縁性半導体基板はＧａＡｓ、ＩｎＰに
深い準位を導入して高い抵抗率を維持している。その半
絶縁性半導体基板表面に、ＭＢＥ，ＭＯＣＶＤ等を用い
ての選択ドープ構造をエピタキシャル成長する事により
ヘテロジャンクションＦＥＴを形成している。
深い準位を導入して高い抵抗率を維持している。その半
絶縁性半導体基板表面に、ＭＢＥ，ＭＯＣＶＤ等を用い
ての選択ドープ構造をエピタキシャル成長する事により
ヘテロジャンクションＦＥＴを形成している。
【０００５】図４（ａ）は従来の化合物半導体装置の一
例を示す平面図、図４（ｂ）は図４（ａ）のＢ−Ｂ′線
断面図である。
例を示す平面図、図４（ｂ）は図４（ａ）のＢ−Ｂ′線
断面図である。
【０００６】図４（ａ），（ｂ）に示すように、半絶縁
性ＧａＡｓ基板１の上に高純度ＧａＡｓ層からなるバッ
ファ層２およびＡｌＧａＡｓ層からなる選択ドープ層３
を順次エピタキシャル成長して２次元電子ガス層４を形
成した後、選択ドープ層３およびバッファ層２を順次エ
ッチングしてメサ構造を形成し能動領域６を区画する。
次に、全面にＷＳｉ膜を形成してパターニングし、ゲー
ト電極７を形成する。
性ＧａＡｓ基板１の上に高純度ＧａＡｓ層からなるバッ
ファ層２およびＡｌＧａＡｓ層からなる選択ドープ層３
を順次エピタキシャル成長して２次元電子ガス層４を形
成した後、選択ドープ層３およびバッファ層２を順次エ
ッチングしてメサ構造を形成し能動領域６を区画する。
次に、全面にＷＳｉ膜を形成してパターニングし、ゲー
ト電極７を形成する。
【０００７】ここで、半絶縁性ＧａＡｓ基板１は高抵抗
であるので十分な素子分離特性を有することが期待され
るが、集積度が高くなり素子間距離が小さくなるとサイ
ドゲート効果と呼ばれる素子間干渉効果があらわれるよ
うになる。
であるので十分な素子分離特性を有することが期待され
るが、集積度が高くなり素子間距離が小さくなるとサイ
ドゲート効果と呼ばれる素子間干渉効果があらわれるよ
うになる。
【０００８】このサイドゲート効果は図５に示すよう
に、同一半導体基板上に形成した能動領域１６ａ，ゲー
ト電極１７ａ，ドレイン電極１８ａ，ソース電極１９ａ
からなるＦＥＴ１と、能動領域１６ｂ，ゲート電極１７
ｂ，ドレイン電極１８ｂ，ソース電極１９ｂからなるＦ
ＥＴ２とを同者の能動領域１６ａ，１６ｂの間隔を約２
００μｍとなるように近接して配置し、ＦＥＴ２のバイ
アスを固定したまま、ＦＥＴ１のソース電極１９ａをサ
イドゲート電極としてＦＥＴ２のソース電極電位に対し
て０から−５０Ｖまで可変して印加した場合、図６に示
すように、ＦＥＴ２のドレイン電圧１．０５Ｖのときサ
イドゲート電圧−２０ＶでＦＥＴ２のドレイン電流はサ
イドゲート電圧０Ｖのときのドレイン電流の約７割程度
に減少している。
に、同一半導体基板上に形成した能動領域１６ａ，ゲー
ト電極１７ａ，ドレイン電極１８ａ，ソース電極１９ａ
からなるＦＥＴ１と、能動領域１６ｂ，ゲート電極１７
ｂ，ドレイン電極１８ｂ，ソース電極１９ｂからなるＦ
ＥＴ２とを同者の能動領域１６ａ，１６ｂの間隔を約２
００μｍとなるように近接して配置し、ＦＥＴ２のバイ
アスを固定したまま、ＦＥＴ１のソース電極１９ａをサ
イドゲート電極としてＦＥＴ２のソース電極電位に対し
て０から−５０Ｖまで可変して印加した場合、図６に示
すように、ＦＥＴ２のドレイン電圧１．０５Ｖのときサ
イドゲート電圧−２０ＶでＦＥＴ２のドレイン電流はサ
イドゲート電圧０Ｖのときのドレイン電流の約７割程度
に減少している。
【０００９】このように、ＦＥＴ間の距離が２００μｍ
程度離れている場合でもかなりのドレイン電流が減少す
るので、実際の回路マスクパターンのように数μｍ程度
のアイソレーションの場合はよりきびしくドレイン電流
が減少する。
程度離れている場合でもかなりのドレイン電流が減少す
るので、実際の回路マスクパターンのように数μｍ程度
のアイソレーションの場合はよりきびしくドレイン電流
が減少する。
【００１０】
【発明が解決しようとする課題】この従来の化合物半導
体装置は、同一半導体基板上に近接して配置された素子
間のサイドゲート効果により素子間干渉を生じ動作が不
安定になるという問題があった。
体装置は、同一半導体基板上に近接して配置された素子
間のサイドゲート効果により素子間干渉を生じ動作が不
安定になるという問題があった。
【００１１】この対策として、ＦＥＴの分離領域にプロ
トン、酸素、ホウ素を多量に注入してダメージ層を表面
につくりサイドゲート効果を抑制する試みがなされてい
る。しかし、それでも十分な安定化が得られていない。
トン、酸素、ホウ素を多量に注入してダメージ層を表面
につくりサイドゲート効果を抑制する試みがなされてい
る。しかし、それでも十分な安定化が得られていない。
【００１２】本発明の目的は、半絶縁性半導体基板上に
形成される電界効果トランジスタ間の相互干渉を引き起
すサイドゲート効果を低減する化合物半導体装置を提供
することにある。
形成される電界効果トランジスタ間の相互干渉を引き起
すサイドゲート効果を低減する化合物半導体装置を提供
することにある。
【００１３】
【課題を解決するための手段】本発明の化合物半導体装
置は、半絶縁性化合物半導体基板上に形成したヘテロ接
合を有する能動領域と、前記能動領域の周囲に不純物を
イオン注入して形成した素子分離層と、前記能動領域上
に形成したゲート電極および前記ゲート電極に連結して
前記素子分離層の表面に接触し且つ前記能動領域の面積
と同じか又はそれよりも大きい面積を有するゲート引出
電極と、前記ゲート電極およびゲート引出電極を含む表
面に形成したパッシベーション膜と、前記パッシベーシ
ョン膜に設けた開口部を介して前記ゲート引出電極と接
続したゲートパッド電極とを有する。
置は、半絶縁性化合物半導体基板上に形成したヘテロ接
合を有する能動領域と、前記能動領域の周囲に不純物を
イオン注入して形成した素子分離層と、前記能動領域上
に形成したゲート電極および前記ゲート電極に連結して
前記素子分離層の表面に接触し且つ前記能動領域の面積
と同じか又はそれよりも大きい面積を有するゲート引出
電極と、前記ゲート電極およびゲート引出電極を含む表
面に形成したパッシベーション膜と、前記パッシベーシ
ョン膜に設けた開口部を介して前記ゲート引出電極と接
続したゲートパッド電極とを有する。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１（ａ）は本発明の第１の実施例を示す
平面図、図１（ｂ）は図１（ａ）のＡ−Ａ′線断面図で
ある。
平面図、図１（ｂ）は図１（ａ）のＡ−Ａ′線断面図で
ある。
【００１６】図１（ａ），（ｂ）に示すように、半絶縁
性ＧａＡｓ基板１の上に高純度ＧａＡｓ層からなるバッ
ファ層２およびｎ型ＡｌＧａＡｓ層からなる選択ドープ
層３を順次エピタキシャル成長して２次元電子ガス層４
を形成した後、ホウ素イオンを３０ｋｅＶ〜１００ｋｅ
Ｖの加速エネルギーと１×１０13ｃｍ-2程度のドーズ量
で選択的にイオン注入してダメージ層からなる高抵抗の
素子分離層５を形成して能動領域６を分離する。なお、
ホウ素の代りにプロトン又は酸素を用いても良い。
性ＧａＡｓ基板１の上に高純度ＧａＡｓ層からなるバッ
ファ層２およびｎ型ＡｌＧａＡｓ層からなる選択ドープ
層３を順次エピタキシャル成長して２次元電子ガス層４
を形成した後、ホウ素イオンを３０ｋｅＶ〜１００ｋｅ
Ｖの加速エネルギーと１×１０13ｃｍ-2程度のドーズ量
で選択的にイオン注入してダメージ層からなる高抵抗の
素子分離層５を形成して能動領域６を分離する。なお、
ホウ素の代りにプロトン又は酸素を用いても良い。
【００１７】次に、能動領域６を含む表面にＷＳｉ膜を
スパッタで成膜した後パターニングして能動領域６上の
ゲート電極７およびゲート電極７に連結して素子分離層
５の上に能動領域６の面積以上の面積を有して接触する
ゲート引出電極を形成する。
スパッタで成膜した後パターニングして能動領域６上の
ゲート電極７およびゲート電極７に連結して素子分離層
５の上に能動領域６の面積以上の面積を有して接触する
ゲート引出電極を形成する。
【００１８】次に、ゲート電極７を含む表面にパッシベ
ーション膜８を形成して選択的にエッチングし、能動領
域６上およびゲート引出電極上に開口部を形成する。次
に能動領域６の開口部にオーミックコンタクト用のｎ+
型ＧａＡｓ層およびＡｕ−Ｇｅ−Ｎｉ層を順次形成した
後全面にＡｕ膜を堆積してパターニングし、ゲート引出
電極と接続するゲートパッド電極９と、能動領域６上の
Ａｕ−Ｇｅ−Ｎｉ層と接続しパッシベーション膜８上に
延在するドレインパッド電極１０およびソースパッド電
極１１のそれぞれを形成する。
ーション膜８を形成して選択的にエッチングし、能動領
域６上およびゲート引出電極上に開口部を形成する。次
に能動領域６の開口部にオーミックコンタクト用のｎ+
型ＧａＡｓ層およびＡｕ−Ｇｅ−Ｎｉ層を順次形成した
後全面にＡｕ膜を堆積してパターニングし、ゲート引出
電極と接続するゲートパッド電極９と、能動領域６上の
Ａｕ−Ｇｅ−Ｎｉ層と接続しパッシベーション膜８上に
延在するドレインパッド電極１０およびソースパッド電
極１１のそれぞれを形成する。
【００１９】ここで、素子分離層５はその表面にゲート
引出電極が大面積で接触していることにより静電気的に
電位が安定化し、近接している他のＦＥＴの電位変動に
よるサイドゲート効果を防止できる。
引出電極が大面積で接触していることにより静電気的に
電位が安定化し、近接している他のＦＥＴの電位変動に
よるサイドゲート効果を防止できる。
【００２０】図２は本実施例によるサイドゲート特性を
示す図である。
示す図である。
【００２１】図２に示すように、同一の半絶縁性ＧａＡ
ｓ基板上に近接して配置したＦＥＴ１とＦＥＴ２のうち
のＦＥＴ２のバイアスを固定した状態でＦＥＴ１のソー
ス電極をサイドゲート電極としてその電位を０Ｖから−
５０Ｖまで変化したときのＦＥＴ２のドレイン電流はサ
イドゲート電圧の変化に全く影響を受けずに一定となっ
ており、優れたアイソレーション特性が得られる。
ｓ基板上に近接して配置したＦＥＴ１とＦＥＴ２のうち
のＦＥＴ２のバイアスを固定した状態でＦＥＴ１のソー
ス電極をサイドゲート電極としてその電位を０Ｖから−
５０Ｖまで変化したときのＦＥＴ２のドレイン電流はサ
イドゲート電圧の変化に全く影響を受けずに一定となっ
ており、優れたアイソレーション特性が得られる。
【００２２】図３は本発明の第２の実施例を示す平面図
である。
である。
【００２３】図３に示すように、能動領域６の上面を横
切って配置されたゲート電極７の両端の素子分離領域上
に形成した大面積のゲート引出電極上にゲートパッド電
極９ａ，９ｂを形成し、能動領域６の上面にドレイン電
極１２およびソース電極１３を形成した以外は第１の実
施例と同様の構成を有しており、ゲートパッド電極９
ａ，９ｂを能動領域６の両側に設けたことにより素子分
離領域の静電気的電位を均一化して安定化できる利点が
ある。
切って配置されたゲート電極７の両端の素子分離領域上
に形成した大面積のゲート引出電極上にゲートパッド電
極９ａ，９ｂを形成し、能動領域６の上面にドレイン電
極１２およびソース電極１３を形成した以外は第１の実
施例と同様の構成を有しており、ゲートパッド電極９
ａ，９ｂを能動領域６の両側に設けたことにより素子分
離領域の静電気的電位を均一化して安定化できる利点が
ある。
【００２４】なお、実施例ではＧａＡｓ基板の場合につ
いて説明したがＩｎＰ基板の場合にも同様の効果が得ら
れる。
いて説明したがＩｎＰ基板の場合にも同様の効果が得ら
れる。
【００２５】
【発明の効果】以上説明したように本発明は、能動領域
の周囲に設けた素子分離層の表面にゲート引出電極を大
面積に接触させることにより、素子分離層の静電気的電
位を安定化させ、サイドゲート効果を低減して半導体装
置の動作を安定化できるという効果を有する。
の周囲に設けた素子分離層の表面にゲート引出電極を大
面積に接触させることにより、素子分離層の静電気的電
位を安定化させ、サイドゲート効果を低減して半導体装
置の動作を安定化できるという効果を有する。
【図１】本発明の第１の実施例を示す平面図およびＡ−
Ａ′線断面図。
Ａ′線断面図。
【図２】本発明の第１の実施例によるサイドゲート特性
を示す図。
を示す図。
【図３】本発明の第２の実施例を示す平面図。
【図４】従来の化合物半導体装置の一例を示す平面図お
よびＢ−Ｂ′線断面図。
よびＢ−Ｂ′線断面図。
【図５】従来の化合物半導体装置のサイドゲート効果を
説明するためのレイアウト図。
説明するためのレイアウト図。
【図６】従来の化合物半導体装置のサイドゲート特性を
示す図。
示す図。
１ 半絶縁性ＧａＡｓ基板 ２ バッファ層 ３ 選択ドープ層 ４ ２次元電子ガス層 ５ 素子分離層 ６，１６ａ，１６ｂ 能動領域 ７，１７ａ，１７ｂ ゲート電極 ８ バッシベーション膜 ９ ゲートパッド電極 １０ ドレインパッド電極 １１ ソースパッド電極 １８ａ，１８ｂ ドレイン電極 １９ａ，１９ｂ ソース電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41
Claims (4)
- 【請求項１】 半絶縁性化合物半導体基板上に形成した
ヘテロ接合を有する能動領域と、前記能動領域の周囲に
不純物をイオン注入して形成した素子分離層と、前記能
動領域上に形成したゲート電極および前記ゲート電極に
連結して前記素子分離層の表面に接触し且つ前記能動領
域の面積と同じか又はそれよりも大きい面積を有するゲ
ート引出電極と、前記ゲート電極およびゲート引出電極
を含む表面に形成したパッシベーション膜と、前記パッ
シベーション膜に設けた開口部を介して前記ゲート引出
電極と接続したゲートパッド電極とを有することを特徴
とする化合物半導体装置。 - 【請求項２】 ゲート引出電極がゲート電極の両端に連
結され且つ素子分離層の表面に接触された請求項１記載
の化合物半導体装置。 - 【請求項３】 ゲート電極およびゲート引出電極がＷＳ
ｉからなる請求項１又は請求項２記載の化合物半導体装
置。 - 【請求項４】 素子分離層にイオン注入する不純物がホ
ウ素，プロトン，酸素のいずれかである請求項１，請求
項２又は請求項３記載の化合物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089285A JPH07297386A (ja) | 1994-04-27 | 1994-04-27 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089285A JPH07297386A (ja) | 1994-04-27 | 1994-04-27 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297386A true JPH07297386A (ja) | 1995-11-10 |
Family
ID=13966439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6089285A Pending JPH07297386A (ja) | 1994-04-27 | 1994-04-27 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297386A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150869A (ja) * | 1985-12-25 | 1987-07-04 | Hitachi Ltd | 化合物半導体装置 |
| JPH01102969A (ja) * | 1987-10-15 | 1989-04-20 | Hitachi Ltd | 化合物半導体素子 |
| JPH01276642A (ja) * | 1988-04-27 | 1989-11-07 | Fujitsu Ltd | ＧａＡｓ半導体装置の製造方法 |
| JPH02119265A (ja) * | 1988-10-28 | 1990-05-07 | Nec Corp | 化合物半導体装置 |
| JPH02296343A (ja) * | 1989-05-11 | 1990-12-06 | Nec Corp | 電界効果トランジスタ |
| JPH05283439A (ja) * | 1992-04-06 | 1993-10-29 | Hitachi Ltd | 半導体装置 |
-
1994
- 1994-04-27 JP JP6089285A patent/JPH07297386A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150869A (ja) * | 1985-12-25 | 1987-07-04 | Hitachi Ltd | 化合物半導体装置 |
| JPH01102969A (ja) * | 1987-10-15 | 1989-04-20 | Hitachi Ltd | 化合物半導体素子 |
| JPH01276642A (ja) * | 1988-04-27 | 1989-11-07 | Fujitsu Ltd | ＧａＡｓ半導体装置の製造方法 |
| JPH02119265A (ja) * | 1988-10-28 | 1990-05-07 | Nec Corp | 化合物半導体装置 |
| JPH02296343A (ja) * | 1989-05-11 | 1990-12-06 | Nec Corp | 電界効果トランジスタ |
| JPH05283439A (ja) * | 1992-04-06 | 1993-10-29 | Hitachi Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970617 |